SU1195435A1 - Устройство задержки импульсов - Google Patents

Abstract

УСТРОЙСТВО ЗАДЕРЖКИ ИМПУЛЬСОВ , содержащее генератор тактовых имцульсов, выход которого соединен со счетным входом первого счетчика первый и второй регистры, сумматор, первый элемент сравнени , первый информационный вход которого соединен с информационным выходом первого .Счетчика, второй счетчик, второй элемент сравнени , элемент И, о т - личающеес  тем, что, с целью расширени  функциональных возможностей за счет сохранени  длительностей входных импульсов и пауз и за счет обеспечени  работы в услови х отсутстви  синхронизации входных импульсов тактовЬ1ми импульсами , устройства, а также сокращени  объема оборудовани , в него введены формирователь импульсов, триггер , блок пам ти и третий счетчик, причем выход генератора тактовых импульсов соединен с входом синхронизации триггера и первым входом элемента И, информационный вход первого регистра соединен с выходом первого счетчика, вход синхронизации - с выходом элемента И, а выход - с первым входом сумматора, вход устройства соединен с входом формировател  импульсов, выход которого соединен с D-входом триггера, второй вход элемента И соединен с инверсным выходом триггера, входом разрешени  записи блока пам ти и счетным входом второго, счетчика, выход второго регистра соединен с (Л вторым входом сумматора, вход адреса записи блока пам ти соединен с: с информационным выходом второго счетчика и первый входом второго элемента сравнени , вход адреса чтени  - с информационным выходом третьего счетчика и вторым входом ;о ел второго элемента сравнени , информационный вход - с выходом сумматора 4ib выход - с вторым входом первого 00 элемента сравнени , вход разрешени  сравнени  которого соединен с выхоел дом второго элемента сравнени , а выход - со счетным входом третьего счетчика, выход младшего разр да которого  вл етс  выходом устройства.

Description

«

Изобретение относитс  к вычислительной технике, а именно к устройствам дл  получени  управл емой в ншроких пределах задержки импульсов при сохранении их параметров.

Цель изобретени  - расширение функциональных возможностей путем . сохранени  длительностей входных импульсов и пауз и за счет обеспечени  работы в услови х отсутстви  синхронизации входных импульсов тактовыми импульсами устройства, а также сокращение объема оборудовани 

На чертеже представлена структурна  схема предлагаемого устройства.

Устройство содержит генератор 1 импульсов, первый счетчик 2, первый 3 и второй 4 регистры, сумматор 5, первый элемент 6 сравнени , второй счетчик 7, второй элемент 8 сравнени , элемент И 9, формирователь 10 импульсов, триггер 11, блок 12 пам ти и третий счетчик 13. Выход генетратора 1 импульсов, соединен с входом первого счетчика 2, первым входом триггера 11 и первым входом элемента И 9. Выход первого счетчика 2 соединен с входом первого регистра 3 и первым входом первого элемента 6 сравнени . Второй вход первого регистра 3 подключен к выходу элемента И 9, выход - к первому входу сумматора 5, второй вход которого соединен с выходом второго регистра 4,а выход - с вторым входом блока 12 пам ти. Вход устройства подключен к входу формировател  10 импульсов, выход которого соединен с вторым входом триггера 11. Выход триггера

11соединен с первьм входом блока

12пам ти, входом второго счетчика

7 и вторым входом элемента И 9. Первый вход второго элемента 8 сравнени  подключен к выходу второго счетчика 7 и третьему входу блока 12 пам ти, второй вход - к первому выходу второго счетчика 13 и четвертому входу блока 12 пам ти, выход к третьему входу первого элемента 6 сравнени , второй вход которого соединен с выходом блока 12 пам ти, а выход - с входом третьего счетчика 13, второй выход которого  вл етс  выходом устройства.

Генератор 1 импульсов формирует последовательность тактовых импульсов и может быть построен на микросхеме 155АГ1.

954352

Первый 2, второй 7 и третий 13 счетчики по каждому из импульсов, поступающих на их входы, увеличивают, свое состо ние на единицу и могут

5 строитс  на микросхемах 155 ИЕ7.

Первый вход первого регистра 3 информационный , второй - вход синхронизации занесени , выходы первого 3 и второго 4 регистров - инШ формационные. В качестве регистров 3 и 4 можно использовать микросхе-. мы 155 ТМВ.

Сумматор 5 комбинационного типа, его входы и выход - информационные.

15 В качестве сумматора 5 можно использовать микросхему 155 ИМЗ.

Первый элемент 6 сравнени  формирует на своем выходе импульс при равенстве кодов на его первом и

20 втором входах и при наличии сигнала разрешени  сравнени  на его третьем входе. Второй элемент В сравнени  формирует на своем выходе сигнал разрешени  сравнени  дл 

25 первой схемы 8 сравнени , если удовлетвор етс  условие А чт где А. и Ац.р - коды, поступакщие соответственно на его первый и второй входы (коды адресов записи и

30 чтени  блока 12 пам ти). Дл  построени  элементов сравиени  можно использовать микросхему 531СА1, при этом выходной сигнал равенства второго элемента 8 сравнени  необходимо проинвертировать.

Формирователь 10 импульсов по переднему и заднему фронтам входного импульса формирует короткие импульсы , длительность которых определ . етс  суммой времени суммировани  в сумматоре 5 и времени записи и в блок 12 пам ти. В качестве формировател  10 можно использовать два элемента микросхемы 155АГЗ, из которых один формирует импульс по переднему фронту входного импульса, второй - по заднему, выходы обоих формирователей объединены через элемент ИЛИ (например, 155ЛЛ1).

В качестве элемента И 9 можно использовать микросхему 155.ПАЗ.

Триггер 11 - D типа, например, 155ТМ2. Его первый вход - вход синхронизации, второй - вход D, а выход - инверсный.

Первый вход блока 12 пам ти вход разрешени  записи, второй информационный , третий - вход адреса записи, четвертый - вход адреса чтени , выход - информационный, В качестве блока 12 пам ти можно использовать микросхему 1802ИР1.

В исходном состо нии содержимые второго 7 и третьего 13 счетчиков равны, в младшем разр де каждого из них имеетс  код О,а во второй регистр 4 заноситс  начальный код задержки . Первый счетчик 2 цикли;чески измен ет свое состо ние по последовательности тактовых импуль .сов, поступающих на его вход с выхода генератора 1 импульсов. В регистр 3 переписываютс  состо ни  первого счетчика 2. На сумматоре 5 происходит непрерывное суммирование текуп х состо ний первого счетчика 2, поступаю1 х с выхода первого регистра 3, с кодом задержки, хран щемс  во втором регистре 4.

При работе устройства возможен р  ситуаций. В первом случае на вход устройства поступает сери  случайных (в общем случае) импульсов. Предположим , что в некоторьм момент оба адресных счетчика 8 и 13 находились в i-M состо нии. Тогда в блок пам ти по i-му адресу записьтаетс  код су1. относительного времени прихода входного импульса, фиксированного в регистре 3, с кодом задержки, хранш«лм в регистре 4. Происходит это следуюп им образом. При поступлении на вход устройства первого задерживаемого импульса по его переднему фронту на выходе формировател  10 импульсов формируетс  импульс, поступающий на вход D-триггера 11, и следующим тактовым импульсом этот триггер устанавливаетс  в единичное состо ние на врем , необходимое дл  записи в блок 12 пам ти кода, полученного в сумматоре 5 в результате суммировани  кода задержки Tj,, с относительным временем поступлени  входного импульса Т.

Во врем  нахождени  триггера 11 в единичном состо нии нулевым уровне с его инверсного выхода происходит запрещение занесени  последующих состо ний счетчика 2 в первый регистр 3, а также разрешаетс  зйпись в блок 12 пам ти по i-му адресу, поступающему с выхода второго счетчи ка 2, кода Т + Т, где Т - код относительного времени поступлени  на вход устройства задерживаемого

импульса, зафиксированный в первом регистре 3; Та, - код задержки, хран щийс  во втором регистре 4. По окончании длительности импульса, сформированного формирователем 10 импульсов, триггер 11 устанавливаетс  очередным тактовь«м импульсом в исходное состо ние, второй счетчик

7увеличивает свое состо ние на единицу , формиру  следующий адрес записи в блок 12 пам ти, элемент И 9 открываетс  по второму входу, разреша  -.занесение по каждому тактовому импульсу текущих состо ний первого счетчика в первом регистре 3. Неравенство состо ний второго 7 и треть его 13 счетчиков обуславливает формирование на выходе второго элемент

8сравнени  сигнала, разрешакицего первому элементу 6 сравнени  осуществл ть сравнение текушрх состо ний первого счетчика 2, поступающих на его первый вход, с кодом суммы Т j. + Т;, , посто нно считываемым по i-му адресу блока 12 пам ти , до момента совпадени  кодов

на входах первого элемента 6 сравнени .

По заднему фронту входного импульса на выходе формировател  10 импульсов снова формируетс  короткий импульс, работа блоков устройства происходит аналогично описанному , при этом по i + 1-му адресу блока 12 пам ти заноситс  код относительного времени окончани  первого входного импульса Т + Ту,, где Tj - состо ние первого счетчика; в момент окончани  длительности входного импульса, а второй счетчик 7 в очередной раз увеличивает свое состо ние на единицу.

При поступлении последующих импульсов на вход устройства работа упом нутых блоков циклически повтор етс .

При достижении первым счетчиком 2 состо ни , равного коду, записанному по i-му адресу блока 12 пам ти (Т + %д соответствует отработке устройством заданного времени задержки Т,, на выходе первого элемента 6 сравнени  формируетс  импульс, увеличивающий состо ние третьего счетчика 13 на единицу. При этом единичное состо ние младшего разр да третьего счетчика 13 передаетс  на выход устройства и. 5 таким образом, начинаетс  формирование выходного задержанного импульса . Далее происходит сравнение кода Tj + Tj. , записанного по i + 1-МУ адресу блока 12 памйти, с текущим состр нием первого счетчика 2. При достижении состо нием первого счетчика 2 значени  Т + Т, на выходе первого элемента 6 сравне ни  формируетс  импульс, увеличиваю 1ЦИЙ состо ние третьего счетчика 13 на единицу. При этом заканчивает с  формирование выходного импульса равного по длительности первому входному импульсу и задержанного относительного него на заданное вре м  задержки Tj,, . Далее процесс формировани  задержанных импульсов хщклически повтор етс  посредством аналогичного описанному сравнени  кодов, занесен ных в блок 12 пам ти, с текущим состо нием первого счетчика 2. При уменьшении частоты следовани  входных импульсов или прекращении поступлени  импульсов на вход устройства продолжаетс  считьшание из блока 12 пам ти кодов, характери зующих моменты смены состо ний на входе устройства и формирование задержанных импульсов аналогично описанному , до тех пор, пока состо ни  второго 7 и третьего 13 счетчиков н станут равными, что свидетельствует об окончании формировани  последнего из поступивших до этого момента на вход устройства импульса, задержанного на заданное врем  задержки. В результате на выходе второго элемента 8 сравнени  прекращаетс  фор шpoвaниe сигнала, разрешающего работу первого элемента:6 сравнени  до.поступлени  следующего импульса на вход устройства с целью предотвр щени  повторногоформировани  длительности уже сформированньк импуль сов при последующих циклах счета первого счетчика 2. При поступлении последующих сери импульсов на вхол устройства функци нирование последнего происходит аналогично описанному. Во втором случае на вход устройства поступает стационарна  последовательность импульсов. При этом врем  задержки Т может быть как больше нескольких -периодов следовани  входных импульсов ТСА, так и 35 меньше длительности одного входного импульса Ти. Если Tj. Т„, то по переднему фронту каждого очередного импульса происходит запись в блок пам ти кодов fj + Tj,, где Ту - код, характеризующий момент поступлени  очередного импульса входной последовательности и разрешение работы первого элемента 6 сравнени  в результате увеличени  на единицу состо ни  второго счетчика 7. По окончании отра- ботки первым сетчиком 2 времени задержки код его ;Состо ни  становитс  равным Т j + TI,, в результате чего на выходе первого элемента 6 сравнени  формируетс  сигнал, увеличивающий состо ние третьего счетчика 13 на единицу, начина  тем самым формирование выходного задержанного импульса . В результате сравнени  кодов состо ний второго 7 и третьего 13 счетчиков снова запрещаетс  работа первого элемента 6 сравнени  до окончани  длительности входного импульса . По заднему входного импульса происходит запись в блок 12 пам ти кода Т J + Tj, Т.- + , + + Т, разрешаетс  работа первого элемента 6 сравнени  до момента достижени  состо нием первого счетчика 2 кода Tj + Т,, после чего состо ни  второго 7 и третьего 13 счетчиков сравниваютс , работа первого элемента 6 сравнени  запрещаетс , формирование выходного импульса заканчиваетс  и устройство готово к приему следующего j + 1-го импульса. Длительность вькодного импульса в этом случае также равна длительности входного импульса (Т р (Т/ + - Т)-(Т + тр Т„), При поступлении на вход устройства следующих импульсов функционирование устройства происходит аналогично описанному . Минимальное врем  задержки разно длительности иМпульса на выходе формировател  10 импульсов и складываетс  из времени суммировани  сумматором 5 и времени записи в блок 12 пам ти. Если Т п , коды моментов смены состо ни  на входе устройства , просуммированные с кодом задержки , циклически занос тс  в блок 12 пам ти, затем по истечении времени задержки также циклически считываютс , и происходит формирование

7

задержанных импульсов с восстановлением лара 1етров входных импульсов . Функционирование узлов устройства при записи, чтении кодов из блока пам ти и формировании задержанных импульсов не отличаетс  от работы этих узлов при задержке серии импульсов. Максимальное врем  задержки при этом определ етс  объемом используемого блока пам ти и равно ,о( Т(.д- К, где К - количество  чеек блока 12 пам ти.

Управление длительностью задержки в процессе работы устройства в любом из режимов можно осуществл ть путем записи новых кодов задержки во второй регистр 4.

Блокировка занесени  кодов состо ний первого счетчика 2 в регистр 3 на врем  суммировани  сумматором 5 и записи в блок пам ти результато суммировани  в моменты поступлени  на вход устройства фронтов задерживаемых импульсов позвол ет задерживать импульсы, не синхронизированные с тактовыми импульсами устройства .

358

Кроме того, использование регистра 3 и блокировка занесени  в него кодов состо ни  счетчика 2 во врем  записи кодов, полученных на сумматоре , в блок 12 пам ти обусловливают сохранение высокой точности измерени  и формировани  длительностей импульсов, определ емое быстродействием счетчика 2, независимо от бьют-:

родействи  сумматора 5 и длительности времени записи в блок 12 пам ти, J4TO позвол ет, например, при использовании в качестве первого счетчика 2 микросхемы серии ЭСЛ получить погрешность измерени  длительности входного импульса, не превьпоающ то 10 не, без увеличени  потребл емой мощности , так как остальные блоки могут строитьс  на микросхемах серии ТТЛ.

Р необходимости построени  энергег. тически экономичных устройств дл  реализации блоков устройства можно использовать микросхемы КМОП серии, отличающиес  малой потребл емой

мощностью при сохранении достаточно высокой точности за счет применени  в качестве первого счетчика 2 микросхемы серии ТТЛ.

Claims (1)

1. ’УСТРОЙСТВО ЗАДЕРЖКИ ИМПУЛЬСОВ, содержащее генератор тактовых имцульсов, выход которого соединен со счетным входом первого счетчика/ первый и второй регистры, сумматор, первый элемент сравнения, первый информационный вход которого соединен с информационным выходом первого /счетчика, второй счетчик, второй элемент сравнения, элемент И, о т личающееся тем, что, с целью расширения функциональных возможностей за счет сохранения длительностей входных импульсов и пауз и за счет обеспечения работы в условиях отсутствия синхронизации входных импульсов тактовыми импульсами ; устройства, а также сокращения объема оборудования, в него введены формирователь импульсов, триг гер, блок памяти и третий счетчик, причем выход генератора тактовых импульсов соединен с входом синхронизации триггера и первым входом элемента И, информационный вход пер вого регистра соединен с выходом первого счетчика, вход синхронизации - с выходом элемента И, а выход - с первым входом сумматора, вход устройства соединен с входом формирователя импульсов, выход которого соединен с D-входом триггера, второй вход элемента И соединен с инверсным выходом триггера, входом' разрешения записи блока памяти и счетным входом второго, счетчика, выход второго регистра соединен с вторым входом сумматора, вход адреса записи блока памяти соединен с информационным выходом второго счетчика и первый входом второго элемента сравнения, вход адреса чтения - с информационным выходом третьего счетчика и вторым входом второго элемента сравнения, информационный вход - с выходом сумматора выход - с вторым входом первого элемента сравнения, вход разрешения сравнения которого соединен с выходом второго элемента сравнения, а выход - со счетным входом третьего счетчика, выход младшего разряда которого является выходом устройства.

   <0 СЛ 4*

   GO сл