SU1700742A1 - Умножитель частоты - Google Patents

Abstract

Изобретение относитс  к радиотехнике и св зи и может быть использовано в измерительной технике. Целью изобретени   вл етс  повышение точности умножени  частоты. Цифровой умножитель частоты содержит генератор 1, формирователь 2, первый счетчик 3. регистр пам ти 4, накапливающий сумматор 5, второй счетчик 6, блок коррекции 7 и триггер 8. Коррекци  погрешности формировани  выходного временного интервала осуществл етс  посредством пропуска одного тактового импульса длительностью Т при переполнении накапливающего сумматора 5 или посредством сдвига импульсов заполнени  второго счетчика 6 на врем  Т0/2 по сигналу на старшем разр де накапливающего сумматора 5. 1 з.п. ф-лы, 4 ил.

Description

Фиг.

Изобретение относитс  к радиотехнике и св зи и может быть использовано в измерительной технике.

Целью изобретени   вл етс  повышение точности умножени  частоты.

На фиг. 1 представлена структурна  электрическа  схема умножител  частоты; на фиг. 2 - структурна  электрическа  схема накапливающего сумматора и блока коррекции; на фиг. 3 - таблица истинности блока коррекции; на фиг. А - временные диаграммы , по сн ющие работу умножител  частоты .

Умножитель частоты содержит генератор 1 опорной частоты, формирователь 2 импульсов, первый счетчик 3, регистр 4 пам ти , накапливающий сумматор 5, второй счетчик б, блок 7 коррекции и триггер 8. Блок коррекции содержит элемент ИЛИ 9, элемент И 10, элемент 11 задержки, D-триг- гер 12, дешифратор 13 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14.

Умножитель частоты работает следующим образом.

При поступлении на вход умножител  частоты сигнала с периодом Твых на выходах формировател  2 формируютс  импульсы с тем же периодом следовани , при этом импульсы с второго выхода несколько опережают импульсьГс первого выхода. В первом счетчике накапливаетс  кодовый эквивалент N входного временного интервала и

N н

N To

(D

где То - период следовани  импульсов генератора 1.

Блокировка тактовой частоты в первом счетчике 3 осуществл етс  по управл ющему входу с второго выхода формировател  2. Перезапись кода N из первого счетчика 3 в регистр 4 пам ти производитс  по сигналу , который поступает с выхода триггера 8 на вход записи регистра 4 пам ти.

8 накапливающий сумматор 5 занос тс  значени  NM/I, а во второй счетчик 6 - NCT.:

NMfl™modnN;

NcT«r а н- 1

п Л n To J ,

где п - коэффициент умножени  частоты;

modnN - остаток от делени  N на п;

- цела  часть числа.

Накапливающий сумматор 5 тактируетс  выходными импульсами умножител  частоты . Блок 7 коррекции на основе анализа

сигналов старших разр дов и сигнала переноса накапливающего сумматора 5 осуществл ет сдвиг тактовой частоты генератора 1 на врем  То/2 или пропуск одного тактового импульса, что эквивалентно сдвигу тактовой частоты на период Т0. Коррекци  производитс  в соответствии с таблицей (фиг. 3), из левой части которой следует, что з качестве индикатора необходимости введени  поправки на Т0/2 можно использовать фронты сигнала на старшем разр де накапливающего сумматора 5. Дл  индикации состо ни  коррекции тактовой частоты генератора 1 на врем  Т0 используетс  дешифратор 13 блока 7 коррекции, минимальна  дизъюнктивна  нормальна  форма функции тдш которого, в соответствии с правой частью таблицы, определ етс  из выражени :

20

CPIFli VCPi-rCPini.

На фиг. 4 приведены временные диаграммы всех трех возможных вариантов работы блока 7 коррекции - отсутствие коррекции, коррекции выходного временного интервала на То/2 и коррекции на Т0. В блоке 7 коррекции с помощью сигналов с выхода элемента 11 задержки и с выхода

D-триггера 12 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 формируетс  частота заполнени  второго счетчика 6 с учетом коррекции тактовой частоты генератора 1

посредством сдвига на Т0/2 при изменении уровн  на выходе старшего разр да накапливающего сумматора 5. Когда нет необходимости в пропуске одного импульса тактовой частоты на выходе дешифратора

13 и, следовательно, на выходе элемента ИЛИ 9 блока 7 коррекции, устанавливаетс  состо ние логической единицы. Период следовани  импульсов на втором выходе блока 7 коррекции в этом случае (если отсутствует

коррекци  на Т0/2)

,

В случае коррекции выходных импуль- сов на врем  Т0 ча выходе дешифратора 13 устанавливаетс  состо ние логического нул , и младший разр д второго счетчика 6 через элемент ИЛИ 9 подключаетс  к входу элемента И 10. При этом выходной импульс умножител  частоты смещаетс  на врем  То. так как в его формировании учавствуют все разр ды второго счетчика 6 (в том числе и младший). В этом случае временной интервал между выходными импульсами

Твых(ст+1) То.

После прихода 1-го импульса с выхода умножител  частоты код, записанный в накапливающем сумматоре 5, определ етс  из выражени 

Мсмг тосЬ Ммл 1,

Количество корректирующих сдвигов импульсов выходной частоты на врем  Т0/2, произведенной блоком 7 коррекции, к этому

моменту времени равно -- (поправка

на Т0 эквивалентна двум сдвигам на Т0/2), Тогда врем  ti по влени  1-го выходного импульса определ етс  следующим образом .

1 KI -г i ч То

t| iNCT To + -- } --гр,

Claims (2)

1. Формула изобретени , 1. Умножитель частоты, содержащим последовательно соединенные генератор опорной частоты, первый счетчик, регистр пам ти и второй счетчик, формирователь импульсов, триггер и накапливающий сумматор , информационный вход которого сое- дин-ен с выходом младших разр дов регистра пам ти, при этом первый выход формировател  импульсов соединен с входом начальной установки первого счетчика, а второй выход формировател  импульсов соединен с управл ющим входом первого счетчика и с D-входом триггера, выход которого соединен с входом записи регистра пам ти, отл и ч а ю щи и с   тем, что, с целью повышени  точности умножени  частоты, введен блок коррекции, первый выход которого соединен с синхронизирующими входами второго счетчика и триггера, выход генератора опорной частоты соединен с первым входом блока коррекции, второй, третий и четвертый входы которого соеди- нены соответственно с выходом старшего разр да, выходом переноса и выходом задержанного . разр да накепливаю- щего сумматора, п шй вход б |ока коррекции соединен с выходом младшего

   разр да второго счетчика, выход старших разр дов ксгорсгс соединен с шестым входом блока короеки/ш, при этом второй выход б окз коррекиии соединен с синхррнизируюшим входом нзкапливающего сумматора с установочным входом вюоого счетчика и  вл ете выходом умножител  астоты.
2. 2. Умножитель поп. 1,отличающи- й с   тем, что блок коррекции содержит

   последовательно соединенные элемент задержки и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, последовательно соединенные дешифратор , элемент ИЛИ и элемент И и D-триггер, выход которого соединен с вторым входом

   элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, при этом вход элемента задержки соединен с синхронизирующие входом D-триггера и  вл етс  первым входом блока коррекции, D-вход D- трмггера соединен с первым еходом дешифратора и  вл етс  вторым входом блока коррекции, второй и третей входы дешифратора  вл ютс  соответственно третьим и четвертым входами олска коррекции, вто рой вход элемента ИЛИ и второй вход элемента И  вл ютс  соответственно п тым и шестым входами блока коррекции, выход элемента ИСКЛ ОЧАЮЩЕЕ ИЛИ и выход элемента И ЯВЛЯКУГСЯ соответственно первым и аторым выходами блока коррекции.

   Ъ

   4ft

   9-1

   V

   Vj

   1ч I l-J

   и

   5ЙЛ

   M

   JO у

   2/

   I/

   2t iOOil

   1 -KJ

   1

   t i i

   t t i t i

   к51

   JL

   г t i

   «-а

   1700742 -KI

   §J f

   4 i