SU1640695A1

SU1640695A1 - Анализатор логических сигналов

Info

Publication number: SU1640695A1
Application number: SU874383044A
Authority: SU
Inventors: Владимир Олегович Щеголев
Original assignee: Предприятие П/Я А-1070
Priority date: 1987-12-21
Filing date: 1987-12-21
Publication date: 1991-04-07

Abstract

Изобретение относитс к вычислительной технике и может использоватьс в системах технического диагностировани цифровых объектов. Цель изобретени - увеличение достоверности контрол , Поставленна цель дости-i гаетс за счет фиксации искажени контролируемой последовательности в момент времени между задержанным хроимпульсом и последующим основным синхроимпульсом, сопровождающим анализируемую последовательность. 1 ил.

Description

Изобретение относитс к вычислительной технике и может использоватьс в системах технического диагностировани цифровых объектов.

Цель изобретени - увеличение достоверности контрол .

На чертеже представлена схема анализатора логических сигналов, Он содержит шифратор 1, элемент 2 задержки , дешифратор 3, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5, D-триггеры 6-15, информационный 16, тактовый 17 входы, выход 18 сигнала ошибки.

Анализатор работает следующим образом .

На элементах индикации, вход щих в состав дешифратора 3, отображаетс информаци на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5 и D-триггеров 13, 15, При исправности контролируемого объекта в D-триггеры 13, 15 посто нно записываетс логический О, а на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5 приход т сигналы одинакового уровн , При по влении случайных выбросов или же фронта импульса контролируемой .последовательности вне временной зоны

импульсов на входе 17 и выходе элемента 2 задержки в D-триггер 8 (11) записываетс логическа 1, котора затем переписываетс в D-триггер 13 (15), в результате чего на выходе 18 по вл етс сигнал ошибки. При зат гивании переходного процесса переключени контролируемого объекта в результате сложени по модулю два сигналов с выходов D-триггеров 6 (9) и 12 (14) сигналы ошибки выдел ютс элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 4 (5),

Таким образом, предложенное устройство фиксирует искажени контролируемой последовательности в момент времени между задержанным импульсом с выхода элемента 2 задержки и последующим синхроимпульсом на входе 17, сопровождающим анализируемую последовательность .

Claims

Формула изобретени

Анализатор логических сигналов, содержащий элемент задержки,, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор, три D-триггер а, причем выход первого

с Ј

(/.

С

о:

4

С

о:

ее

СЛ

10

D-триггера соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,, выход которого соединен с первым информационным входом дешифратора, вто- с рой и третий информационные входы которого соединены с выходами второго и третьего D-триггеров, выход дешифратора вл етс выходом сигнала ошибки анализатора, отличающийс тем, что, с целью увеличени достоверности контрол , в него введены второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, шифратор и семь D-триггеров, причем тактовые входы первого, второго, третьего , четвертого, п того и дес того D- триггеров объединены с входом элемента задержки и образуют тактовый вход анализатора, выход элемента задержки соединен со стробирукщим входом дешиф-20 ратора, тактовыми входами шестого и седьмого триггеров, входами сброса восьмого и дев того D-триггеров, первый выход шифратора соединен с тактовым входом восьмого D-триггера и D16406954

геров, второй выход шифратора соединен с тактовым входом дев того D- триггера и D-входами п того и седьмого D-триггеров, D-входы восьмого и дев того D-триггеров подключены к шине логической единицы, выход четвертого D-триггера соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход дес того D-триггера соединен с « t первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с четвертым входом дешифратора, выход шестого D-триггера соединен с D-входом первого D-триггера, выход восьмого D-триггера соединен с D-входом второго D-триггера, выход п того D-триггера соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход седьмого D-триггера соединен с D-входом дес того D-триггера, выход дев того D-триггера соединен с D-входом третьего D-триггера, вход шифратора , вл етс информационным входом анализатора .

15

25

входами четвертого и шестого D-триг-