JP2699522B2 - 時間計測装置 - Google Patents
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- JP2699522B2 JP2699522B2 JP4776589A JP4776589A JP2699522B2 JP 2699522 B2 JP2699522 B2 JP 2699522B2 JP 4776589 A JP4776589 A JP 4776589A JP 4776589 A JP4776589 A JP 4776589A JP 2699522 B2 JP2699522 B2 JP 2699522B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、複数の被測定信号に基づく端数パルスを出
力する回路を用いて前記被測定信号間の時間差を計測す
る時間計測装置に関するものである。
力する回路を用いて前記被測定信号間の時間差を計測す
る時間計測装置に関するものである。
＜従来の技術＞ 従来、被測定信号間の時間差を計測する時間計測装置
としては、第６図のようなの構成が知られている（例え
ば、特開昭63−285489号公報及び特開昭63−309888号公
報参照）。
としては、第６図のようなの構成が知られている（例え
ば、特開昭63−285489号公報及び特開昭63−309888号公
報参照）。
第６図は従来の時間計測装置の要部構成を示したブロ
ック系統図である。
ック系統図である。
尚、第７図は第６図の端数パルス発生回路の具体的構
成を示したブロック系統図であり、第８図は第６図及び
第７図の動作の説明に供するタイムチャートである。
成を示したブロック系統図であり、第８図は第６図及び
第７図の動作の説明に供するタイムチャートである。
第６図乃至第８図において、符号1,2は、被測定信号A
1,B1を所定時間遅延させた信号A2,B2を出力して、被測
定信号A1,B1の論理和をとり信号Ｃを出力するORゲート
３の遅延を補償する例えば遅延線からなる遅延手段であ
る。符号4,5は、遅延線1,2を経た被測定遅延信号A2,B2
及びORゲート出力Ｃ及びクロック信号scを入力して、ク
ロック端子ckにクロック信号scが加えられた時のＤ端子
の状態（high又はlow。以下「Ｈ」又は「Ｌ」とする）
をＱ端子又は端子（Ｑ端子出力の反転出力）に出力す
るFF（フリップフロップ）１〜FF3と、ANDゲートG1,G2
（ANDゲートG2の入力端子に設けた○印は信号の極性を
反転（Ｈ又はＬの反転）を意味する）とから成り、ゲー
トG1から端数パルスSA（又はSB）を出力し、ゲートG2か
らゲーティングクロックNA（又はNB）を出力する端数パ
ルス発生回路である。符号6,7は端数パルスを導入して
この端数パルスSA,SBのパルス幅に応じた電圧信号をつ
くり、更にこれを電圧（デジタル値）VA,VBに変換して
出力する時間・電圧変換器である。符号8,9はゲーティ
ングクロックを導入してこのゲーティングクロックNA,N
Bのパルス数を計数し信号na,nbを出力するカウンタであ
る。符号10はカウンタの計数値na,nbと時間・電圧変換
器の出力信号VA,VBを入力してこれ等信号VA,VB,na,nbに
基づいて被測定信号A1,B1の時間差を演算して出力する
コンピュータ（以下「CPU」と略称する）である。
1,B1を所定時間遅延させた信号A2,B2を出力して、被測
定信号A1,B1の論理和をとり信号Ｃを出力するORゲート
３の遅延を補償する例えば遅延線からなる遅延手段であ
る。符号4,5は、遅延線1,2を経た被測定遅延信号A2,B2
及びORゲート出力Ｃ及びクロック信号scを入力して、ク
ロック端子ckにクロック信号scが加えられた時のＤ端子
の状態（high又はlow。以下「Ｈ」又は「Ｌ」とする）
をＱ端子又は端子（Ｑ端子出力の反転出力）に出力す
るFF（フリップフロップ）１〜FF3と、ANDゲートG1,G2
（ANDゲートG2の入力端子に設けた○印は信号の極性を
反転（Ｈ又はＬの反転）を意味する）とから成り、ゲー
トG1から端数パルスSA（又はSB）を出力し、ゲートG2か
らゲーティングクロックNA（又はNB）を出力する端数パ
ルス発生回路である。符号6,7は端数パルスを導入して
この端数パルスSA,SBのパルス幅に応じた電圧信号をつ
くり、更にこれを電圧（デジタル値）VA,VBに変換して
出力する時間・電圧変換器である。符号8,9はゲーティ
ングクロックを導入してこのゲーティングクロックNA,N
Bのパルス数を計数し信号na,nbを出力するカウンタであ
る。符号10はカウンタの計数値na,nbと時間・電圧変換
器の出力信号VA,VBを入力してこれ等信号VA,VB,na,nbに
基づいて被測定信号A1,B1の時間差を演算して出力する
コンピュータ（以下「CPU」と略称する）である。
その動作概要は以下のようになる。
ORゲート出力Ｃは、第８図（２），（３）に示すよう
に遅延線1,2からの信号A2（又はB2）より先に端数パル
ス発生回路4,5に到達する。信号ＣがＨとなってから後
の最初のクロックsc1の立上がりエッジにより、FF3のQ3
出力は第８図（４）に示すようにＨとなる。この時信号
A2（B2）はＬであるからFF1のQ1出力は第８図（５）に
示すようにＬであり、従ってANDゲートG2は、第８図
（８）に示すようにFF3のQ3出力がＨとなった時点を始
点としてゲートを開く（ANDゲートG2の出力波形NAは第
８図（１）に示すクロック信号scの位相を反転したもの
となる）。信号ＣがＨとなってから所定時間（Tp）経過
後に第８図（３）に示すように信号A2（B2）がFF1に加
えられ、第８図（７）に示すようにANDゲートG1からＨ
の端数パルスSA（SB）が出力する。そして、信号A
2（B2）がＨとなった後の最初のクロックsc2の立上がり
エッジにて、第８図（５）に示すようにFF1のQ1出力は
Ｈとなり、ANDゲートG2は第８図（８）に示すようにそ
のゲートを閉じてクロック信号scの通過を遮断する。こ
の結果、第８図（８）に示すようなゲーテングクロック
NA（又はNB）が得られる。一方、FF2はD2端子がＨとな
ったので、次のクロックsc3の立上がりエッジでQ2出力
をＨとする。故に、ANDゲートG1の出力は第８図（７）
に示すようにＬとなる。この結果、第８図（７）に示す
ような端数パルスSA（SB）が得られる（この端数パルス
は通常０時間“パルス幅がゼロ”を避けるために１クロ
ック分［ｄ］のオフセットが付加される）。ゲーティン
グクロックNA（又はNB）はカウンタ8,9で計数されてそ
の値na,nbがCPU10へ送られ、端数パルスSA,SBは時間・
電圧変換器6,7にて時間／電圧信号に変換されてCPU10へ
送られ、CPU10でこれ等入力信号VA,VB,na,nbに基づいて
被測定信号A1,B1の時間差が演算される。
に遅延線1,2からの信号A2（又はB2）より先に端数パル
ス発生回路4,5に到達する。信号ＣがＨとなってから後
の最初のクロックsc1の立上がりエッジにより、FF3のQ3
出力は第８図（４）に示すようにＨとなる。この時信号
A2（B2）はＬであるからFF1のQ1出力は第８図（５）に
示すようにＬであり、従ってANDゲートG2は、第８図
（８）に示すようにFF3のQ3出力がＨとなった時点を始
点としてゲートを開く（ANDゲートG2の出力波形NAは第
８図（１）に示すクロック信号scの位相を反転したもの
となる）。信号ＣがＨとなってから所定時間（Tp）経過
後に第８図（３）に示すように信号A2（B2）がFF1に加
えられ、第８図（７）に示すようにANDゲートG1からＨ
の端数パルスSA（SB）が出力する。そして、信号A
2（B2）がＨとなった後の最初のクロックsc2の立上がり
エッジにて、第８図（５）に示すようにFF1のQ1出力は
Ｈとなり、ANDゲートG2は第８図（８）に示すようにそ
のゲートを閉じてクロック信号scの通過を遮断する。こ
の結果、第８図（８）に示すようなゲーテングクロック
NA（又はNB）が得られる。一方、FF2はD2端子がＨとな
ったので、次のクロックsc3の立上がりエッジでQ2出力
をＨとする。故に、ANDゲートG1の出力は第８図（７）
に示すようにＬとなる。この結果、第８図（７）に示す
ような端数パルスSA（SB）が得られる（この端数パルス
は通常０時間“パルス幅がゼロ”を避けるために１クロ
ック分［ｄ］のオフセットが付加される）。ゲーティン
グクロックNA（又はNB）はカウンタ8,9で計数されてそ
の値na,nbがCPU10へ送られ、端数パルスSA,SBは時間・
電圧変換器6,7にて時間／電圧信号に変換されてCPU10へ
送られ、CPU10でこれ等入力信号VA,VB,na,nbに基づいて
被測定信号A1,B1の時間差が演算される。
＜発明が解決しようとする課題＞ ところでこの従来の時間計測装置にあって、端数パル
ス発生回路４（５）から発生される端数パルスSA（SB）
には以下のような問題点があった。
ス発生回路４（５）から発生される端数パルスSA（SB）
には以下のような問題点があった。
第９図及び第10図は従来の技術の問題点の説明に供す
る図である。以下この第９図及び第10図を用いて説明す
る。
る図である。以下この第９図及び第10図を用いて説明す
る。
信号A2（B2）とクロック信号SCは一般には非同期な信
号であるために、FF1の入力端子D1に入力される信号A2
（B2）とクロック信号SCの時間関係は色々な状態を取り
得る。そして一般にFFは第９図に示すように有限のセッ
トアップタイムtsとホールドタイムth（例えばECL素子
で各数100ps程度）を有しており、これを満足しない場
合は正常な動作が保証されないようになっている。即
ち、クロック信号SCと信号A2（B2）の位相関係が第９図
のような状態にある場合は、前記ts,thの条件が満足さ
れない（入力信号とクロックエッジが重なる）から、FF
1の出力はロジックとして正常なH,Lに第10図に示すよう
に短時間ηの間確定しないことがありうる。従って以後
の信号を使用することがこの場合できなくなる。言替え
れば、入力信号とクロックエッジが重なる場合があるの
で、この様な場合は端数パルス発生回路４（５）からの
端数パルスSA（SB）の値に誤差が発生することとなる。
号であるために、FF1の入力端子D1に入力される信号A2
（B2）とクロック信号SCの時間関係は色々な状態を取り
得る。そして一般にFFは第９図に示すように有限のセッ
トアップタイムtsとホールドタイムth（例えばECL素子
で各数100ps程度）を有しており、これを満足しない場
合は正常な動作が保証されないようになっている。即
ち、クロック信号SCと信号A2（B2）の位相関係が第９図
のような状態にある場合は、前記ts,thの条件が満足さ
れない（入力信号とクロックエッジが重なる）から、FF
1の出力はロジックとして正常なH,Lに第10図に示すよう
に短時間ηの間確定しないことがありうる。従って以後
の信号を使用することがこの場合できなくなる。言替え
れば、入力信号とクロックエッジが重なる場合があるの
で、この様な場合は端数パルス発生回路４（５）からの
端数パルスSA（SB）の値に誤差が発生することとなる。
この様なことを避けるために、特開昭63−309888号に
おいてはVCO等を用いてクロック信号SCを信号A2（B2）
以後に立上がらせるように構成しているが、この様な手
段は測定中はクロック信号SCがオープン状態となるため
に、クロック信号の周波数の確度を維持するのが難しい
という別の問題がある。
おいてはVCO等を用いてクロック信号SCを信号A2（B2）
以後に立上がらせるように構成しているが、この様な手
段は測定中はクロック信号SCがオープン状態となるため
に、クロック信号の周波数の確度を維持するのが難しい
という別の問題がある。
本発明は、従来の技術の有するこのような問題点に鑑
みてなされたものであり、その目的とするところは、上
述したクロック信号を高安定にして供給することができ
るような基準クロック信号発生装置を具備することで、
端数パルス発生の誤差を解消するようにした時間計測装
置を提供するものである。
みてなされたものであり、その目的とするところは、上
述したクロック信号を高安定にして供給することができ
るような基準クロック信号発生装置を具備することで、
端数パルス発生の誤差を解消するようにした時間計測装
置を提供するものである。
＜課題を解決するための手段＞ 上記目的を達成するために、本発明は、複数の被測定
信号の論理和をとった信号と被測定信号を所定時間遅延
させた遅延信号とクロック信号とを入力して端数パルス
及びゲーティングクロックを出力する端数パルス発生回
路と、前記端数パルスの電圧変換した信号と前記ゲーテ
ィングクロックの計数信号とを入力して前記被測定信号
間の時間差を演算する演算部と、を具備する時間計測装
置において、 前記被測定信号を入力して基準クロックの周期の整数
倍とした遅延時間を付加した入力遅延信号を前記遅延信
号に代って前記端数パルス発生回路に出力する遅延手段
と、 前記基準クロックから等間隔に位相がずれたクロック
信号を複数作成する多相クロック発生回路と、該多相ク
ロック発生回路からの複数のクロック信号を入力してこ
れ等複数のクロック信号の中から前記入力遅延信号の位
相に良好に対応する１つのクロック信号を検出して選択
信号を出力する位相検出回路，及び，該位相検出回路か
らの選択信号に基づき前記多相クロック発生回路からの
複数のクロック信号を切替えて入力遅延信号に重ならな
い基準クロック信号を前記クロック信号に代って出力す
るクロック切替回路から成るクロック選択手段と、から
構成される基準クロック信号発生装置と、 を具備したことを特徴とするものである。
信号の論理和をとった信号と被測定信号を所定時間遅延
させた遅延信号とクロック信号とを入力して端数パルス
及びゲーティングクロックを出力する端数パルス発生回
路と、前記端数パルスの電圧変換した信号と前記ゲーテ
ィングクロックの計数信号とを入力して前記被測定信号
間の時間差を演算する演算部と、を具備する時間計測装
置において、 前記被測定信号を入力して基準クロックの周期の整数
倍とした遅延時間を付加した入力遅延信号を前記遅延信
号に代って前記端数パルス発生回路に出力する遅延手段
と、 前記基準クロックから等間隔に位相がずれたクロック
信号を複数作成する多相クロック発生回路と、該多相ク
ロック発生回路からの複数のクロック信号を入力してこ
れ等複数のクロック信号の中から前記入力遅延信号の位
相に良好に対応する１つのクロック信号を検出して選択
信号を出力する位相検出回路，及び，該位相検出回路か
らの選択信号に基づき前記多相クロック発生回路からの
複数のクロック信号を切替えて入力遅延信号に重ならな
い基準クロック信号を前記クロック信号に代って出力す
るクロック切替回路から成るクロック選択手段と、から
構成される基準クロック信号発生装置と、 を具備したことを特徴とするものである。
＜実施例＞ 実施例について図面を参照して説明する。
尚、以下の図面において、第６図乃至第８図と重複す
る部分は同一番号を付してその説明は省略する。
る部分は同一番号を付してその説明は省略する。
第１図は本発明の時間計測装置の一部の具体的実施例
であるブロック系統図である。尚、この第１図において
は第６図のＡ側主要部を表示したものであり、Ｂ側は同
様の構成であるので省略して表わす。
であるブロック系統図である。尚、この第１図において
は第６図のＡ側主要部を表示したものであり、Ｂ側は同
様の構成であるので省略して表わす。
第２図は第１図の基準クロック信号発生装置の更に具
体的化した実施例を示すブロック系統図である。
体的化した実施例を示すブロック系統図である。
第３図乃至第５図は第１図及び第２図の説明に供する
図である。
図である。
第１図において、1Aは、遅延時間τ2Aを基準クロック
CKS0の周期ｄの整数倍（Ｎ・ｄ、ここではＮ＝３で表わ
す）とした遅延手段である遅延線である。これにより、
被測定信号を基準クロックの周期の整数倍とした遅延時
間を付加した入力遅延信号として第６図の遅延信号A2に
代って端数パルス発生回路４に出力する。11は端数パル
ス発生回路５において入力遅延信号A2Aの立上がりエッ
ジと重ならないクロック信号（以下「基準クロック信
号」という）SCSTを供給する基準クロック信号発生装置
である。この基準クロック信号発生装置11は、高安定な
基準クロックCKS0から等間隔に位相がずれたクロック信
号を複数作成（少なくとも３相のクロック信号，他には
５相や７相のクロック信号等があるが３相のクロック信
号で以下説明する）し、端数パルス発生回路４の入力遅
延信号A2Aの立上がりエッジの位相関係に良好に対応し
た前記３相のクロック信号の中から最適な１つのクロッ
ク信号を検出して選択信号を出力し，この選択信号に基
づき複数のクロック信号を切替えて入力遅延信号A2Aに
重ならない基準クロック信号を第６図のクロック信号SC
に代って端数パルス発生回路４に基準クロック信号SCST
として出力する構成である。以下詳細にこれ等構成と動
作を説明する。
CKS0の周期ｄの整数倍（Ｎ・ｄ、ここではＮ＝３で表わ
す）とした遅延手段である遅延線である。これにより、
被測定信号を基準クロックの周期の整数倍とした遅延時
間を付加した入力遅延信号として第６図の遅延信号A2に
代って端数パルス発生回路４に出力する。11は端数パル
ス発生回路５において入力遅延信号A2Aの立上がりエッ
ジと重ならないクロック信号（以下「基準クロック信
号」という）SCSTを供給する基準クロック信号発生装置
である。この基準クロック信号発生装置11は、高安定な
基準クロックCKS0から等間隔に位相がずれたクロック信
号を複数作成（少なくとも３相のクロック信号，他には
５相や７相のクロック信号等があるが３相のクロック信
号で以下説明する）し、端数パルス発生回路４の入力遅
延信号A2Aの立上がりエッジの位相関係に良好に対応し
た前記３相のクロック信号の中から最適な１つのクロッ
ク信号を検出して選択信号を出力し，この選択信号に基
づき複数のクロック信号を切替えて入力遅延信号A2Aに
重ならない基準クロック信号を第６図のクロック信号SC
に代って端数パルス発生回路４に基準クロック信号SCST
として出力する構成である。以下詳細にこれ等構成と動
作を説明する。
［構成］ ３相クロック発生回路13は、基準クロック発生回路12
から高安定な基準クロックCKS0（周期をｄとする）を入
力し、ここでは、例えば、入力の基準クロックCKS0のク
ロック周期ｄを３等分するために２つの遅延線13a,13b
が設けられており、第３図のような、基準クロックCKS0
を基準に等間隔（ｄ・1/3）に位相がずれた３相クロッ
ク信号CKS0,CKS1［基準クロックCKS0の立上がりエッジ
からの立上がりエッジの遅延時間をτ１（＝ｄ・1/3）
とする］,CKS2［基準クロックCKS0の立上がりエッジか
らの立上がりエッジの遅延時間をτ２（＝ｄ・2/3）と
する］を作成して出力する。
から高安定な基準クロックCKS0（周期をｄとする）を入
力し、ここでは、例えば、入力の基準クロックCKS0のク
ロック周期ｄを３等分するために２つの遅延線13a,13b
が設けられており、第３図のような、基準クロックCKS0
を基準に等間隔（ｄ・1/3）に位相がずれた３相クロッ
ク信号CKS0,CKS1［基準クロックCKS0の立上がりエッジ
からの立上がりエッジの遅延時間をτ１（＝ｄ・1/3）
とする］,CKS2［基準クロックCKS0の立上がりエッジか
らの立上がりエッジの遅延時間をτ２（＝ｄ・2/3）と
する］を作成して出力する。
クロック選択手段14における位相検出回路14aは、入
力信号A1を入力端子a1に入力し、且つ３相クロック信号
CKS0,CKS1,CKS2を入力端子c0,c1,c2に入力し、エッジが
重ならない最適な位相関係を有するクロック信号を選択
するためのデコーダ信号（クロック切替信号）s0,s1を
発生する。このために、入力信号A1を入力端子D3,D4,D5
に入力し,3相クロック信号CKS0,CKS1,CKS2を夫々チェッ
ク端子CK3,CK4,CK5に入力するFF3〜FF5と、入力信号A1
を入力してここではクロック周期ｄの（1/2）の遅延時
間τ３だけ遅延した判定信号hpを出力する遅延線14a
1と、判定信号hpをチェック端子CK6,CK7,CK8に入力し,F
F3〜FF5のＱ出力を夫々入力端子D6,D7,D8に入力して入
力端子の信号状態を一定の時間で判定するためにFF6〜F
F8からなる判定回路と、判定回路の出力（FF6〜FF8のＱ
出力）を入力してデコーダ信号s0,s1を発生するデコー
ダ回路14a2とを具備した構成となっている。クロック選
択手段14におけるクロック切替回路14bは、デコーダ信
号s0,s1と入力端子c0,c1,c2に入力する３相クロック信
号CKS0,CKS1,CKS2とを入力して、デコーダ信号s0,s1に
より、３相クロック信号CKS0,CKS1,CKS2の中から入力遅
延信号A2Aの立上がりエッジの位相関係に応じて最適な
１つのクロック信号を選択して、端数パルス発生回路５
において入力遅延信号A2Aとの関係においてts,thが満足
された位相関係となるような基準クロック信号SCSTを出
力するマルチプレクサから成る。
力信号A1を入力端子a1に入力し、且つ３相クロック信号
CKS0,CKS1,CKS2を入力端子c0,c1,c2に入力し、エッジが
重ならない最適な位相関係を有するクロック信号を選択
するためのデコーダ信号（クロック切替信号）s0,s1を
発生する。このために、入力信号A1を入力端子D3,D4,D5
に入力し,3相クロック信号CKS0,CKS1,CKS2を夫々チェッ
ク端子CK3,CK4,CK5に入力するFF3〜FF5と、入力信号A1
を入力してここではクロック周期ｄの（1/2）の遅延時
間τ３だけ遅延した判定信号hpを出力する遅延線14a
1と、判定信号hpをチェック端子CK6,CK7,CK8に入力し,F
F3〜FF5のＱ出力を夫々入力端子D6,D7,D8に入力して入
力端子の信号状態を一定の時間で判定するためにFF6〜F
F8からなる判定回路と、判定回路の出力（FF6〜FF8のＱ
出力）を入力してデコーダ信号s0,s1を発生するデコー
ダ回路14a2とを具備した構成となっている。クロック選
択手段14におけるクロック切替回路14bは、デコーダ信
号s0,s1と入力端子c0,c1,c2に入力する３相クロック信
号CKS0,CKS1,CKS2とを入力して、デコーダ信号s0,s1に
より、３相クロック信号CKS0,CKS1,CKS2の中から入力遅
延信号A2Aの立上がりエッジの位相関係に応じて最適な
１つのクロック信号を選択して、端数パルス発生回路５
において入力遅延信号A2Aとの関係においてts,thが満足
された位相関係となるような基準クロック信号SCSTを出
力するマルチプレクサから成る。
［動作］ 位相検出回路14aのFF3〜FF8は動作開始前にリセット
され、その上で、FF3,FF4,FF5は、第４図（iv）に示す
ような入力信号A1を夫々３等分された位相関係にある第
４図（ｉ）〜（iii）に示すようなクロック信号CKS0,CK
S1,CKS2の立上がりエッジ（時刻t1,T2,t3）でラッチさ
れる。この時、FF3の出力Q3,FF4の出力Q4,FF5の出力Q5
は第４図（ｖ）〜（vii）に示すようなＬ又はＨレベル
となる。ところで、入力信号A1の立上がりエッジとクロ
ック信号CKS0,CKS1,CKS2の立上がりエッジが重なる可能
性があるのは第３図に示すα１〜α３の範囲（前記第９
図で示す時刻t1〜t3におけるts,th）である。この時はF
F3〜FF5の出力のいずれか１ビットは不確定となる。重
ならない範囲は第３図に示すβ１〜β３の範囲であり、
この場合はCKS0,CKS1,CKS2のいずれかが選択されるよう
になっても特に問題とならない（故にこの場合の説明は
以下省略する）。前記重なる範囲の例を時刻t1において
第４図（ｉ）と（iv）に示すところのFF3の出力Q3とす
る。この様な場合にあって、FF3の出力Q3は所定の時刻
以後はＬかＨのいずれかの状態出力をとる。第４図（vi
ii）に示すクロック周期ｄの（1/2）の遅延時間τ
３（時刻をt2+aとする）だけ遅延した判定信号hpがFF6
〜FF8のCK端子の夫々CK6,CK7,CK8に入力されるとこの時
刻t2+a以前のFF3,FF4,FF5の出力Q3（＝Ｈ又はＬ）,Q
4（＝Ｈ）,Q5（＝１）が判定回路のFF6〜FF8のD6〜D8に
導かれて入力端子の信号状態を一定の時間で判定するた
めに夫々ラッチされた上でデコード回路14a2に第４図
（ix）〜（XI）に示すようなQ6〜Q8出力が出力される。
デコード回路14a2はこの信号により選択されるべき最適
な位相関係（エッジが重ならない）を有するクロック信
号を選択・指示する信号s0,s1をクロック切替回路14bに
発生する。
され、その上で、FF3,FF4,FF5は、第４図（iv）に示す
ような入力信号A1を夫々３等分された位相関係にある第
４図（ｉ）〜（iii）に示すようなクロック信号CKS0,CK
S1,CKS2の立上がりエッジ（時刻t1,T2,t3）でラッチさ
れる。この時、FF3の出力Q3,FF4の出力Q4,FF5の出力Q5
は第４図（ｖ）〜（vii）に示すようなＬ又はＨレベル
となる。ところで、入力信号A1の立上がりエッジとクロ
ック信号CKS0,CKS1,CKS2の立上がりエッジが重なる可能
性があるのは第３図に示すα１〜α３の範囲（前記第９
図で示す時刻t1〜t3におけるts,th）である。この時はF
F3〜FF5の出力のいずれか１ビットは不確定となる。重
ならない範囲は第３図に示すβ１〜β３の範囲であり、
この場合はCKS0,CKS1,CKS2のいずれかが選択されるよう
になっても特に問題とならない（故にこの場合の説明は
以下省略する）。前記重なる範囲の例を時刻t1において
第４図（ｉ）と（iv）に示すところのFF3の出力Q3とす
る。この様な場合にあって、FF3の出力Q3は所定の時刻
以後はＬかＨのいずれかの状態出力をとる。第４図（vi
ii）に示すクロック周期ｄの（1/2）の遅延時間τ
３（時刻をt2+aとする）だけ遅延した判定信号hpがFF6
〜FF8のCK端子の夫々CK6,CK7,CK8に入力されるとこの時
刻t2+a以前のFF3,FF4,FF5の出力Q3（＝Ｈ又はＬ）,Q
4（＝Ｈ）,Q5（＝１）が判定回路のFF6〜FF8のD6〜D8に
導かれて入力端子の信号状態を一定の時間で判定するた
めに夫々ラッチされた上でデコード回路14a2に第４図
（ix）〜（XI）に示すようなQ6〜Q8出力が出力される。
デコード回路14a2はこの信号により選択されるべき最適
な位相関係（エッジが重ならない）を有するクロック信
号を選択・指示する信号s0,s1をクロック切替回路14bに
発生する。
クロック切替回路14bは、デコーダ信号s0,s1によるク
ロック信号CKS0,CKS1,CKS2の中から端数パルス発生回路
５において入力遅延信号A2Aとの関係においてts,thが満
足された位相関係となるような最適な１つを選択して、
基準クロック信号SCSTをマルチプレクサ信号として出力
する。
ロック信号CKS0,CKS1,CKS2の中から端数パルス発生回路
５において入力遅延信号A2Aとの関係においてts,thが満
足された位相関係となるような最適な１つを選択して、
基準クロック信号SCSTをマルチプレクサ信号として出力
する。
この時の判定回路，デコード回路14a2,クロック切替
回路14bの関係は第５図のようになる。
回路14bの関係は第５図のようになる。
例えば第３図及び第４図に示す上記例においては、判
定信号hpがＨとなる遅延時間τ３時t2+a（範囲γ１で表
わす）には、Q6は０又は１となり、Q7は１となり、Q8は
０となる。従ってデコード回路14a2においてはこのQ6〜
Q8の組合せを認識して、クロック切替回路14bから出力
する選択されるクロック信号（基準クロック信号SCST）
CKS1（又はCKS2）を選定するような内容の信号s0,s1を
出力する。同様に考えた時、判定信号hpがＨとなる範囲
γ２には、Q6は０となり、Q7は０又は１となり、Q8は１
となり、選択されるクロック信号CKS2（又はCKS0）を選
定するような内容の信号s0,s1を出力する。同様に考
え、判定信号hpがＨとなる範囲γ３には、Q6は１とな
り、Q7は０となり、Q8は０又は１となり、選択されるク
ロック信号CKS0（又はCKS1）を選定するような内容の信
号s0,s1を出力する。尚、以上は基準クロック発生回路1
2からの基準クロックCKS0を３分割した場合で述べた
が、これを５相,7相等に分割等にした場合（特にメリッ
トとなるようなことはないが）は、これ等分割に合せた
組合せに対応するように位相検出回路を組むことで同様
な選択が行える。
定信号hpがＨとなる遅延時間τ３時t2+a（範囲γ１で表
わす）には、Q6は０又は１となり、Q7は１となり、Q8は
０となる。従ってデコード回路14a2においてはこのQ6〜
Q8の組合せを認識して、クロック切替回路14bから出力
する選択されるクロック信号（基準クロック信号SCST）
CKS1（又はCKS2）を選定するような内容の信号s0,s1を
出力する。同様に考えた時、判定信号hpがＨとなる範囲
γ２には、Q6は０となり、Q7は０又は１となり、Q8は１
となり、選択されるクロック信号CKS2（又はCKS0）を選
定するような内容の信号s0,s1を出力する。同様に考
え、判定信号hpがＨとなる範囲γ３には、Q6は１とな
り、Q7は０となり、Q8は０又は１となり、選択されるク
ロック信号CKS0（又はCKS1）を選定するような内容の信
号s0,s1を出力する。尚、以上は基準クロック発生回路1
2からの基準クロックCKS0を３分割した場合で述べた
が、これを５相,7相等に分割等にした場合（特にメリッ
トとなるようなことはないが）は、これ等分割に合せた
組合せに対応するように位相検出回路を組むことで同様
な選択が行える。
この結果、端数パルス発生回路４において、遅延線1A
で基準クロックCKS0の周期ｄの整数倍（３・ｄ）の遅延
を有する入力遅延信号A2Aと、基準クロック信号SCSTと
の関係から、立上がりエッジと重ならない正しい位相関
係となる。尚、遅延線1Aの周期ｄの整数倍の値（Ｎ）は
上記の値（３）に限定されるものではなく、デコーダ回
路，クロック切替回路（マルチプレクサ回路）等の遅延
時間を考慮して決めるようにすればよい。
で基準クロックCKS0の周期ｄの整数倍（３・ｄ）の遅延
を有する入力遅延信号A2Aと、基準クロック信号SCSTと
の関係から、立上がりエッジと重ならない正しい位相関
係となる。尚、遅延線1Aの周期ｄの整数倍の値（Ｎ）は
上記の値（３）に限定されるものではなく、デコーダ回
路，クロック切替回路（マルチプレクサ回路）等の遅延
時間を考慮して決めるようにすればよい。
＜発明の効果＞ 本発明は、以上説明したように構成されているので、
次に記載するような効果を奏する。
次に記載するような効果を奏する。
基準クロック信号発生装置は入力遅延信号とクロック
信号の位相に相互関係のない（エッジが重なることがな
く）常に安定な信号が発生出来るので、時間計測装置を
入力遅延信号とクロック信号の位相関係に関わる問題を
特別に配慮して設計する必要がなくなる。
信号の位相に相互関係のない（エッジが重なることがな
く）常に安定な信号が発生出来るので、時間計測装置を
入力遅延信号とクロック信号の位相関係に関わる問題を
特別に配慮して設計する必要がなくなる。
第１図は本発明の時間計測装置の一部の具体的実施例で
あるブロック系統図、第２図は第１図の基準クロック信
号発生装置の更に具体的化した実施例を示すブロック系
統図、第３図乃至第５図は第１図及び第２図の説明に供
する図、第６図は従来の時間計測装置の要部構成を示し
たブロック系統図、第７図は第６図の端数パルス発生回
路の具体的構成を示したブロック系統図、第８図は第６
図及び第７図の動作の説明に供するタイムチャート、第
９図及び第10図は従来の技術の問題点の説明に供する図
である。 1,2……遅延線、３……ORゲート、4,5……端数パルス発
生回路、6,7……時間・電圧変換器、8,9……カウンタ、
10……コンピュータ（CPU）、11……基準クロック信号
発生装置。
あるブロック系統図、第２図は第１図の基準クロック信
号発生装置の更に具体的化した実施例を示すブロック系
統図、第３図乃至第５図は第１図及び第２図の説明に供
する図、第６図は従来の時間計測装置の要部構成を示し
たブロック系統図、第７図は第６図の端数パルス発生回
路の具体的構成を示したブロック系統図、第８図は第６
図及び第７図の動作の説明に供するタイムチャート、第
９図及び第10図は従来の技術の問題点の説明に供する図
である。 1,2……遅延線、３……ORゲート、4,5……端数パルス発
生回路、6,7……時間・電圧変換器、8,9……カウンタ、
10……コンピュータ（CPU）、11……基準クロック信号
発生装置。
Claims (1)
- 【請求項１】複数の被測定信号の論理和をとった信号と
被測定信号を所定時間遅延させた遅延信号とクロック信
号とを入力して端数パルス及びゲーティングクロックを
出力する端数パルス発生回路と、前記端数パルスの電圧
変換した信号と前記ゲーティングクロックの計数信号と
を入力して前記被測定信号間の時間差を演算する演算部
と、を具備する時間計測装置において、 前記被測定信号を入力して基準クロックの周期の整数倍
とした遅延時間を付加した入力遅延信号を前記遅延信号
に代って前記端数パルス発生回路に出力する遅延手段
と、 前記基準クロックから等間隔に位相がずれたクロック信
号を複数作成する多相クロック発生回路と、該多相クロ
ック発生回路からの複数のクロック信号を入力してこれ
等複数のクロック信号の中から前記入力遅延信号の位相
に良好に対応する１つのクロック信号を検出して選択信
号を出力する位相検出回路，及び，該位相検出回路から
の選択信号に基づき前記多相クロック発生回路からの複
数のクロック信号を切替えて入力遅延信号に重ならない
基準クロック信号を前記クロック信号に代って出力する
クロック切替回路から成るクロック選択手段と、から構
成される基準クロック信号発生装置と、 を具備したことを特徴とする時間計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4776589A JP2699522B2 (ja) | 1989-02-28 | 1989-02-28 | 時間計測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4776589A JP2699522B2 (ja) | 1989-02-28 | 1989-02-28 | 時間計測装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02227697A JPH02227697A (ja) | 1990-09-10 |
| JP2699522B2 true JP2699522B2 (ja) | 1998-01-19 |
Family
ID=12784464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4776589A Expired - Lifetime JP2699522B2 (ja) | 1989-02-28 | 1989-02-28 | 時間計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699522B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101565098B1 (ko) * | 2014-04-30 | 2015-11-02 | 한국항공우주연구원 | 신호 입력시간 측정 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7221759B2 (ja) * | 2019-03-28 | 2023-02-14 | アズビル株式会社 | 時間計測回路 |
-
1989
- 1989-02-28 JP JP4776589A patent/JP2699522B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101565098B1 (ko) * | 2014-04-30 | 2015-11-02 | 한국항공우주연구원 | 신호 입력시간 측정 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02227697A (ja) | 1990-09-10 |
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