JPH02227697A - 時間計測装置 - Google Patents
時間計測装置Info
- Publication number
- JPH02227697A JPH02227697A JP4776589A JP4776589A JPH02227697A JP H02227697 A JPH02227697 A JP H02227697A JP 4776589 A JP4776589 A JP 4776589A JP 4776589 A JP4776589 A JP 4776589A JP H02227697 A JPH02227697 A JP H02227697A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- delay
- signals
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 6
- 238000001514 detection method Methods 0.000 claims description 8
- 238000005259 measurement Methods 0.000 claims description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 230000000630 rising effect Effects 0.000 description 14
- 102100032522 Cyclin-dependent kinases regulatory subunit 2 Human genes 0.000 description 3
- 101000942317 Homo sapiens Cyclin-dependent kinases regulatory subunit 2 Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101710171349 3-deoxy-manno-octulosonate cytidylyltransferase 1 Proteins 0.000 description 1
- 101710171359 3-deoxy-manno-octulosonate cytidylyltransferase 2 Proteins 0.000 description 1
- 201000005505 Measles Diseases 0.000 description 1
- 244000144992 flock Species 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、複数の被測定信号に基づく端数パルスを出力
する回路を用いて前記被測定信号間の時間差を計測する
時間計測装置に関するものである。
する回路を用いて前記被測定信号間の時間差を計測する
時間計測装置に関するものである。
〈従来の技術〉
従来、被測定信号間の時間差を計測する時間計測装置と
しては、第６図のようなの構成が知られている（例えば
、特開昭６３−２８５４８９号公報及び特開昭６３−３
０９８８８号公報参照）。
しては、第６図のようなの構成が知られている（例えば
、特開昭６３−２８５４８９号公報及び特開昭６３−３
０９８８８号公報参照）。
第６図は従来の時間計測装置の要部構成を示したブロッ
ク系統図である。
ク系統図である。
尚、第７図は第６図の端数パルス発生回路の具体的構成
を示したブロック系統図であり、第８図は第６図及び第
７図の動作の説明に供するタイムチャートである。
を示したブロック系統図であり、第８図は第６図及び第
７図の動作の説明に供するタイムチャートである。
第６図乃至第８図において、符号１．２は、被測定信号
Ａ＋、Ｂ、を所定時間遅延させた信号Ａ２、Ｂ２を出力
して、被測定信号Ａ１．Ｂ、の論理和をとり信号Ｃを出
力するＯＲゲート３の遅延を補償する例えば遅延線から
なる遅延手段である。
Ａ＋、Ｂ、を所定時間遅延させた信号Ａ２、Ｂ２を出力
して、被測定信号Ａ１．Ｂ、の論理和をとり信号Ｃを出
力するＯＲゲート３の遅延を補償する例えば遅延線から
なる遅延手段である。
符号４．５は、遅延線１．２を経た被測定遅延信号Ａ２
、Ｂ２及びＯＲゲート出出力行びクロック信号ＳＣを
入力して、クロック端子ｃｋにクロック信号ＳＣが加え
られた時のＤ端子の状Ｑ（ｈｉｇｈ又は１０Ｗ、以下「
Ｈ」又はｒｌ、ｊとする）をＱ端子又はＱ端子（Ｑ＠子
出出力反転出力）に出力するＦＦ（フリップフロップ）
１〜ＦＦ３と、ＡＮＤゲー）Ｇ＋ 、Ｇ２ （ＡＮＤ
ゲートＧ２の入力端子に設けた０印は信号の極性を反転
（Ｈ又はＬの反転）を意味する）とから成り、ゲートＧ
、から端数パルスＳ＾ （又はＳａ）を出力し、ゲー）
Ｇ２からゲーティングクロックＮ＾ （又はＮａ）を出
力する端数パルス発生回路である。符号６．７は端数パ
ルスを導入してこの端数パルスＳａ ｔ ｓａのパルス
幅に応じた電圧信号をつくり、更にこれを電圧（デジタ
ル値）ＶＡ 、Ｖａに変換して出力する時間・電圧変換
器である。符号８．９はゲーティングクロックを導入し
てこのゲーティングクロックＮ＾、ＮＢのパルス数を計
数し信号ｎａ＋ｎｂを出力するカウンタである。符号１
０はカウンタの計数値ｎｉ、ｎｉと時間・電圧変換器の
出力信号ＶＡ 、ｖａを入力してこれ等信号Ｖ＾、ＶＢ
、ｎａ、ｎｂに基づいて被測定信号Ａ１．Ｂ＋の時間差
を演算して出力するコンピュータ（以下「ＣＰＵ」と略
称する）である。
、Ｂ２及びＯＲゲート出出力行びクロック信号ＳＣを
入力して、クロック端子ｃｋにクロック信号ＳＣが加え
られた時のＤ端子の状Ｑ（ｈｉｇｈ又は１０Ｗ、以下「
Ｈ」又はｒｌ、ｊとする）をＱ端子又はＱ端子（Ｑ＠子
出出力反転出力）に出力するＦＦ（フリップフロップ）
１〜ＦＦ３と、ＡＮＤゲー）Ｇ＋ 、Ｇ２ （ＡＮＤ
ゲートＧ２の入力端子に設けた０印は信号の極性を反転
（Ｈ又はＬの反転）を意味する）とから成り、ゲートＧ
、から端数パルスＳ＾ （又はＳａ）を出力し、ゲー）
Ｇ２からゲーティングクロックＮ＾ （又はＮａ）を出
力する端数パルス発生回路である。符号６．７は端数パ
ルスを導入してこの端数パルスＳａ ｔ ｓａのパルス
幅に応じた電圧信号をつくり、更にこれを電圧（デジタ
ル値）ＶＡ 、Ｖａに変換して出力する時間・電圧変換
器である。符号８．９はゲーティングクロックを導入し
てこのゲーティングクロックＮ＾、ＮＢのパルス数を計
数し信号ｎａ＋ｎｂを出力するカウンタである。符号１
０はカウンタの計数値ｎｉ、ｎｉと時間・電圧変換器の
出力信号ＶＡ 、ｖａを入力してこれ等信号Ｖ＾、ＶＢ
、ｎａ、ｎｂに基づいて被測定信号Ａ１．Ｂ＋の時間差
を演算して出力するコンピュータ（以下「ＣＰＵ」と略
称する）である。
その動作概要は以下のようになる。
ＯＲゲート出出力行、第８図（２）、（３）に示すよう
に遅延線１．２からの信号Ａ２ （又はＢ２ ）より
先に端数パルス発生回路４，５に到達する。信号ＣがＨ
となってから後の最初のクロックＳＣ，の立上がりエツ
ジにより、ＦＦ３のＱ３出力は第８図（４）に示すよう
にＨとなる。この時信号Ａｍ（Ｂ２）はＬであるからＦ
Ｆ、のＱ１出力は第８図（５）に示すようにしてあり、
従ってＡＮＤゲートＧ２は、第８図（８）に示すように
ＦＦ３のＱ３出力がＨとなった時点を始点としてゲート
を開＜ （ＡＮＤゲートＧ２の出力波形Ｎ＾は第８図（
１）に示すクロック信号ＳＣの位相を反転したものとな
る）、信号ＣがＨとなってから所定時間（Ｔｐ ）経過
後に第８図（３）に示すように信号Ａ２（Ｂ２）がＦＦ
、に加えられ、第８図（７）に示すようにＡＮＤゲート
Ｇ、からＨの端数パルスＳ＾ （Ｓｓ ）が出力する。
に遅延線１．２からの信号Ａ２ （又はＢ２ ）より
先に端数パルス発生回路４，５に到達する。信号ＣがＨ
となってから後の最初のクロックＳＣ，の立上がりエツ
ジにより、ＦＦ３のＱ３出力は第８図（４）に示すよう
にＨとなる。この時信号Ａｍ（Ｂ２）はＬであるからＦ
Ｆ、のＱ１出力は第８図（５）に示すようにしてあり、
従ってＡＮＤゲートＧ２は、第８図（８）に示すように
ＦＦ３のＱ３出力がＨとなった時点を始点としてゲート
を開＜ （ＡＮＤゲートＧ２の出力波形Ｎ＾は第８図（
１）に示すクロック信号ＳＣの位相を反転したものとな
る）、信号ＣがＨとなってから所定時間（Ｔｐ ）経過
後に第８図（３）に示すように信号Ａ２（Ｂ２）がＦＦ
、に加えられ、第８図（７）に示すようにＡＮＤゲート
Ｇ、からＨの端数パルスＳ＾ （Ｓｓ ）が出力する。
そして、信号Ａ２（Ｂ２）がＨとなった後の最初のクロ
ックｓｃ２の立上がりエツジにて、第８図（５）に示す
ようにＦＰＩのＱ、出力はＨとなり、ＡＮＤゲートＧ２
は第８図（８）に示すようにそのゲートを閉じてクロッ
ク信号ＳＣの通過を遮断する。この結果、第８図（８）
に示すようなゲーテングクロックＮ＾（又はＮａ）が得
られる。一方、ＦＦ２はＤ２端子がＨとなったので、次
のクロックＳＣ３の立上がりエツジでＱ２出力をＨとす
る。故に、ＡＮＤゲートＧ１の出力は第８図（７）に示
すようにＬどなる。
ックｓｃ２の立上がりエツジにて、第８図（５）に示す
ようにＦＰＩのＱ、出力はＨとなり、ＡＮＤゲートＧ２
は第８図（８）に示すようにそのゲートを閉じてクロッ
ク信号ＳＣの通過を遮断する。この結果、第８図（８）
に示すようなゲーテングクロックＮ＾（又はＮａ）が得
られる。一方、ＦＦ２はＤ２端子がＨとなったので、次
のクロックＳＣ３の立上がりエツジでＱ２出力をＨとす
る。故に、ＡＮＤゲートＧ１の出力は第８図（７）に示
すようにＬどなる。
この結果、第８図（７）に示すような端数パルス５Ａ（
Ｓａ）が得られる（この端数パルスは通常０時間“パル
ス幅がゼロ”を避けるために１クロック分［ｄｌのオフ
セットが付加される）、ゲーティングクロックＮム （
又はＮａ）はカウンタ８，９で計数されてその値ｎｌ、
ｒＬｌ）がＣＰＵ１０へ送られ、端数パルスｓＡ、Ｓｓ
は時間・電圧変換器６゜７にて時間／電圧信号に変換さ
れてＣＰＵ１０へ送られ、ｃｐｕｉｏでこれ等入力信号
ＶＡ 、 ＶＢ 、 ｎａ、ｎｂに基づいて被測定信号
Ａ＋、Ｂ＋の時間差が演算される。
Ｓａ）が得られる（この端数パルスは通常０時間“パル
ス幅がゼロ”を避けるために１クロック分［ｄｌのオフ
セットが付加される）、ゲーティングクロックＮム （
又はＮａ）はカウンタ８，９で計数されてその値ｎｌ、
ｒＬｌ）がＣＰＵ１０へ送られ、端数パルスｓＡ、Ｓｓ
は時間・電圧変換器６゜７にて時間／電圧信号に変換さ
れてＣＰＵ１０へ送られ、ｃｐｕｉｏでこれ等入力信号
ＶＡ 、 ＶＢ 、 ｎａ、ｎｂに基づいて被測定信号
Ａ＋、Ｂ＋の時間差が演算される。
〈発明が解決しようとする課題〉
ところでこの従来の時間計測装置にあって、端数パルス
発生回路４ （５）から発生される端数パルス５Ａ（３
１１）には以下のような問題点があった。
発生回路４ （５）から発生される端数パルス５Ａ（３
１１）には以下のような問題点があった。
第９図及び第１０図は従来の技術の問題点の説明に供す
る図である。以下この第９図及び第１０図を用いて説明
する。
る図である。以下この第９図及び第１０図を用いて説明
する。
信号Ａ２（Ｂ２）とクロック信号ＳＣは一般には非同期
な信号であるために、ＦＦ、の入力端子り、に入力され
る信号Ａ２（Ｂ２）とクロック信号ＳＣの時間関係は色
々な状態を取り得る。そして−般にＦＦは第９図に示す
ように有限のセットアツプタイムｔｓとホールドタイム
ｔｈ（例えばＦ、 ＣＬ素子で各数１００ｐ３程度）を
有しており、これを満足しない場合は正常な動作が保証
されないようになっている。即ち、クロック信号ＳＣと
信号Ａ２（Ｂ２）の位相関係が第９図のような状態にあ
る場合は、前記ｔｓ、ｔｈの条件が満足されない（入力
信号とクロックエツジが重なる）から、ＦＦ１の出力は
ロジックとして正常なＨ，Ｌに第１０図に示すように短
時間ηの間確定しないことがありうる。従って以後の信
号を使用することがこの場合できなくなる。言替えれば
、入力信号とクロックエツジが重なる場合があるので、
この様な場合は端数パルス発生回路４ （５）からの端
数パルスＳム （Ｓｔ）の値に誤差が発生することとな
る。
な信号であるために、ＦＦ、の入力端子り、に入力され
る信号Ａ２（Ｂ２）とクロック信号ＳＣの時間関係は色
々な状態を取り得る。そして−般にＦＦは第９図に示す
ように有限のセットアツプタイムｔｓとホールドタイム
ｔｈ（例えばＦ、 ＣＬ素子で各数１００ｐ３程度）を
有しており、これを満足しない場合は正常な動作が保証
されないようになっている。即ち、クロック信号ＳＣと
信号Ａ２（Ｂ２）の位相関係が第９図のような状態にあ
る場合は、前記ｔｓ、ｔｈの条件が満足されない（入力
信号とクロックエツジが重なる）から、ＦＦ１の出力は
ロジックとして正常なＨ，Ｌに第１０図に示すように短
時間ηの間確定しないことがありうる。従って以後の信
号を使用することがこの場合できなくなる。言替えれば
、入力信号とクロックエツジが重なる場合があるので、
この様な場合は端数パルス発生回路４ （５）からの端
数パルスＳム （Ｓｔ）の値に誤差が発生することとな
る。
この様なことを避けるために、特開昭６３−３０９８８
８号においてはｖＣＯ等を用いてクロック信号ＳＣを信
号Ａ２（Ｂ２）以後に立上がらせるように構成している
が、この様な手段は測定中はクロック信号ＳＣがオープ
ン状態となるために、クロック信号の周波数の確度を維
持するのが難しいという別の問題がある。
８号においてはｖＣＯ等を用いてクロック信号ＳＣを信
号Ａ２（Ｂ２）以後に立上がらせるように構成している
が、この様な手段は測定中はクロック信号ＳＣがオープ
ン状態となるために、クロック信号の周波数の確度を維
持するのが難しいという別の問題がある。
本発明は、従来の技術の有するこのような問題点に鑑み
てなされたものであり、その目的とするところは、上述
したクロック信号を高安定にして供給することができる
ような基準クロック信号発生装置を具備することで、端
数パルス発生の誤差を解消するようにした時間計測装置
を提供するものである。
てなされたものであり、その目的とするところは、上述
したクロック信号を高安定にして供給することができる
ような基準クロック信号発生装置を具備することで、端
数パルス発生の誤差を解消するようにした時間計測装置
を提供するものである。
く課題を解決するための手段〉
上記目的を達成するために、本発明は、複数の被測定信
号の論理和をとった信号と被測定信号を所定時間遅延さ
せた遅延信号とクロック信号とを入力して端数パルス及
びゲーティングクロックを出力する端数パルス発生回路
と、前記端数パルスの電圧変換した信号と前記ゲーティ
ングクロックの計数信号とを入力して前記被測定信号間
の時間差を演算する演算部と、を具備する時間計測装置
において、 前記被測定信号を入力して基準クロックの周期の整数倍
とした遅延時間を付加した入力遅延信号を前記遅延信号
に代って前記端数パルス発生回路に出力する遅延手段と
、 前記基準クロックから等間隔に位相がずれたクロック信
号を複数作成する多相クロック発生回路と、該多相クロ
ック発生回路からの複数のクロック信号を入力してこれ
等複数のクロック信号の中から前記入力遅延信号の位相
に良好に対応する１つのクロック信号を検出して選択信
号を出力する位相検出回路、及び、該位相検出回路から
の選択信号に基づき前記多相クロック発生回路からの複
数のクロック信号を切替えて入力遅延信号に重ならない
基準クロック信号を前記クロック信号に代って出力する
クロック切替回路から成るクロック選択手段と、から構
成される基準クロック信号発生装置と、 を具備したことを特徴とするものである。
号の論理和をとった信号と被測定信号を所定時間遅延さ
せた遅延信号とクロック信号とを入力して端数パルス及
びゲーティングクロックを出力する端数パルス発生回路
と、前記端数パルスの電圧変換した信号と前記ゲーティ
ングクロックの計数信号とを入力して前記被測定信号間
の時間差を演算する演算部と、を具備する時間計測装置
において、 前記被測定信号を入力して基準クロックの周期の整数倍
とした遅延時間を付加した入力遅延信号を前記遅延信号
に代って前記端数パルス発生回路に出力する遅延手段と
、 前記基準クロックから等間隔に位相がずれたクロック信
号を複数作成する多相クロック発生回路と、該多相クロ
ック発生回路からの複数のクロック信号を入力してこれ
等複数のクロック信号の中から前記入力遅延信号の位相
に良好に対応する１つのクロック信号を検出して選択信
号を出力する位相検出回路、及び、該位相検出回路から
の選択信号に基づき前記多相クロック発生回路からの複
数のクロック信号を切替えて入力遅延信号に重ならない
基準クロック信号を前記クロック信号に代って出力する
クロック切替回路から成るクロック選択手段と、から構
成される基準クロック信号発生装置と、 を具備したことを特徴とするものである。
〈実施例〉
実施例について図面を参照して説明する。
尚、以下の図面において、第６図乃至第８図と重複する
部分は同一番号を付してその説明は省略する。
部分は同一番号を付してその説明は省略する。
第１図は本発明の時間計測装置の一部の具体的実施例で
あるブロック系統図である。尚、この第１図においては
第６図のＡ側主要部を表示したものであり、Ｂ側は同様
の構成であるので省略して表わす。
あるブロック系統図である。尚、この第１図においては
第６図のＡ側主要部を表示したものであり、Ｂ側は同様
の構成であるので省略して表わす。
第２図は第１図の基準クロック信号発生装置の更に具体
的化した実施例を示すブロック系統図である。
的化した実施例を示すブロック系統図である。
第３図乃至第５図は第１図及び第２図の説明に供する図
である。
である。
第１図において、１＾は、遅延時間τ２＾を基準クロッ
クＣＫｓ Ｏの周期ｄの整数倍（Ｎ−ｄ、ここではＮ＝
３で表わす）とした遅延手段である遅延線である。これ
により、被測定信号を基準クロックの周期の整数倍とし
た遅延時間を付加した入力遅延信号として第６図の遅延
信号Ａ２に代って端数パルス発生回路４に出力する。１
１は端数パルス発生回路５において入力遅延信号Ａ２Ａ
の立上がりエツジと重ならないクロック信号（以下「基
準クロック信号」という） ＳＣｓ Ｔを供給する基準
クロック信号発生装置である。この基準クロック信号発
生装置１１は、高安定な基準クロックＣＫｓｏから等間
隔に位相がずれたクロック信号を複数作成（少なくと６
３相のクロック信号、他には５相や７相のクロック信号
等があるが３相のクロック信号で以下説明する）し、端
数パルス発生回路４の入力遅延信号Ａ２Ａの立上がりエ
ツジの位相関係に良好に対応した前記３相のクロック信
号の中から最適な１つのクロック信号を検出して選択信
号を出力し、この選択信号に基づき複数のクロック信号
を切替えて入力遅延信号Ａ２Ａに重ならない基準クロッ
ク信号をＷｈ６図のクロック信号ＳＣに代って端数パル
ス発生回路４に基準クロック信号５Ｃ８Ｔとして出力す
る構成である。以下詳細にこれ等構成と動作を説明する
。
クＣＫｓ Ｏの周期ｄの整数倍（Ｎ−ｄ、ここではＮ＝
３で表わす）とした遅延手段である遅延線である。これ
により、被測定信号を基準クロックの周期の整数倍とし
た遅延時間を付加した入力遅延信号として第６図の遅延
信号Ａ２に代って端数パルス発生回路４に出力する。１
１は端数パルス発生回路５において入力遅延信号Ａ２Ａ
の立上がりエツジと重ならないクロック信号（以下「基
準クロック信号」という） ＳＣｓ Ｔを供給する基準
クロック信号発生装置である。この基準クロック信号発
生装置１１は、高安定な基準クロックＣＫｓｏから等間
隔に位相がずれたクロック信号を複数作成（少なくと６
３相のクロック信号、他には５相や７相のクロック信号
等があるが３相のクロック信号で以下説明する）し、端
数パルス発生回路４の入力遅延信号Ａ２Ａの立上がりエ
ツジの位相関係に良好に対応した前記３相のクロック信
号の中から最適な１つのクロック信号を検出して選択信
号を出力し、この選択信号に基づき複数のクロック信号
を切替えて入力遅延信号Ａ２Ａに重ならない基準クロッ
ク信号をＷｈ６図のクロック信号ＳＣに代って端数パル
ス発生回路４に基準クロック信号５Ｃ８Ｔとして出力す
る構成である。以下詳細にこれ等構成と動作を説明する
。
［構成］
３相りロック発生回路１３は、基準クロック発生回路１
２から高安定な基準クロックＣＫｓｏ（周期をｄとする
）を入力し、ここでは、例えば、入力の基準クロックｃ
Ｋｓ Ｏのクロック周Ｊｌｌｄを３等分するために２つ
の遅延線１３ａ、１３ｂが設けられており、第３図のよ
うな、基準クロックＣＫＳＯを基準に等間隔（ｄ・１／
３）に位相がずれた３相りロック信号Ｃ）ｔｓｏ 、
ＣＫｓ＋ ［基準クロックＣＫｓ 、の立上がりエツ
ジからの立上がりエツジの遅延時間をτ＋ （＝ｄ・
１／３）とするコ、ＣＫＳ２［基準クロックＣＫＳ、の
立上がりエツジからの立上がりエツジの遅延時間を１：
２ （＝ｄ・２／３）とする］を作成して出力する。
２から高安定な基準クロックＣＫｓｏ（周期をｄとする
）を入力し、ここでは、例えば、入力の基準クロックｃ
Ｋｓ Ｏのクロック周Ｊｌｌｄを３等分するために２つ
の遅延線１３ａ、１３ｂが設けられており、第３図のよ
うな、基準クロックＣＫＳＯを基準に等間隔（ｄ・１／
３）に位相がずれた３相りロック信号Ｃ）ｔｓｏ 、
ＣＫｓ＋ ［基準クロックＣＫｓ 、の立上がりエツ
ジからの立上がりエツジの遅延時間をτ＋ （＝ｄ・
１／３）とするコ、ＣＫＳ２［基準クロックＣＫＳ、の
立上がりエツジからの立上がりエツジの遅延時間を１：
２ （＝ｄ・２／３）とする］を作成して出力する。
クロック選択手段１４における位相検出回路１４ａは、
入力信号Ａ、を入力端子ａ、に入力し、且つ３相りｏ
ツク信号ＣＫｓ ｏ ＊ ＣＫｓ ＋ 、 ＣＫｓ ２
を入力端子ｃＱ 、ＣＩ ＋ ｃ３に入力し、エツジが
重ならないｉ＆適な位相関係を有するクロック信号を選
択するためのデコーダ信号（クロック切替信号）Ｓｏ、
Ｓ＋を発生する。このために、入力信号Ａ１を入力端子
り、、Ｄ４．Ｄ、に入力し、３相りロック信号ＣＫｓ
ｏ 、 ＣＫｓ ＋ 、 ＣＫｓ ２を夫々チエツク端
子ＣＫ３ 、 Ｃにａ 、 ＣＫ５に入力するＦＦ３〜
Ｆ Ｆ ｓと、入力信号Ａ、を入力してここではクロッ
ク信号ｄの（１／２）の遅延時間τ３だけ遅延した判定
信号ｈｐを出力する遅延線１４ａ、と、判定信号ｈｐを
チエツク端子Ｃに６． ＧＫ、 、 ＣＫＢに入力しＦ
Ｆ、〜ＦＦ５のＱ出力を夫々入力端子り、 、 Ｄ７、
Ｄ８に入力して入力端子の信号状態を一定の時間で判定
するためにＰＦ、〜ＦＦ８からなる判定回路と、判定回
路の出力（Ｆ Ｆ ｓ〜ＦＦ、のＱ出力）を入力してデ
コーダ信号ＳＯ＋Ｓ＋を発生するデコーダ回路１４ａ２
とを具備した構成となっている。クロック選択手段１４
におけるクロック切替回路１４ｂは、デコーダ信号ＳＱ
、Ｓｌと入力端子Ｃｏ 、Ｃ＋ ＊ Ｃ２に入力する
３相りロック信号ＣＫｓ６ 、 ＣＫ（＋ １． ＣＫ
Ｓ ２とを入力して、デコーダ信号ＳＯ＋ Ｓｌにより
、３相りロック信号ＣＫＳ、 。
入力信号Ａ、を入力端子ａ、に入力し、且つ３相りｏ
ツク信号ＣＫｓ ｏ ＊ ＣＫｓ ＋ 、 ＣＫｓ ２
を入力端子ｃＱ 、ＣＩ ＋ ｃ３に入力し、エツジが
重ならないｉ＆適な位相関係を有するクロック信号を選
択するためのデコーダ信号（クロック切替信号）Ｓｏ、
Ｓ＋を発生する。このために、入力信号Ａ１を入力端子
り、、Ｄ４．Ｄ、に入力し、３相りロック信号ＣＫｓ
ｏ 、 ＣＫｓ ＋ 、 ＣＫｓ ２を夫々チエツク端
子ＣＫ３ 、 Ｃにａ 、 ＣＫ５に入力するＦＦ３〜
Ｆ Ｆ ｓと、入力信号Ａ、を入力してここではクロッ
ク信号ｄの（１／２）の遅延時間τ３だけ遅延した判定
信号ｈｐを出力する遅延線１４ａ、と、判定信号ｈｐを
チエツク端子Ｃに６． ＧＫ、 、 ＣＫＢに入力しＦ
Ｆ、〜ＦＦ５のＱ出力を夫々入力端子り、 、 Ｄ７、
Ｄ８に入力して入力端子の信号状態を一定の時間で判定
するためにＰＦ、〜ＦＦ８からなる判定回路と、判定回
路の出力（Ｆ Ｆ ｓ〜ＦＦ、のＱ出力）を入力してデ
コーダ信号ＳＯ＋Ｓ＋を発生するデコーダ回路１４ａ２
とを具備した構成となっている。クロック選択手段１４
におけるクロック切替回路１４ｂは、デコーダ信号ＳＱ
、Ｓｌと入力端子Ｃｏ 、Ｃ＋ ＊ Ｃ２に入力する
３相りロック信号ＣＫｓ６ 、 ＣＫ（＋ １． ＣＫ
Ｓ ２とを入力して、デコーダ信号ＳＯ＋ Ｓｌにより
、３相りロック信号ＣＫＳ、 。
ＣＫＳ １ ＋ Ｃ’Ｓ ２の中から入力遅延信号Ａ２
Ａの立上がりエツジの位相関係に応じて最適な１つのク
ロック信号を選択して、端数パルス発生回路５において
入力遅延信号Ａ２＾との関係においてｔｓ。
Ａの立上がりエツジの位相関係に応じて最適な１つのク
ロック信号を選択して、端数パルス発生回路５において
入力遅延信号Ａ２＾との関係においてｔｓ。
ｔｈが満足された位相関係となるような基準クロック信
号ＳＣｓ Ｔを出力するマルチプレクサから成る。
号ＳＣｓ Ｔを出力するマルチプレクサから成る。
し動作］
位相検出図＆８１４ａのＦＦ、〜ＦＦａは動作開始前に
リセットされ、その上で、Ｆ Ｆ：Ｉ 、 Ｆ Ｆａ
。
リセットされ、その上で、Ｆ Ｆ：Ｉ 、 Ｆ Ｆａ
。
ＦＦ５は、第４図（財）に示すような入力信号Ａ１を夫
々３等分された位相関係にある第４図（１）〜（ｆｉｌ
）に示すようなりロック信号ＣＫ６６ 、 ＣＫｓ ＋
、 ＣＫｓ ２の立上がりエツジ（時刻ｔ＋ ＋ ｔ
２．ｔｓ ）でラッチされる。この時、ＦＦ、の出力Ｑ
コ、ＦＦｄの出力Ｑ、、ＦＦ、の出力Ｑ５は第４図（Ｖ
） 〜（ＶＷ）に示すようなし又はＨレベルとなる。と
ころで、入力信号Ａ、の立上がりエツジとクロック信号
ＣにＳ Ｏ＊ ｃＫｓ ｌ ＋ ＣＫＳ ２の立上がり
エツジが重なる可能性があるのは第３図に示すα１〜α
３の範囲（前記第９図で示す時刻ｔ１〜ｔコにおけるｔ
ｓ＋ｔｈ）である、この時はＦＦ、〜Ｆ’Ｆ５の出力の
いずれか１ビツトは不確定となる１重ならない範囲は第
３図に示すβ１〜β３の範囲であり、この場合は＋ＪＳ
Ｏ、Ｃにｓ＋、ＣＫＳ２のいずれかが選択されるよう
になっても特に問題とならない（故にこの場合の説明は
以下省略する）、前記型なる範囲の例を時刻ｔ、におい
て第４図（１）と債）に示すところのＦＦコの出力Ｑ３
とする。この様な場合にあって、ＦＦ３の出力Ｑ３は所
定の時刻以後はしかＨのいずれかの状態出力をとる。第
４図（■１）に示すクロック周期ｄの（１／２＞の遅延
時間で、（時刻をｔ２＋ａとする）だけ遅延した判定信
号ｈｐがＦＦ、〜ＦＦ、のＣに端子の夫々Ｃに６．Ｃに
？＋Ｃに８に入力されるとこの時刻ｔ２÷ａ以前のＦ’
Ｆ３ 、ＦＦ４ 、ＦＦｓの出力Ｑコ （＝Ｈ又はＬ）
、Ｑａ （＝Ｈ）、Ｑ！ｌ （＝ｔ）が判定回路の
ＦＰ藝〜ＦＦａのＤ６〜Ｄａに導かれて入力端子の信号
状態を一定の時間で判定するために夫々ラッチされた上
でデコード回路１４ａ２に第４図（１ｘ）〜（×１）に
示すようなＱ６〜Ｑ８出力が出力される。デコード回路
１４ａ２はこの信号により選択されるべき？＆適な位相
関係（エツジが重ならない）を有するクロック信号を選
択・指示する信号５ｏｎＳ１をクロック切替回路１４ｂ
に発生する。
々３等分された位相関係にある第４図（１）〜（ｆｉｌ
）に示すようなりロック信号ＣＫ６６ 、 ＣＫｓ ＋
、 ＣＫｓ ２の立上がりエツジ（時刻ｔ＋ ＋ ｔ
２．ｔｓ ）でラッチされる。この時、ＦＦ、の出力Ｑ
コ、ＦＦｄの出力Ｑ、、ＦＦ、の出力Ｑ５は第４図（Ｖ
） 〜（ＶＷ）に示すようなし又はＨレベルとなる。と
ころで、入力信号Ａ、の立上がりエツジとクロック信号
ＣにＳ Ｏ＊ ｃＫｓ ｌ ＋ ＣＫＳ ２の立上がり
エツジが重なる可能性があるのは第３図に示すα１〜α
３の範囲（前記第９図で示す時刻ｔ１〜ｔコにおけるｔ
ｓ＋ｔｈ）である、この時はＦＦ、〜Ｆ’Ｆ５の出力の
いずれか１ビツトは不確定となる１重ならない範囲は第
３図に示すβ１〜β３の範囲であり、この場合は＋ＪＳ
Ｏ、Ｃにｓ＋、ＣＫＳ２のいずれかが選択されるよう
になっても特に問題とならない（故にこの場合の説明は
以下省略する）、前記型なる範囲の例を時刻ｔ、におい
て第４図（１）と債）に示すところのＦＦコの出力Ｑ３
とする。この様な場合にあって、ＦＦ３の出力Ｑ３は所
定の時刻以後はしかＨのいずれかの状態出力をとる。第
４図（■１）に示すクロック周期ｄの（１／２＞の遅延
時間で、（時刻をｔ２＋ａとする）だけ遅延した判定信
号ｈｐがＦＦ、〜ＦＦ、のＣに端子の夫々Ｃに６．Ｃに
？＋Ｃに８に入力されるとこの時刻ｔ２÷ａ以前のＦ’
Ｆ３ 、ＦＦ４ 、ＦＦｓの出力Ｑコ （＝Ｈ又はＬ）
、Ｑａ （＝Ｈ）、Ｑ！ｌ （＝ｔ）が判定回路の
ＦＰ藝〜ＦＦａのＤ６〜Ｄａに導かれて入力端子の信号
状態を一定の時間で判定するために夫々ラッチされた上
でデコード回路１４ａ２に第４図（１ｘ）〜（×１）に
示すようなＱ６〜Ｑ８出力が出力される。デコード回路
１４ａ２はこの信号により選択されるべき？＆適な位相
関係（エツジが重ならない）を有するクロック信号を選
択・指示する信号５ｏｎＳ１をクロック切替回路１４ｂ
に発生する。
クロ・ツク切替回路１４ｂは、デコーダ信号ＳＱ＋ＳＩ
によりクロック信号ＣＫｓ 、 、 ＣＫＳ 、 、
ｃＫｓ ２の中から端数パルス発生回路５において入力
遅延信号Ａ２Ａとの関係においてｔ８．ｔｈが満足され
た位相関係となるようなｌ＆適な１つを選択して、基準
クロック信号５ＣＳＴをマルチプレクサして出力する。
によりクロック信号ＣＫｓ 、 、 ＣＫＳ 、 、
ｃＫｓ ２の中から端数パルス発生回路５において入力
遅延信号Ａ２Ａとの関係においてｔ８．ｔｈが満足され
た位相関係となるようなｌ＆適な１つを選択して、基準
クロック信号５ＣＳＴをマルチプレクサして出力する。
この時の判定回路，デコード回路１４ａ２ 、フロック
切替回路１４ｂの関係は第５図のようになる。
切替回路１４ｂの関係は第５図のようになる。
例えば第３図及び第４図に示す上記例においては、判定
信号ｈｐがＨとなる遅延時間τ３時ｔ２÷ａ（範囲γ１
で表わす）には、ＱａはＯ又は１となり、Ｑ７は１とな
り、Ｑ８は０となる．従ってデコード回路１４ａ２にお
いてはこのＱａ〜Ｑ８の組合せを認識して、クロック切
替回路１４ｂから出力する選択されるクロック信号（基
準クロック信号ＳＣｓ ？’ ） ＣＫｓ ＋ （又
はＣＫＳ２７を選定するような内容の信号ＳＯ＋ＳＩを
出力する．同様に考えた時、判定信号ｈｐがＨとなる範
囲γ２には、ＱａはＯとなり、Ｑ７は０又は１となり、
Ｑ８は１となり、選択されるクロック信号ＣＫＳ２（又
はＣＫｓｏ）を選定するような内容の信号８０＋Ｓｔを
出力する．同様に考え、判定信号ｈＰがＨとなる範囲γ
３には、Ｑａは１となり、Ｑ７はＯとなり、Ｑａは０又
は１となり、選択されるクロック信号ＣＫｓｏ（又はＣ
Ｋｓ，）を選定するような内容の信号ｓＯ＋ ｓｌを出
力する．尚、以上は基準クロック発生回路１２からの基
準クロックＣＫ． ０を３分−した場合で述べたが、こ
れを５相，７相等に分割等にした場合（特にメリットと
なるようなことはないが）は、これ等分割に合せた組合
せに対応するように位相検出回路を組むことで同様な選
択が行える。
信号ｈｐがＨとなる遅延時間τ３時ｔ２÷ａ（範囲γ１
で表わす）には、ＱａはＯ又は１となり、Ｑ７は１とな
り、Ｑ８は０となる．従ってデコード回路１４ａ２にお
いてはこのＱａ〜Ｑ８の組合せを認識して、クロック切
替回路１４ｂから出力する選択されるクロック信号（基
準クロック信号ＳＣｓ ？’ ） ＣＫｓ ＋ （又
はＣＫＳ２７を選定するような内容の信号ＳＯ＋ＳＩを
出力する．同様に考えた時、判定信号ｈｐがＨとなる範
囲γ２には、ＱａはＯとなり、Ｑ７は０又は１となり、
Ｑ８は１となり、選択されるクロック信号ＣＫＳ２（又
はＣＫｓｏ）を選定するような内容の信号８０＋Ｓｔを
出力する．同様に考え、判定信号ｈＰがＨとなる範囲γ
３には、Ｑａは１となり、Ｑ７はＯとなり、Ｑａは０又
は１となり、選択されるクロック信号ＣＫｓｏ（又はＣ
Ｋｓ，）を選定するような内容の信号ｓＯ＋ ｓｌを出
力する．尚、以上は基準クロック発生回路１２からの基
準クロックＣＫ． ０を３分−した場合で述べたが、こ
れを５相，７相等に分割等にした場合（特にメリットと
なるようなことはないが）は、これ等分割に合せた組合
せに対応するように位相検出回路を組むことで同様な選
択が行える。
この結果、端数パルス発生回路４において、遅延線１Ａ
で基準クロックＣＫｓ ｏの周期ｄの整数倍（３・ｄ）
の遅延を有する入力遅延信号Ａ２Ａと、基準クロック信
号ＳＣＧＴとの関係から、立上がりエツジと重ならない
正しい位相関係となる．尚、遅延［１１＾の周期ｄの整
数倍の値（Ｎ）は上記の値（３）に限定されるものでは
なく、デコーダ回路。
で基準クロックＣＫｓ ｏの周期ｄの整数倍（３・ｄ）
の遅延を有する入力遅延信号Ａ２Ａと、基準クロック信
号ＳＣＧＴとの関係から、立上がりエツジと重ならない
正しい位相関係となる．尚、遅延［１１＾の周期ｄの整
数倍の値（Ｎ）は上記の値（３）に限定されるものでは
なく、デコーダ回路。
クロック切替回路（マルチプレクサ回路）等の遅延時間
を考慮して決めるようにすればよい。
を考慮して決めるようにすればよい。
〈発明の効果〉
本発明は、以上説明したように構成されているので、次
に記載するような効果を奏する。
に記載するような効果を奏する。
基準クロック信号発生装置は入力遅延信号とクロック信
号の位相に相互関係のない（エツジが重なることがなく
）常に安定な信号が発生出来るので、時間計測装置を入
力遅延信号とクロック信号の位相関係に係わる問題を特
別に配慮して設計する必要がな，くなる。
号の位相に相互関係のない（エツジが重なることがなく
）常に安定な信号が発生出来るので、時間計測装置を入
力遅延信号とクロック信号の位相関係に係わる問題を特
別に配慮して設計する必要がな，くなる。
第１図は本発明の時間計測装置の一部の具体的実施例で
あるブロック系統図、第２図は第１図の基準クロック信
号発生装置の更に具体的化した実施例を示すブロック系
統図、第３図乃至第５図は第１図及び第２図の説明に供
する図、第６図は従来の時間計測装置の要部構成を示し
たブロック系統図、第７図は第６図の端数パルス発生回
路の具体的構成を示したブロック系統図、第８図は第６
図及び第７図の動作の説明に供するタイムチャート、第
９図及び第１０図は従来の技術の間層点の説明に供する
図である。 １．２・・・遅延線、３・・・ＯＲゲート、４．５・・
・端数パルス発生回路、６．７・・・時間・電圧変換器
、８．９・・・カウンタ、１０・・・コンピュータ（Ｃ
ＰＵ）、１１・・・基準クロック信号発生装置。
あるブロック系統図、第２図は第１図の基準クロック信
号発生装置の更に具体的化した実施例を示すブロック系
統図、第３図乃至第５図は第１図及び第２図の説明に供
する図、第６図は従来の時間計測装置の要部構成を示し
たブロック系統図、第７図は第６図の端数パルス発生回
路の具体的構成を示したブロック系統図、第８図は第６
図及び第７図の動作の説明に供するタイムチャート、第
９図及び第１０図は従来の技術の間層点の説明に供する
図である。 １．２・・・遅延線、３・・・ＯＲゲート、４．５・・
・端数パルス発生回路、６．７・・・時間・電圧変換器
、８．９・・・カウンタ、１０・・・コンピュータ（Ｃ
ＰＵ）、１１・・・基準クロック信号発生装置。
Claims (1)
- 【特許請求の範囲】 複数の被測定信号の論理和をとった信号と被測定信号を
所定時間遅延させた遅延信号とクロック信号とを入力し
て端数パルス及びゲーティングクロックを出力する端数
パルス発生回路と、前記端数パルスの電圧変換した信号
と前記ゲーティングクロックの計数信号とを入力して前
記被測定信号間の時間差を演算する演算部と、を具備す
る時間計測装置において、 前記被測定信号を入力して基準クロックの周期の整数倍
とした遅延時間を付加した入力遅延信号を前記遅延信号
に代って前記端数パルス発生回路に出力する遅延手段と
、 前記基準クロックから等間隔に位相がずれたクロック信
号を複数作成する多相クロック発生回路と、該多相クロ
ック発生回路からの複数のクロック信号を入力してこれ
等複数のクロック信号の中から前記入力遅延信号の位相
に良好に対応する１つのクロック信号を検出して選択信
号を出力する位相検出回路、及び、該位相検出回路から
の選択信号に基づき前記多相クロック発生回路からの複
数のクロック信号を切替えて入力遅延信号に重ならない
基準クロック信号を前記クロック信号に代って出力する
クロック切替回路から成るクロック選択手段と、から構
成される基準クロック信号発生装置と、 を具備したことを特徴とする時間計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4776589A JP2699522B2 (ja) | 1989-02-28 | 1989-02-28 | 時間計測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4776589A JP2699522B2 (ja) | 1989-02-28 | 1989-02-28 | 時間計測装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02227697A true JPH02227697A (ja) | 1990-09-10 |
| JP2699522B2 JP2699522B2 (ja) | 1998-01-19 |
Family
ID=12784464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4776589A Expired - Lifetime JP2699522B2 (ja) | 1989-02-28 | 1989-02-28 | 時間計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699522B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020196009A1 (ja) * | 2019-03-28 | 2020-10-01 | アズビル株式会社 | 時間計測回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101565098B1 (ko) * | 2014-04-30 | 2015-11-02 | 한국항공우주연구원 | 신호 입력시간 측정 장치 |
-
1989
- 1989-02-28 JP JP4776589A patent/JP2699522B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020196009A1 (ja) * | 2019-03-28 | 2020-10-01 | アズビル株式会社 | 時間計測回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2699522B2 (ja) | 1998-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2959372B2 (ja) | クロック生成回路 | |
| JP3851113B2 (ja) | デスキュー回路を有するクロック生成器 | |
| CN115296662A (zh) | 一种多相时钟产生电路及方法 | |
| JPH04288607A (ja) | クロック信号切り換え回路 | |
| TWI239386B (en) | Apparatus and method for digital fractional phase detection and related quantizer | |
| JPH02227697A (ja) | 時間計測装置 | |
| US6950375B2 (en) | Multi-phase clock time stamping | |
| EP0511423A1 (en) | Electrical circuit for generating pulse strings | |
| JP3125556B2 (ja) | 多相クロック時間計測回路 | |
| JP2632512B2 (ja) | 半導体集積回路 | |
| KR100253181B1 (ko) | 다중 클럭신호 발생회로 | |
| JP3060970B2 (ja) | パルス幅変調回路 | |
| JP3006794B2 (ja) | 同期パルス発生回路 | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| TW567671B (en) | Method and device for generating highly accurate delay signal from multiple signal sources | |
| JP2592522B2 (ja) | Ｐｎ符号の位相変調回路 | |
| JP4515159B2 (ja) | タイミング可変装置 | |
| JP2005192164A (ja) | Ｄｌｌ回路 | |
| JPH05256913A (ja) | 半導体集積回路装置 | |
| JP2689539B2 (ja) | 分周器 | |
| JPS6350719B2 (ja) | ||
| JPH02260822A (ja) | Ｃｍｉ符号復合回路 | |
| JPS636932A (ja) | スタツフ制御回路 | |
| JPH11101855A (ja) | 半導体集積回路のテスト回路およびテスト方法と半導体装置 | |
| JPH0454726A (ja) | １／ｎ分周器回路 |