JP3006794B2 - 同期パルス発生回路 - Google Patents
同期パルス発生回路Info
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- JP3006794B2 JP3006794B2 JP1157640A JP15764089A JP3006794B2 JP 3006794 B2 JP3006794 B2 JP 3006794B2 JP 1157640 A JP1157640 A JP 1157640A JP 15764089 A JP15764089 A JP 15764089A JP 3006794 B2 JP3006794 B2 JP 3006794B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期パルス発生回路に関し、特にノイズ等に
よる幅の狭いパルスに対しては感度が鈍い同期パルス発
生回路に関する。
よる幅の狭いパルスに対しては感度が鈍い同期パルス発
生回路に関する。
従来、この種の同期パルス発生回路としては、例えば
第４図に示すような回路があった。第４図において、ラ
ッチ回路34と、２入力NOR35とで構成され、第１の入力
端子31と、第２の入力端子32と、出力端子33とを有して
いる。
第４図に示すような回路があった。第４図において、ラ
ッチ回路34と、２入力NOR35とで構成され、第１の入力
端子31と、第２の入力端子32と、出力端子33とを有して
いる。
ラッチ回路34即ちＤ型フリップ・フロップは、Ｄ型入
力が第１の入力端子31に、クロック入力が第２の入力端
子32に接続され、Ｑ出力がNOR35の一入力に接続されて
いる。
力が第１の入力端子31に、クロック入力が第２の入力端
子32に接続され、Ｑ出力がNOR35の一入力に接続されて
いる。
このラッチ回路34の例としては、第５図（ａ）あるい
は第７図に示すような回路がある。
は第７図に示すような回路がある。
第７図において、入力端子61をＤ入力、入力端子62を
Ｃ入力、インバータ64を介した信号をCB入力、出力端子
63をＱ出力とするフリップ・フロップ65がある。
Ｃ入力、インバータ64を介した信号をCB入力、出力端子
63をＱ出力とするフリップ・フロップ65がある。
第５図（ａ）において、Ｄ入力、Ｃ入力、CB入力Ｑ出
力を有するフリップ・フロップ41が示されており、その
具体的回路は、第５図（ｂ）に示すように、入力端子4
2,43,44をそれぞれＤ入力,C入力,CB入力とし、出力端子
45をＱ出力とし、インバータ48,49,50,P,NチャネルMOS
トランジスタ46,47を有している。
力を有するフリップ・フロップ41が示されており、その
具体的回路は、第５図（ｂ）に示すように、入力端子4
2,43,44をそれぞれＤ入力,C入力,CB入力とし、出力端子
45をＱ出力とし、インバータ48,49,50,P,NチャネルMOS
トランジスタ46,47を有している。
次に第４図に示した回路の動作については、第10図
（ａ）に示す如く、例えば第１の入力端子31には周期の
長い信号（以降フレームパルスと呼ぶ）を入力し、第２
の入力端子32には周期の短い信号（以降クロックパルス
と呼ぶ）を入力することにより、出力端子33にはフレー
ムパルスとクロックパルスとに同期した出力信号を得る
ことができる。
（ａ）に示す如く、例えば第１の入力端子31には周期の
長い信号（以降フレームパルスと呼ぶ）を入力し、第２
の入力端子32には周期の短い信号（以降クロックパルス
と呼ぶ）を入力することにより、出力端子33にはフレー
ムパルスとクロックパルスとに同期した出力信号を得る
ことができる。
また、第10図（ｂ）に示す如く、第１の入力端子31に
ノイズ等で発生した狭いパルス幅が入力されると、出力
端子33には入力端子31と同等なパルス波形が出力され
る。
ノイズ等で発生した狭いパルス幅が入力されると、出力
端子33には入力端子31と同等なパルス波形が出力され
る。
前述した従来の同期パルス発生回路は、ノイズ等で発
生した狭いパルス幅にも同期して、狭いパルス幅と同等
の出力を発生させ、内部回路を誤動作させるという欠点
があった。
生した狭いパルス幅にも同期して、狭いパルス幅と同等
の出力を発生させ、内部回路を誤動作させるという欠点
があった。
本発明の目的は、充分に広いフレームパルス幅をもっ
た入力信号には同期して、同期信号を出力することがで
き、ノイズ等の狭いパルス幅には同期信号を検出しない
ようにした同期パルス発生回路を提供することにある。
た入力信号には同期して、同期信号を出力することがで
き、ノイズ等の狭いパルス幅には同期信号を検出しない
ようにした同期パルス発生回路を提供することにある。
本発明の構成は、入力信号とクロック信号に同期した
同期パルス信号を出力する同期パルス発生回路におい
て、前記クロック信号の立ち上がり（立ち下がり）に同
期して前記入力信号をラッチして出力する第１のラッチ
回路と、前記第１のラッチ回路の出力を前記クロック信
号の立ち上がり（立ち下がり）に同期して１クロック遅
らせて出力する第２のラッチ回路と、前記第１のラッチ
回路の出力と前記第２のラッチ回路の出力とを入力し、
前記入力信号が前記クロック信号２周期以上のパルス幅
であるときは前記クロック信号に同期した同期パルス信
号を出力し、前記入力信号が前記クロック信号１周期以
下のパルス幅であるときはパルス信号を出力しない論理
回路とを備える。
同期パルス信号を出力する同期パルス発生回路におい
て、前記クロック信号の立ち上がり（立ち下がり）に同
期して前記入力信号をラッチして出力する第１のラッチ
回路と、前記第１のラッチ回路の出力を前記クロック信
号の立ち上がり（立ち下がり）に同期して１クロック遅
らせて出力する第２のラッチ回路と、前記第１のラッチ
回路の出力と前記第２のラッチ回路の出力とを入力し、
前記入力信号が前記クロック信号２周期以上のパルス幅
であるときは前記クロック信号に同期した同期パルス信
号を出力し、前記入力信号が前記クロック信号１周期以
下のパルス幅であるときはパルス信号を出力しない論理
回路とを備える。
次に本発明について図面を参照して説明する。
第１図は本発明の同期パルス発生回路を示す回路ブロ
ック図である。
ック図である。
第１図において、本発明の構成は、２つの入力信号に
より同期を検出する同期パルス回路において、第１の入
力端子１の信号と第２の入力端子２の信号とを第１のラ
ッチ回路５に入力し、第１のラッチ回路５の出力信号と
第２の入力端子２の信号とを第２のラッチ回路６に入力
し、第２のラッチ回路６の出力信号と前記第１のラッチ
回路５の出力信号と第２の入力端子２の信号とを論理回
路７に入力し、論理回路７の第１の出力と第２の出力と
を第1,第２の出力端子3,4の信号としている。
より同期を検出する同期パルス回路において、第１の入
力端子１の信号と第２の入力端子２の信号とを第１のラ
ッチ回路５に入力し、第１のラッチ回路５の出力信号と
第２の入力端子２の信号とを第２のラッチ回路６に入力
し、第２のラッチ回路６の出力信号と前記第１のラッチ
回路５の出力信号と第２の入力端子２の信号とを論理回
路７に入力し、論理回路７の第１の出力と第２の出力と
を第1,第２の出力端子3,4の信号としている。
第２図は本発明の第１の実施例の同期パルス発生回路
を示す回路図である。第２図において、ラッチ回路15の
データ（Ｄ）入力を入力端子11に接続し、クロック
（Ｃ）入力を入力端子12にそれぞれ接続し、２入力NOR1
6の２つの入力をラッチ回路15の第１の出力Q1と第３の
出力Q3に接続し、２入力AND17の一方の入力に２入力NOR
16の出力を接続し、他方の入力には入力端子12を接続
し、２入力NOR16の出力を出力端子13、２入力AND17の出
力を出力端子14にそれぞれ接続している。
を示す回路図である。第２図において、ラッチ回路15の
データ（Ｄ）入力を入力端子11に接続し、クロック
（Ｃ）入力を入力端子12にそれぞれ接続し、２入力NOR1
6の２つの入力をラッチ回路15の第１の出力Q1と第３の
出力Q3に接続し、２入力AND17の一方の入力に２入力NOR
16の出力を接続し、他方の入力には入力端子12を接続
し、２入力NOR16の出力を出力端子13、２入力AND17の出
力を出力端子14にそれぞれ接続している。
ここで、ラッチ回路15については、例えば第５図
（ｂ）と第６図で示されるような回路で構成されてい
る。
（ｂ）と第６図で示されるような回路で構成されてい
る。
即ち、ラッチ回路15は、第６図の回路ブロック構成と
なり、第６図のフリップフロップ57,58,59は、第５図
（ｂ）の回路構成となる。フリップ・フロップ57,58,59
は３段縦続接続されており、入力端子51をＤ入力、入力
端子52をＣ入力、出力端子55をQ3出力、端子53をQ1出
力、端子54をQ2出力としており、インバータ56を介した
信号をCB入力としている。
なり、第６図のフリップフロップ57,58,59は、第５図
（ｂ）の回路構成となる。フリップ・フロップ57,58,59
は３段縦続接続されており、入力端子51をＤ入力、入力
端子52をＣ入力、出力端子55をQ3出力、端子53をQ1出
力、端子54をQ2出力としており、インバータ56を介した
信号をCB入力としている。
次に動作について第８図（ａ）、第８図（ｂ）を用い
て説明する。
て説明する。
まず第８図（ａ）において、従来例と同様に、第２図
の第１の入力端子11にはフレームパルスを入力し、第２
の入力端子12にはクロック（Ｃ）パルスを入力する。こ
こで、フレームパルスのロウレベルの幅は２クロック分
とする。このフレームパルスがラッチ回路15を介して、
Q1出力とQ3出力を発生し、２入力NOR16と２入力AND17に
よりフレームパルスとクロックパルスに同期した出力信
号を得ることができる。
の第１の入力端子11にはフレームパルスを入力し、第２
の入力端子12にはクロック（Ｃ）パルスを入力する。こ
こで、フレームパルスのロウレベルの幅は２クロック分
とする。このフレームパルスがラッチ回路15を介して、
Q1出力とQ3出力を発生し、２入力NOR16と２入力AND17に
よりフレームパルスとクロックパルスに同期した出力信
号を得ることができる。
また、第８図（ｂ）において、第８図（ａ）と同様に
フレームパルスとクロックパルスを入力する。ここで、
フレームパルスのロウレベルの幅は１クロック分とす
る。このフレームパルスがラッチ回路15を介して、Q1出
力とQ3出力を発生するが、２入力NOR16とAND17の出力
は、ロウレベルのままで変化しない。
フレームパルスとクロックパルスを入力する。ここで、
フレームパルスのロウレベルの幅は１クロック分とす
る。このフレームパルスがラッチ回路15を介して、Q1出
力とQ3出力を発生するが、２入力NOR16とAND17の出力
は、ロウレベルのままで変化しない。
このようにして、出力端子13,14には、フレームパル
スとクロックパルスに同期したパルスを検出できる。し
かもフレームパルスの幅が１クロック分以下の場合は同
期を検出するパルスが発生しないため、ノイズ等の狭い
パルス幅をもつ波形は検出されない。
スとクロックパルスに同期したパルスを検出できる。し
かもフレームパルスの幅が１クロック分以下の場合は同
期を検出するパルスが発生しないため、ノイズ等の狭い
パルス幅をもつ波形は検出されない。
次に本発明の第２の実施例の同期パルス発生回路につ
いて説明する。
いて説明する。
第３図は本発明の第２の実施例の同期パルス発生回路
を示す回路図である。第３図において、ラッチ回路25の
データ入力を入力端子21に接続し、クロック入力を入力
端子22に接続し、２入力NAND26の２つの入力をラッチ回
路25の第１の出力Q1と第３の出力Q3とにそれぞれ接続
し、インバータ28の入力を入力端子22に接続し、２入力
OR27の一方の入力に２入力NAND26の出力を接続し、他方
の入力にはインバータ28の出力を接続し、２入力NAND26
の出力を出力端子23、２入力OR27の出力を出力端子24に
それぞれ接続している。
を示す回路図である。第３図において、ラッチ回路25の
データ入力を入力端子21に接続し、クロック入力を入力
端子22に接続し、２入力NAND26の２つの入力をラッチ回
路25の第１の出力Q1と第３の出力Q3とにそれぞれ接続
し、インバータ28の入力を入力端子22に接続し、２入力
OR27の一方の入力に２入力NAND26の出力を接続し、他方
の入力にはインバータ28の出力を接続し、２入力NAND26
の出力を出力端子23、２入力OR27の出力を出力端子24に
それぞれ接続している。
ここで、ラッチ回路25は例えば第５図（ｂ）と第６図
とに示されるような回路で構成されている。
とに示されるような回路で構成されている。
次に動作について第９図（ａ）、第９図（ｂ）を用い
て説明する。まず、第９図（ａ）において、第１の実施
例と同様に、第１の入力端子21にはフレームパルスを入
力し、第２の入力端子22にはクロックパルスを入力す
る。ここで、フレームパルスのハイレベルの幅は２クロ
ック分とする。このフレームパルスがラッチ回路25を介
して、Q1出力とQ3出力を発生し、２入力NAND26と２入力
OR27及びインバータ28により、フレームパルスとクロッ
クパルスに同期した出力信号を得ることができる。
て説明する。まず、第９図（ａ）において、第１の実施
例と同様に、第１の入力端子21にはフレームパルスを入
力し、第２の入力端子22にはクロックパルスを入力す
る。ここで、フレームパルスのハイレベルの幅は２クロ
ック分とする。このフレームパルスがラッチ回路25を介
して、Q1出力とQ3出力を発生し、２入力NAND26と２入力
OR27及びインバータ28により、フレームパルスとクロッ
クパルスに同期した出力信号を得ることができる。
また、第９図（ｂ）において、第９図（ａ）と同様
に、フレームパルスとクロックパルスを入力する。ここ
で、フレームパルスのハイレベルの幅は１クロック分と
する。このフレームパルスがラッチ回路25を介して、Q1
出力とQ3出力を発生するが、２入力NAND26と２入力OR27
の出力は、ハイレベルのままで変化しない。
に、フレームパルスとクロックパルスを入力する。ここ
で、フレームパルスのハイレベルの幅は１クロック分と
する。このフレームパルスがラッチ回路25を介して、Q1
出力とQ3出力を発生するが、２入力NAND26と２入力OR27
の出力は、ハイレベルのままで変化しない。
このようにして、出力端子23と24にはフレームパルス
とクロックパルスに同期したパルスを検出することがで
きる。しかも、フレームパルスの幅が１クロック分以下
の場合は同期を検出するパルスが発生しないため、ノイ
ズ等の狭いパルス幅をもつ波形は検出されない。
とクロックパルスに同期したパルスを検出することがで
きる。しかも、フレームパルスの幅が１クロック分以下
の場合は同期を検出するパルスが発生しないため、ノイ
ズ等の狭いパルス幅をもつ波形は検出されない。
以上説明したように、本発明は、充分に広いフレーム
パルス幅をもった入力信号にのみ同期して同期信号を検
出することができ、ノイズ等の狭いパルス幅には同期信
号を検出しないという効果がある。
パルス幅をもった入力信号にのみ同期して同期信号を検
出することができ、ノイズ等の狭いパルス幅には同期信
号を検出しないという効果がある。
第１図は本発明の同期パルス発生回路を示すブロック
図、第２図は本発明の第１の実施例を示す回路図、第３
図は本発明の第２の実施例を示す回路図、第４図は従来
の同期パルス発生回路を示す回路図、第５図（ａ）、第
５図（ｂ）はいずれもラッチ回路を示す回路ブロック
図、第６図はラッチ回路を縦続に接続した複合ラッチ回
路を示す回路図、第７図はクロック入力を考慮したラッ
チ回路を示す回路図、第８図（ａ）、第８図（ｂ）は本
発明の第１の実施例の回路の動作をそれぞれ示す波形
図、第９図（ａ）、第９図（ｂ）は本発明の第２の実施
例の回路の動作をそれぞれ示す波形図、第10図（ａ）、
第10図（ｂ）は従来例の動作をそれぞれ示す波形図であ
る。 1,2,11,12,21,22,31,32,42,43,44,51,52,61,62……入力
端子、3,4,13,14,23,24,33,45,55,63……出力端子、5,
6,34……ラッチ回路、７……論理回路、15,25,41,57,5
8,59,65……フリップ・フロップ、28,48,49,50,56,64…
…インバータ、17……２入力AND、26……２入力NAND、2
7……２入力OR、16,35……２入力NOR、46,47……MOSト
ランジスタ。
図、第２図は本発明の第１の実施例を示す回路図、第３
図は本発明の第２の実施例を示す回路図、第４図は従来
の同期パルス発生回路を示す回路図、第５図（ａ）、第
５図（ｂ）はいずれもラッチ回路を示す回路ブロック
図、第６図はラッチ回路を縦続に接続した複合ラッチ回
路を示す回路図、第７図はクロック入力を考慮したラッ
チ回路を示す回路図、第８図（ａ）、第８図（ｂ）は本
発明の第１の実施例の回路の動作をそれぞれ示す波形
図、第９図（ａ）、第９図（ｂ）は本発明の第２の実施
例の回路の動作をそれぞれ示す波形図、第10図（ａ）、
第10図（ｂ）は従来例の動作をそれぞれ示す波形図であ
る。 1,2,11,12,21,22,31,32,42,43,44,51,52,61,62……入力
端子、3,4,13,14,23,24,33,45,55,63……出力端子、5,
6,34……ラッチ回路、７……論理回路、15,25,41,57,5
8,59,65……フリップ・フロップ、28,48,49,50,56,64…
…インバータ、17……２入力AND、26……２入力NAND、2
7……２入力OR、16,35……２入力NOR、46,47……MOSト
ランジスタ。
Claims (3)
- 【請求項１】入力信号とクロック信号に同期した同期パ
ルス信号を出力する同期パルス発生回路において、 前記クロック信号の立ち上がり（立ち下がり）に同期し
て前記入力信号をラッチして出力する第１のラッチ回路
と、 前記第１のラッチ回路の出力を前記クロック信号の立ち
上がり（立ち下がり）に同期して１クロック遅らせて出
力する第２のラッチ回路と、 前記第１のラッチ回路の出力と前記第２のラッチ回路の
出力とを入力し、前記入力信号が前記クロック信号２周
期以上のパルス幅であるときは前記クロック信号に同期
した同期パルス信号を出力し、前記入力信号が前記クロ
ック信号１周期以下のパルス幅であるときはパルス信号
を出力しない論理回路とを備える同期パルス発生回路。 - 【請求項２】前記論理回路は、前記第１のラッチ回路の
出力と前記第２のラッチ回路の出力とを入力するNOR回
路と、 前記NOR回路の出力と前記クロック信号を入力とするAND
回路とを備え、前記NOR回路と前記AND回路の各出力端か
らそれぞれ前記同期パルス信号を出力する請求項１記載
の同期パルス発生回路。 - 【請求項３】前記論理回路は、前記第１のラッチ回路の
出力と前記第２のラッチ回路の出力とを入力するNAND回
路と、 前記NAND回路の出力と前記クロック信号の反転信号を入
力とするOR回路とを備え、前記NAND回路と前記OR回路の
各出力端からそれぞれ前記同期パルス信号を出力する請
求項１記載の同期パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157640A JP3006794B2 (ja) | 1989-06-19 | 1989-06-19 | 同期パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157640A JP3006794B2 (ja) | 1989-06-19 | 1989-06-19 | 同期パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322610A JPH0322610A (ja) | 1991-01-31 |
| JP3006794B2 true JP3006794B2 (ja) | 2000-02-07 |
Family
ID=15654144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157640A Expired - Lifetime JP3006794B2 (ja) | 1989-06-19 | 1989-06-19 | 同期パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006794B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774003A (en) * | 1996-10-09 | 1998-06-30 | National Semiconductor Corporation | Flip-flop cell having clock skew protection |
-
1989
- 1989-06-19 JP JP1157640A patent/JP3006794B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322610A (ja) | 1991-01-31 |
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