JP2977955B2 - サンプリング回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルデータ伝送
システムでの伝送データをサンプリングするサンプリン
グ回路に関する。

【０００２】

【従来の技術】ディジタルデータを伝送するシステムの
１つとして、伝送路を介して接続した主装置と従装置と
から構成されるものがある。 また、この種のシステム
では、主装置が伝送路を通じて従装置に伝送クロックを
出力すると、従装置はその入力された伝送クロックを用
いて伝送データを出力し、更に主装置は上記伝送データ
を伝送路を通じて入力しつつそのサンプリングを行うよ
うに構成されるものがある。

【０００３】この種のシステムにおける伝送データのサ
ンプリングは、通常、伝送クロックのＮ倍の周波数でな
され、Ｎ倍の周波数で動作するカウンタの出力でその入
力伝送データの安定点を抽出し、更にその抽出データを
伝送クロックでサンプリングすることにより実現され
る。 図３は、この種の従来システムに用いられるサン
プリング回路の回路図を示したものであり、Ｄ型Ｆ／Ｆ
（フリップフロップ）１０〜１７、ＥＸ- ＯＲ回路２
０, ２２, ２４、ＮＯＲ回路２１, ２３から構成されて
いる。

【０００４】図３に示したサンプリング回路は、特に、
４倍の周波数のサンプリングを４倍の周波数クロックで
実施し、伝送クロックはその４倍の周波数を１／４分周
して生成するものである。 上述した回路要素のうち、
Ｄ型Ｆ／Ｆ１０〜１３は入力伝送データＳ1 を各周波数
すなわち４倍周波数クロックＳ2、サンプリングクロッ
クＳ38、伝送クロックＳ3 でサンプリングする回路を構
成している。 また、Ｄ型Ｆ／Ｆ１４、１５は入力伝送
データＳ1 に位相を一致させたサンプリングクロックＳ
38を生成する回路を構成している。 更に、Ｄ型Ｆ／Ｆ
１６、１７は入力伝送データＳ1 の４倍の周波数クロッ
クＳ2 を１／４分周することにより伝送クロックＳ3 を
生成する回路を構成している。

【０００５】このサンプリング回路の動作は、図４に示
すタイムチャートに従って実施される。 一般に、伝送
路を通じて通信する際、伝送されるデータはジッタ成分
を持っている。 従来のサンプリング回路では、そのジ
ッタ成分がポイントａ、ポイントｂの様な差異になって
伝送データＳ1 に現れた場合（図４参照）、４倍周波数
クロックＳ2 によって上記伝送データＳ1 はポイントａ
では変化後のＬがサンプリングされ、ポイントｂでは変
化点が変動して変化前のＬがサンプリングされる。 こ
の時、４倍周波数サンプリング用のＤ型Ｆ／Ｆ１０、１
１の出力はそれぞれＳ4 、Ｓ5 となり、これら両者の排
他的論理和であるリセットパルスＳ6 はその分だけ伝送
クロックＳ3 と周波数がずれたものとなる。

【０００６】このリセットパルスＳ6 は４倍周波数クロ
ックＳ2 で動作するカウンタすなわちＤ型Ｆ／Ｆ１４の
カウンタ動作をリセットするために用いられるが、上述
のずれを伴ったことによってそのリセットタイミングが
４倍周波数クロックＳ2 の１クロック分だけ遅れること
になる。 その影響はＤ型Ｆ／Ｆ１４の出力Ｓ37、更に
はＤ型Ｆ／Ｆ１５の出力であるサンプリングクロックＳ
38に対してもタイミングのずれとなって現れる。 従
来、このサンプリングクロックＳ38のずれに伴ってＤ型
Ｆ／Ｆ１２の出力がＳ39の様になり、伝送クロックＳ3
によるその出力Ｓ39のサンプリング結果であるＤ型Ｆ／
Ｆ１３の出力すなわちサンプリングデータＳ40は入力伝
送データＳ1 とは異なってしまうことになった。

【０００７】

【発明が解決しようとする課題】この様に上記従来のサ
ンプリング回路は、伝送データに含まれるジッタ成分に
よりサンプリングクロックがずれてしまい、安定したサ
ンプリングデータを得ることができないという問題点が
あった。

【０００８】本発明は上記問題点を除去し、伝送データ
に含まれるジッタ成分に起因したサンプリングクロック
のずれを防止し、常に安定したサンプリングデータを得
ることのできるサンプリング回路を提供することを目的
とする。

【０００９】

【課題を解決するための手段】本発明は、従装置との間
でデータ伝送を行う主装置に実装され、該主装置から送
出した伝送クロックを用いて前記従装置が送出する伝送
データを入力して該入力伝送データのサンプリングを行
うサンプリング回路において、前記入力伝送データを前
記伝送クロックの４倍の周波数でサンプリングする第１
のサンプリング手段と、前記伝送クロックの４倍の周波
数を１／４に分周し、前記入力伝送データと位相が一致
するサンプリングクロックを生成する２ビットのバイナ
リカウンタと、前記第１のサンプリング手段によるサン
プリングデータを前記サンプリングクロックによりサン
プリングする第２のサンプリング手段と、前記第２のサ
ンプリング手段によるサンプリングデータを前記伝送ク
ロックでサンプリングし、前記入力伝送データのサンプ
リングデータとして出力する第３のサンプリング手段
と、前記第１のサンプリング手段による連続した２つの
サンプリングデータの排他的論理和によりリセットパル
スを生成し、該リセットパルスにより、前記バイナリカ
ウンタの上位１ビットのみをリセットするリセット手段
とを具備することを特徴とする。

【００１０】

【作用】本発明は、伝送クロックの４倍の周波数を１／
４に分周し、入力伝送データと位相が一致するサンプリ
ングクロックを生成する２ビットのバイナリカウンタを
有し、第１のサンプリング手段によって前記入力伝送デ
ータを前記伝送クロックの４倍の周波数でサンプリング
し、次いで、第２のサンプリング手段によって前記第１
のサンプリング手段によるサンプリングデータを前記サ
ンプリングクロックによりサンプリングし、更に、第３
のサンプリング手段によって前記第２のサンプリング手
段によるサンプリングデータを前記伝送クロックでサン
プリングし、前記入力伝送データのサンプリングデータ
として出力するサンプリング回路であって、前記第１の
サンプリング手段による連続した２つのサンプリングデ
ータの排他的論理和によりリセットパルスを生成し、該
リセットパルスにより、前記バイナリカウンタの上位１
ビットのみをリセットする構成を有するものである。

【００１１】本発明では、伝送クロックの４倍の周波数
を１／４に分周する２ビットのバイナリカウンタの上位
１ビットのみをリセットするようにしたため、このバイ
ナリカウンタのリセットに用いるリセットパルスが伝送
データに含まれるジッタ成分の影響で遅延した場合に
も、当該遅延の影響のないつまり入力伝送データに対す
る位相のずれがないサンプリングクロックを生成するこ
とができ、該サンプリングクロックを用いて常に安定し
たサンプリングデータを得ることができる。

【００１２】

【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。 図１は本発明に係るサンプリング回
路の一実施例を示す回路図である。 この本発明回路に
おいて、図３に示した回路の各部と同一の働きをなすも
のには同一の符号を付している。

【００１３】図１から明かであるように、本発明回路は
従来回路（図３参照）からＮＯＲ回路２１を削除した構
成を有している。従来回路において、ＮＯＲ回路２１は
Ｓ4とＳ5の排他的論理和出力（４倍の周波数でサンプリ
ングした連続する２つのデータが異なる時に出力され
る）すなわちリセットパルスＳ6に基づきＤ型Ｆ／Ｆ１
４をリセットするための働きをなしていた。 従って、
従来回路は、伝送データＳ1に含まれるジッタ成分によ
ってリセットパルスＳ6がずれた場合にＤ型Ｆ／Ｆ１４
のリセットが遅れ、その影響でサンプリングクロックＳ
38がずれを生じるために、安定したサンプリングデータ
Ｓ40を得ることができなかった。

【００１４】本発明回路ではＤ型Ｆ／Ｆ１４に対する従
来回路でのようなリセット経路を絶つことで、Ｓ8 が
“Ｌ”、Ｓ7 が“Ｈ”の時にリセットしないという不感
帯を設けたものである。

【００１５】この本発明回路の構成に着目し、以下に、
その動作を図２のタイムチャートを参照して説明する。

【００１６】ここで、本発明回路に入力する伝送データ
Ｓ1 がジッタ成分を含んでいるものとする。 このジッ
タ成分がポイントａ、ポイントｂの様な差異になって伝
送データＳ1 に現れた場合（図２参照）、４倍周波数ク
ロックＳ2 によって上記伝送データＳ1 はポイントａで
は変化後のＬがサンプリングされ、ポイントｂでは変化
点が変動して変化前のＬがサンプリングされる。

【００１７】この時、４倍周波数サンプリング用のＤ型
Ｆ／Ｆ１０、１１の出力はそれぞれＳ4 、Ｓ5 のように
なり、リセットパルスＳ6 はその分だけ伝送クロックと
周波数がずれてしまう。

【００１８】従来回路では、そのリセットパルスＳ6 を
４倍周波数クロックＳ2 で動作するカウンタすなわちＤ
型Ｆ／Ｆ１４のカウンタ動作をリセットするために用い
ていたため、上述のずれに伴ってリセットが遅れること
でサンプリングクロックがずれることになった。 しか
しながら、本発明回路では上述の如くのずれを伴ったリ
セットパルスＳ6 はＮＯＲ回路２３に直接入力する。
従って、Ｄ型Ｆ／Ｆ１４はリセットパルスＳ6 のずれに
よる影響を受けること無く、４倍周波数クロックＳ2 の
みに依存した正確な繰り返し周期の出力Ｓ7 を発生す
る。

【００１９】この出力Ｓ7 は、また、ＥＸ- ＯＲ回路２
２、ＮＯＲ回路２３を経てＤ型Ｆ／Ｆ１５にずれのない
サンプリングクロックＳ8 の発生をもたらす。

【００２０】このように本発明回路ではジッタ成分によ
りずれたリセットパルスＳ6 が上述した不感帯により吸
収され、サンプリングクロックＳ8 は上記リセットパル
スＳ6 のずれの影響を受けることなく正確なタイミング
でＤ型Ｆ／Ｆ１２に入力する。 従って、Ｄ型Ｆ／Ｆ１
２からは伝送クロックＳ3 と同じ周波数の出力Ｓ9 が出
力され、これによって、その出力Ｓ9 を伝送クロックＳ
3 でサンプリングするＤ型Ｆ／Ｆ１３からは常に安定な
サンプリングデータＳ10を得ることができる。

【００２１】

【発明の効果】以上説明したように、本発明は、伝送ク
ロックの４倍の周波数を１／４に分周し、入力伝送デー
タと位相が一致するサンプリングクロックを生成する２
ビットのバイナリカウンタに対し、該バイナリカウンタ
の上位１ビットのみをリセットするリセット手段を設け
たため、伝送データに含まれるジッタ成分の影響でリセ
ットパルスが遅延した場合にも、上記バイナリカウンタ
によって当該遅延の影響のない安定したサンプリングク
ロックを生成でき、該サンプリングクロックを用いて常
に安定したサンプリングデータを得ることができる。

【図面の簡単な説明】

【図１】本発明に係るサンプリング回路の一実施例を示
す回路図。

【図２】本発明のサンプリング回路における各動作信号
のタイムチャート。

【図３】この種の従来のサンプリング回路の構成を示す
回路図。

【図４】従来のサンプリング回路の各動作信号のタイム
チャート。

【符号の説明】

１０〜１７ Ｄ型Ｆ／Ｆ（フリップフロップ） ２０, ２２, ２４ ＥＸ- ＯＲ回路 ２３ ＮＯＲ回路 Ｓ1 入力伝送データ Ｓ2 伝送クロックの４倍周波数クロック Ｓ3 伝送クロック Ｓ4 １０のＱ出力 Ｓ5 １１のＱ出力 Ｓ6 Ｓ4 とＳ5 の排他的論理和出力（リセットパル
ス） Ｓ7 １４のＱ出力 Ｓ8 １５のＱ出力（サンプリングクロック） Ｓ9 １２のＱ出力 Ｓ10 １３のＱ出力（サンプリングデータ）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 従装置との間でデータ伝送を行う主装置
   に実装され、該主装置から送出した伝送クロックを用い
   て前記従装置が送出する伝送データを入力して該入力伝
   送データのサンプリングを行うサンプリング回路におい
   て、 前記入力伝送データを前記伝送クロックの４倍の周波数
   でサンプリングする第１のサンプリング手段と、 前記伝送クロックの４倍の周波数を１／４に分周し、前
   記入力伝送データと位相が一致するサンプリングクロッ
   クを生成する２ビットのバイナリカウンタと、 前記第１のサンプリング手段によるサンプリングデータ
   を前記サンプリングクロックによりサンプリングする第
   ２のサンプリング手段と、 前記第２のサンプリング手段によるサンプリングデータ
   を前記伝送クロックでサンプリングし、前記入力伝送デ
   ータのサンプリングデータとして出力する第３のサンプ
   リング手段と、 前記第１のサンプリング手段による連続した２つのサン
   プリングデータの排他的論理和によりリセットパルスを
   生成し、該リセットパルスにより、前記バイナリカウン
   タの上位１ビットのみをリセットするリセット手段とを
   具備することを特徴とするサンプリング回路。