JPH0735475Y2 - データ伝送装置 - Google Patents
データ伝送装置Info
- Publication number
- JPH0735475Y2 JPH0735475Y2 JP1989067197U JP6719789U JPH0735475Y2 JP H0735475 Y2 JPH0735475 Y2 JP H0735475Y2 JP 1989067197 U JP1989067197 U JP 1989067197U JP 6719789 U JP6719789 U JP 6719789U JP H0735475 Y2 JPH0735475 Y2 JP H0735475Y2
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- JP
- Japan
- Prior art keywords
- data
- circuit
- signal
- clock signal
- delay
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Description
【考案の詳細な説明】 産業上の利用分野 本考案は、たとえばコンピユータのデータ信号の送信を
行うことができるデータ伝送装置に関する。
行うことができるデータ伝送装置に関する。
従来の技術 位相変調を用いたデータ信号の通信システムにおいて
は、受信した信号の復調時に遅延検波を行う際に、簡易
な構成で行うことができるように、送信時にデータ信号
の差動符号化を行っている。
は、受信した信号の復調時に遅延検波を行う際に、簡易
な構成で行うことができるように、送信時にデータ信号
の差動符号化を行っている。
第４図は、差動符号化の原理を説明するためのブロック
図である。データ信号Saは、排他的論理和演算回路４の
一方入力とされ、排他的論理和演算回路４の出力信号Sc
は遅延回路５に与えられる。遅延回路５の出力信号Sbは
排他的論理和演算回路４の他方入力とされる。データ信
号Saおよび出力信号Sb,Scの各信号レベルは第１表に示
されている。
図である。データ信号Saは、排他的論理和演算回路４の
一方入力とされ、排他的論理和演算回路４の出力信号Sc
は遅延回路５に与えられる。遅延回路５の出力信号Sbは
排他的論理和演算回路４の他方入力とされる。データ信
号Saおよび出力信号Sb,Scの各信号レベルは第１表に示
されている。
第５図は従来のデータ伝送装置の構成を示すブロック図
であり、第６図は第５図示のデータ伝送装置の動作を示
すタイミングチヤートである。コンピユータ１からのデ
ータ信号はバツフア２に記憶され、クロツク発生回路３
からのクロツク信号Ｃ（第６図（１）参照）に基づいて
差動符号回路９に与えられる。バツフア２からのデータ
信号S5は、論理演算回路４の一方入力とされる。データ
信号S5は、第６図（２）に示されている。論理演算回路
４は、バツフア２からのデータ信号S5と、後述する遅延
回路５からの出力信号S6とに排他的論理和演算を行う。
であり、第６図は第５図示のデータ伝送装置の動作を示
すタイミングチヤートである。コンピユータ１からのデ
ータ信号はバツフア２に記憶され、クロツク発生回路３
からのクロツク信号Ｃ（第６図（１）参照）に基づいて
差動符号回路９に与えられる。バツフア２からのデータ
信号S5は、論理演算回路４の一方入力とされる。データ
信号S5は、第６図（２）に示されている。論理演算回路
４は、バツフア２からのデータ信号S5と、後述する遅延
回路５からの出力信号S6とに排他的論理和演算を行う。
論理演算回路４の出力信号S7は、遅延回路５およびロー
パスフイルタ７に与えられる。出力信号S7は、第６図
（４）に示されている。遅延回路５は、シフトレジスタ
によつて構成され、水晶発振器などを含んで構成される
発振回路６からのクロツク信号に基づいて、信号S7を１
ビツトのデータ伝送期間に相当する期間だけ遅延して出
力する。遅延回路５の出力信号S6は、論理演算回路４の
他方入力とされる。出力信号S6は、第６図（３）に示さ
れている。また、遅延回路５の遅延誤差によつて発生す
る信号S7のノイズ成分Ｎ（第６図（４）参照）を取り除
くためにローパスフイルタ７および波形整形回路８が設
けられている。ローパスフイルタ７および波形整形回路
８の各出力信号S8,S9は、それぞれ第６図（５），
（６）に示されている。
パスフイルタ７に与えられる。出力信号S7は、第６図
（４）に示されている。遅延回路５は、シフトレジスタ
によつて構成され、水晶発振器などを含んで構成される
発振回路６からのクロツク信号に基づいて、信号S7を１
ビツトのデータ伝送期間に相当する期間だけ遅延して出
力する。遅延回路５の出力信号S6は、論理演算回路４の
他方入力とされる。出力信号S6は、第６図（３）に示さ
れている。また、遅延回路５の遅延誤差によつて発生す
る信号S7のノイズ成分Ｎ（第６図（４）参照）を取り除
くためにローパスフイルタ７および波形整形回路８が設
けられている。ローパスフイルタ７および波形整形回路
８の各出力信号S8,S9は、それぞれ第６図（５），
（６）に示されている。
考案が解決しようとする課題 上述の差動符号回路９において、遅延回路５はシフトレ
ジスタで構成され、さらに遅延回路５を制御するための
発振回路６が必要である。データ伝送速度が512kbit/se
cのときは、発振回路６の発振周波数をたとえば36.864M
Hzとし、遅延回路５を構成するシフトレジスタの段数を
72段とする必要があり、このため部品点数が多くなり、
差動符号回路９の構成が大形化するという問題がある。
この問題を解決するためにシフトレジスタの段数を減少
させると、発振回路６の発振周波数も減少させることが
でき、発振回路６の構成も簡素化することができる。こ
れによつて部品点数を削減することができるが、遅延回
路５の精度が劣化するという問題が生じる。
ジスタで構成され、さらに遅延回路５を制御するための
発振回路６が必要である。データ伝送速度が512kbit/se
cのときは、発振回路６の発振周波数をたとえば36.864M
Hzとし、遅延回路５を構成するシフトレジスタの段数を
72段とする必要があり、このため部品点数が多くなり、
差動符号回路９の構成が大形化するという問題がある。
この問題を解決するためにシフトレジスタの段数を減少
させると、発振回路６の発振周波数も減少させることが
でき、発振回路６の構成も簡素化することができる。こ
れによつて部品点数を削減することができるが、遅延回
路５の精度が劣化するという問題が生じる。
また、バツフア２と遅延回路５との間で同期がとられて
いないため、第６図（４）に示されるノイズ成分Ｎが大
きくなり、このノイズ成分Ｎを取るために、ローパスフ
イルタ７を構成する素子の段数を多くする必要がある。
これによつて差動符号回路９の構成が大形化し、かつ複
雑化するという問題がある。
いないため、第６図（４）に示されるノイズ成分Ｎが大
きくなり、このノイズ成分Ｎを取るために、ローパスフ
イルタ７を構成する素子の段数を多くする必要がある。
これによつて差動符号回路９の構成が大形化し、かつ複
雑化するという問題がある。
本考案の目的は、上記技術的課題を解決し、構成が簡素
化され、かつ小形化されるデータ伝送装置を提供するこ
とである。
化され、かつ小形化されるデータ伝送装置を提供するこ
とである。
課題を解決するための手段 本考案は、予め定める周期のクロツク信号を発生するク
ロツク信号発生手段と、 伝送すべきデータを、前記クロツク信号に同期して出力
するデータ出力手段とを含む伝送制御手段と、 前記クロツク信号に応答し、クロツク信号入力時のデー
タを次のクロツク信号が入力されるまでの期間、保持し
て出力するデータ保持手段と、 データ出力手段からのデータとデータ保持手段からのデ
ータとに予め定める論理演算を行う論理演算手段と、 論理演算手段の出力データを予め定める期間、遅延して
データ保持手段に与える遅延手段とを含むことを特徴と
するデータ伝送装置である。
ロツク信号発生手段と、 伝送すべきデータを、前記クロツク信号に同期して出力
するデータ出力手段とを含む伝送制御手段と、 前記クロツク信号に応答し、クロツク信号入力時のデー
タを次のクロツク信号が入力されるまでの期間、保持し
て出力するデータ保持手段と、 データ出力手段からのデータとデータ保持手段からのデ
ータとに予め定める論理演算を行う論理演算手段と、 論理演算手段の出力データを予め定める期間、遅延して
データ保持手段に与える遅延手段とを含むことを特徴と
するデータ伝送装置である。
作用 本考案に従えば、伝送制御手段においてデータ出力手段
はクロツク信号発生手段からのクロツク信号に同期して
伝送すべきデータを出力する。伝送制御手段からのデー
タは、論理演算手段に与えられる。論理演算手段は、デ
ータ出力手段からのデータとデータ保持手段からのデー
タとに予め定める論理演算を行う。論理演算手段の出力
データは、遅延手段によつて予め定める期間、遅延して
データ保持手段に与えられる。データ保持手段は、前記
クロツク信号に応答し、クロツク信号入力時の遅延手段
からのデータを、次のクロツク信号が入力されるまでの
期間、保持して出力する。
はクロツク信号発生手段からのクロツク信号に同期して
伝送すべきデータを出力する。伝送制御手段からのデー
タは、論理演算手段に与えられる。論理演算手段は、デ
ータ出力手段からのデータとデータ保持手段からのデー
タとに予め定める論理演算を行う。論理演算手段の出力
データは、遅延手段によつて予め定める期間、遅延して
データ保持手段に与えられる。データ保持手段は、前記
クロツク信号に応答し、クロツク信号入力時の遅延手段
からのデータを、次のクロツク信号が入力されるまでの
期間、保持して出力する。
したがつて、論理演算手段の出力は、遅延手段とデータ
保持手段とによつて、クロツク信号の周期に相当する期
間だけ遅延されて、再度論理演算手段に与えられること
になる。これによつて、データ出力手段からのデータに
差動符号化が施される。このとき、遅延手段の遅延期間
を正確に制御しなくても、データ保持手段によつて前記
周期に相当する期間のデータの遅延を行うことができ、
遅延手段の構成を簡素化することが可能である。
保持手段とによつて、クロツク信号の周期に相当する期
間だけ遅延されて、再度論理演算手段に与えられること
になる。これによつて、データ出力手段からのデータに
差動符号化が施される。このとき、遅延手段の遅延期間
を正確に制御しなくても、データ保持手段によつて前記
周期に相当する期間のデータの遅延を行うことができ、
遅延手段の構成を簡素化することが可能である。
またデータ出力手段からのデータはクロツク信号に同期
して論理演算手段に与えられ、データ保持手段のデータ
も該クロツク信号に応答して論理演算手段に与えられる
ため、論理演算手段へのデータの入力タイミングのずれ
が生じることはなく、高精度の差動符号化を行うことが
できる。
して論理演算手段に与えられ、データ保持手段のデータ
も該クロツク信号に応答して論理演算手段に与えられる
ため、論理演算手段へのデータの入力タイミングのずれ
が生じることはなく、高精度の差動符号化を行うことが
できる。
実施例 第１図は、本考案の第１実施例であるデータ伝送装置11
のブロツク図であり、第２図はデータ伝送装置11の動作
を示すタイミングチヤートである。データ伝送装置11
は、伝送制御手段である通信制御部12と差動符号回路13
と変調器14とを含んで構成される。コンピユータ15のデ
ータは通信制御部12を介して差動符号回路13に与えら
れ、差動符号回路13において差動符号化が施されたデー
タ信号は変調器14によつて位相変調などが施された後、
図示しないアンテナなどから送出される。
のブロツク図であり、第２図はデータ伝送装置11の動作
を示すタイミングチヤートである。データ伝送装置11
は、伝送制御手段である通信制御部12と差動符号回路13
と変調器14とを含んで構成される。コンピユータ15のデ
ータは通信制御部12を介して差動符号回路13に与えら
れ、差動符号回路13において差動符号化が施されたデー
タ信号は変調器14によつて位相変調などが施された後、
図示しないアンテナなどから送出される。
通信制御部12は、データ出力手段である送信データバツ
フア16とクロツク発生回路17とで構成される。コンピユ
ータ15からのデータ信号は、一旦、送信データバツフア
16に記憶される。送信データバツフア16は、クロツク発
生回路17から出力されるクロツク信号CK（第２図（１）
参照）に応答して、第２図（２）に示されるデータ信号
S1を差動符号回路13に与える。また、クロツク発生回路
17からのクロツク信号CKは、後述するフリツプフロツプ
19にも与えられる。
フア16とクロツク発生回路17とで構成される。コンピユ
ータ15からのデータ信号は、一旦、送信データバツフア
16に記憶される。送信データバツフア16は、クロツク発
生回路17から出力されるクロツク信号CK（第２図（１）
参照）に応答して、第２図（２）に示されるデータ信号
S1を差動符号回路13に与える。また、クロツク発生回路
17からのクロツク信号CKは、後述するフリツプフロツプ
19にも与えられる。
差動符号回路13は、論理演算回路18、データ保持手段で
あるフリツプフロツプ19、遅延回路20、波形整形回路2
1,25、およびローパスフイルタ24で構成される。データ
信号S1は、論理演算回路18の一方入力とされる。論理演
算回路18は、データ信号S1と、フリツプフロツプ19から
の出力信号S2とに排他的論理和演算を行う。論理演算回
路18の出力信号S3は、遅延回路20およびローパスフイル
タ24に与えられる。出力信号S3は、第２図（４）に示さ
れている。
あるフリツプフロツプ19、遅延回路20、波形整形回路2
1,25、およびローパスフイルタ24で構成される。データ
信号S1は、論理演算回路18の一方入力とされる。論理演
算回路18は、データ信号S1と、フリツプフロツプ19から
の出力信号S2とに排他的論理和演算を行う。論理演算回
路18の出力信号S3は、遅延回路20およびローパスフイル
タ24に与えられる。出力信号S3は、第２図（４）に示さ
れている。
遅延回路20は、抵抗R1およびコンデンサC1から構成さ
れ、信号S3を一定期間、たとえば第２図（４）に示され
る期間t1だけ遅延して波形整形回路21に出力する。遅延
回路20の出力には、インバータ回路22,23から構成され
る波形整形回路21によつて波形整形が施される。波形整
形回路21からの出力信号S4は、フリツプフロツプ19のＤ
入力とされる。出力信号S4は、第２図（５）に示されて
いる。
れ、信号S3を一定期間、たとえば第２図（４）に示され
る期間t1だけ遅延して波形整形回路21に出力する。遅延
回路20の出力には、インバータ回路22,23から構成され
る波形整形回路21によつて波形整形が施される。波形整
形回路21からの出力信号S4は、フリツプフロツプ19のＤ
入力とされる。出力信号S4は、第２図（５）に示されて
いる。
フリツプフロツプ19は、クロツク信号CKが入力された時
の信号S4の信号レベルを、次のクロツク信号CKが入力さ
れるまでの期間、保持して出力する。したがつて信号S3
は遅延回路20およびフリツプフロツプ19によつて、１ビ
ツトのデータ伝送期間に相当する期間だけ遅延されるこ
とになる。フリツプフロツプ19の出力信号S2は第２図
（３）に示されている。信号S2は論理演算回路18の他方
入力とされる。このときフリツプフロツプ19の通過時間
によつて信号S2の論理演算回路18への入力タイミング
が、信号S1の入力タイミングより遅れる場合がある。こ
の遅れによつて発生する信号S3のノイズ成分をローパス
フイルタ24によつて取り除き、波形整形回路25で信号の
波形整形を行うようにしている。
の信号S4の信号レベルを、次のクロツク信号CKが入力さ
れるまでの期間、保持して出力する。したがつて信号S3
は遅延回路20およびフリツプフロツプ19によつて、１ビ
ツトのデータ伝送期間に相当する期間だけ遅延されるこ
とになる。フリツプフロツプ19の出力信号S2は第２図
（３）に示されている。信号S2は論理演算回路18の他方
入力とされる。このときフリツプフロツプ19の通過時間
によつて信号S2の論理演算回路18への入力タイミング
が、信号S1の入力タイミングより遅れる場合がある。こ
の遅れによつて発生する信号S3のノイズ成分をローパス
フイルタ24によつて取り除き、波形整形回路25で信号の
波形整形を行うようにしている。
以上のように本実施例によれば、遅延精度を劣化させる
ことなく、差動符号回路13の構成の簡素化および小形化
を実現することができる。これによつてデータ伝送装置
11の構成の簡素化および小形化が可能となる。
ことなく、差動符号回路13の構成の簡素化および小形化
を実現することができる。これによつてデータ伝送装置
11の構成の簡素化および小形化が可能となる。
遅延回路20は、インバータ回路を直列接続して構成する
ようにしてもよい。この場合、多少構成は複雑化するけ
れども、従来のように水晶発振器などを必要とせず、構
成の小形化は可能である。本実施例においては、データ
保持手段としてフリツプフロツプ19を用いたが、クロツ
ク信号CKが入力される毎に入力信号レベルをラツチし
て、次のクロツク信号CKが入力されるまでそのレベルを
保持して出力する回路、たとえばサンプルホルド回路で
あつてもよい。
ようにしてもよい。この場合、多少構成は複雑化するけ
れども、従来のように水晶発振器などを必要とせず、構
成の小形化は可能である。本実施例においては、データ
保持手段としてフリツプフロツプ19を用いたが、クロツ
ク信号CKが入力される毎に入力信号レベルをラツチし
て、次のクロツク信号CKが入力されるまでそのレベルを
保持して出力する回路、たとえばサンプルホルド回路で
あつてもよい。
第３図は、本考案の第２実施例を示すブロツク図であ
る。本実施例は前述の第１実施例と類似しているので、
同一の構成には同一の参照符号を付す。本実施例の特徴
は、波形整形回路21からの出力信号S4を変調器14に与え
るようにしたことである。この場合、遅延回路20はロー
パスフイルタとしても働きもするため、遅延誤差によつ
て発生する信号S3のノイズ成分は遅延回路20によつて取
り除かれることになる。これによつてデータ伝送装置11
の構成をさらに簡素化することができる。
る。本実施例は前述の第１実施例と類似しているので、
同一の構成には同一の参照符号を付す。本実施例の特徴
は、波形整形回路21からの出力信号S4を変調器14に与え
るようにしたことである。この場合、遅延回路20はロー
パスフイルタとしても働きもするため、遅延誤差によつ
て発生する信号S3のノイズ成分は遅延回路20によつて取
り除かれることになる。これによつてデータ伝送装置11
の構成をさらに簡素化することができる。
考案の効果 以上のように本考案によれば、データ伝送装置の構成の
簡素化および小形化を実現することができる。
簡素化および小形化を実現することができる。
第１図は本考案の第１実施例であるデータ伝送装置11の
ブロツク図、第２図はデータ伝送装置11の動作を説明す
るためのタイミングチヤート、第３図は本考案の第２実
施例を示すブロツク図、第４図は差動符号化の原理を説
明するためのブロツク図、第５図は従来のデータ伝送装
置の構成を示すブロツク図、第６図は従来のデータ伝送
装置の動作を説明するためのタイミングチヤートであ
る。 11…データ伝送装置、12…通信制御部、13…差動符号回
路、16…送信データバツフア、17…クロツク発生回路、
18…論理演算回路、19…フリツプフロツプ、20…遅延回
路
ブロツク図、第２図はデータ伝送装置11の動作を説明す
るためのタイミングチヤート、第３図は本考案の第２実
施例を示すブロツク図、第４図は差動符号化の原理を説
明するためのブロツク図、第５図は従来のデータ伝送装
置の構成を示すブロツク図、第６図は従来のデータ伝送
装置の動作を説明するためのタイミングチヤートであ
る。 11…データ伝送装置、12…通信制御部、13…差動符号回
路、16…送信データバツフア、17…クロツク発生回路、
18…論理演算回路、19…フリツプフロツプ、20…遅延回
路
Claims (1)
- 【請求項１】予め定める周期のクロツク信号を発生する
クロツク信号発生手段と、 伝送すべきデータを、前記クロツク信号に同期して出力
するデータ出力手段とを含む伝送制御手段と、 前記クロツク信号に応答し、クロツク信号入力時のデー
タを次のクロック信号が入力されるまでの期間、保持し
て出力するデータ保持手段と、 データ出力手段からのデータとデータ保持手段からのデ
ータとに予め定める論理演算を行う論理演算手段と、 論理演算手段の出力データを予め定める期間、遅延して
データ保持手段に与える遅延手段とを含むことを特徴と
するデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989067197U JPH0735475Y2 (ja) | 1989-06-07 | 1989-06-07 | データ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989067197U JPH0735475Y2 (ja) | 1989-06-07 | 1989-06-07 | データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036352U JPH036352U (ja) | 1991-01-22 |
| JPH0735475Y2 true JPH0735475Y2 (ja) | 1995-08-09 |
Family
ID=31600558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989067197U Expired - Lifetime JPH0735475Y2 (ja) | 1989-06-07 | 1989-06-07 | データ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0735475Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58701B2 (ja) * | 1975-04-09 | 1983-01-07 | 日本電気株式会社 | サドウイソウフクチヨウソウチ |
| JPH0691558B2 (ja) * | 1986-12-17 | 1994-11-14 | 株式会社日立製作所 | デイジタル信号伝送方式 |
-
1989
- 1989-06-07 JP JP1989067197U patent/JPH0735475Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036352U (ja) | 1991-01-22 |
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