JP2978603B2 - デジタル周波数発生装置間の位相制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、それぞれ独立に動作す
る複数台の位相加算型デジタル周波数発生装置に位相リ
セットパルスを入力し位相加算データを強制的に０にし
て位相リセットを行うデジタル周波数発生装置間の位相
制御回路に関する。

【０００２】

【従来の技術】図４は位相加算型デジタル周波数発生装
置のブロック構成図、図５はＤ／Ａコンバータの出力波
形図、図６は位相リセットパルスを利用した位相リセッ
トの動作を説明するための図、図７は繰り返し位相リセ
ットを行った場合の位相変化の例を示す図である。

【０００３】位相加算型デジタル周波数発生装置は、例
えばＮＭＲ（核磁気共鳴）装置において試料に高周波磁
場（ＲＦ）を照射するのに使用されているが、図４に示
すように加算データ保持器１２に位相データをラッチ
し、これに与えられた加算位相データを加算器１１でク
ロック毎に加算して加算データ保持器１２の位相データ
を更新している。ここで、加算位相データは、発生周波
数に対応して与えられるものである。そして、加算デー
タ保持器１２にラッチした位相データは、サイン関数テ
ーブルのＲＯＭ１３でサイン関数の振幅データに変換
し、図５に示すようにＤ／Ａコンバータ１４から階段状
の波形を出力している。さらに、図示しないが、Ｄ／Ａ
コンバータ１４の後段に設けられるローパスフィルタに
てサイン波形に変換している。

【０００４】また、この位相加算型デジタル周波数発生
装置では、位相リセットパルスにより加算データ保持器
１２にラッチした位相データを強制的に０に設定するこ
とにより、出力周波数の初期位相を０°に設定すること
が可能になっている。位相リセットは、図６に示すよう
に位相リセットパルスがオンの時にクロックの立ち上が
りのタイミングで行われる。以下、加算データ保持器に
「データ０を設定する」ことを「位相リセットする」と
いう。

【０００５】上記のような位相リセットを行うことによ
り、位相がリセットされた時点より任意の時間ｔを経過
した後の位相は、位相リセットを行うたびに同じにな
り、位相リセットパルスにより、時間ｔを経過した後の
位相を制御することが可能になる。

【０００６】

【発明が解決しようとする課題】しかし、上記の位相リ
セットは、１台の位相加算型デジタル周波数発生装置で
あれば特に問題はないが、２台以上複数の位相加算型デ
ジタル周波数発生装置を用い、各装置の出力周波数間の
位相関係をあるタイミングで常に一定に保ちたいという
目的で、位相リセットを同時に、各位相加算型デジタル
周波数発生装置で行った場合、必ずしも毎回各装置間で
出力周波数の位相関係を一定に保つことはできないとい
う問題がある。

【０００７】図８は２つの位相加算型デジタル周波数発
生装置間で位相リセットを繰り返し行った場合の位相関
係の例を示す図であり、以下に、この図８により位相加
算型デジタル周波数発生装置ととの２台で構成する
場合の例を説明する。

【０００８】ここで、２つの位相加算型デジタル周波数
発生装置とは、それぞれ独立の装置であり、クロッ
クも独立に動作するものである。

【０００９】まず、最初の位相リセットパルスを各装置
とに同じ時間に与えると、位相がリセットされるの
は、装置がａのクロックであり、装置がａ′のクロ
ックである。この場合、例えば、ａのクロックから時間
ｔを経過した後の装置の出力周波数の位相と装置の
出力周波数の位相関係は図示Ａのようになる。

【００１０】続いて、２つ目の位相リセットパルスを最
初と同様、各装置とに同じ時間に与えると、装置
はｂのクロックで位相がリセットされ、装置はｂ´の
クロックで位相がリセットされる。この場合、ｂのクロ
ックから最初の位相リセットパルスを与えた場合と同じ
時間ｔを経過した後の各装置との出力周波数の位相
関係は図示Ｂのようになり、図示Ａの場合と異なってく
る。

【００１１】この原因は、各装置とのクロックが同
一周波数であっても、それぞれが独立に動作し、しかも
位相リセットパルスがこれらのクロックとは非同期に入
力され、位相リセットパルスが入力されるタイミングに
よって例えば装置が装置より前のクロックでリセッ
トされたり、後のクロックでリセットされたりすること
にある。しかも、位相リセットパルスがクロックと非同
期であることは、避けがたいのが現状である。

【００１２】また、各装置との動作クロックを同一
のクロック発振器から供給したとしても、線路やデバイ
スによるタイムディレーによって、全く同じタイミング
のクロックを各装置が使用することはできない。

【００１３】このように時間のずれがあるクロックで各
装置が動作している場合、クロックに同期していない位
相リセットパルスによって位相リセットを行うと、位相
リセットパルスが入力されるタイミングによって、各装
置間で出力周波数の位相関係を常に一定に保つことがで
きないという問題が生じる。

【００１４】本発明は、上記の課題を解決するものであ
って、タイミングの異なるクロックで動作する装置をク
ロックと同期していない位相リセットパルスで位相リセ
ットしても常に各装置間で出力周波数の位相関係を常に
一定に保つことができるデジタル周波数発生装置間の位
相制御回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】そのために本発明は、そ
れぞれ独立に動作する複数台の位相加算型デジタル周波
数発生装置に位相リセットパルスを入力し位相加算デー
タを強制的に０にして位相リセットを行うデジタル周波
数発生装置間の位相制御回路であって、位相リセットパ
ルスをラッチし位相加算データを強制的に０にするため
のリセットパルスを供給する保持手段、及び他装置のリ
セットパルスを入力したとき位相リセットパルスを入力
していることを条件として保持手段のラッチを延長する
制御手段を備え、各装置間で位相リセットの順番を定め
るように構成したことを特徴とするものである。

【００１６】

【作用】本発明のデジタル周波数発生装置間の位相制御
回路では、位相リセットパルスをラッチし位相加算デー
タを強制的に０にするためのリセットパルスを供給する
保持手段、及び他装置のリセットパルスを入力したとき
位相リセットパルスを入力していることを条件として保
持手段のラッチを延長する制御手段を備え、各装置間で
位相リセットの順番を定めるので、リセットパルスを入
力する装置間で出力周波数の位相関係を一定に保つこと
ができる。

【００１７】

【実施例】以下、本発明の実施例を図面を参照しつつ説
明する。図１は本発明のデジタル周波数発生装置間の位
相制御回路の１実施例構成を示す図、図２は位相制御回
路の動作を説明するための出力波形図、図３はリセット
パルスコントローラの構成と動作を説明するための図で
あり、１は加算器、２は加算データ保持器、３はラッチ
回路、４はリセットパルスコントローラ、５はアンド回
路、６はオア回路を示す。

【００１８】図１において、装置〜は、それぞれ独
立した位相加算型デジタル周波数発生装置であり、加算
器１と加算データ保持器２による位相加算、位相制御を
行う回路部分を示したものである。位相制御を行う回路
部分は、ラッチ回路とリセットパルスコントローラ４か
らなり、位相関係では、装置に対して装置、を従
属関係に接続している。

【００１９】ラッチ回路３は、位相リセットパルスをク
ロックによりラッチする例えばＤプリップフロップであ
り、このラッチした信号を加算データ保持器２にリセッ
トパルスとして供給している。リセットパルスコントロ
ーラ４は、従属する装置、のラッチ回路３の入力側
に接続され、ａ、ｂ２つの入力端子を持ち、ｂ入力が有
効になるのは、ａ入力が入力されている場合のみとす
る、両方のオア出力をもったパルスコントローラであ
る。そして、位相リセットパルスと前段の装置のリセッ
トパルスを入力とし、ラッチ回路３のラッチパルスを生
成するものであり、例えば図３に示す構成によりラッチ
回路３のデータを前段のリセットパルスまで引き延ばす
ようにしている。

【００２０】すなわち、装置のリセットパルスコント
ローラ４のｂ入力は装置のラッチ後のリセットパルス
であり、装置のリセットパルスコントローラ４のｂ入
力は装置のラッチ後のリセットパルスである。さらに
このｂ入力が有効になるのはａ入力が入力された場合の
みである。つまり、各装置に同時に位相リセットパルス
が入力された場合のみ装置は装置の装置は装置
のリセットパルスを入力使用できるようにした回路であ
る。

【００２１】リセットパルスコントローラ４の具体的な
構成は、例えば図３（イ）に示すようにアンド回路５と
オア回路６からなり、位相リセットパルスをａからオア
回路６の一方の端子に入力し、前段の装置のリセットパ
ルスをｂからアンド回路５の一方の端子に入力してい
る。そして、オア回路６からラッチ信号をｃへ出力する
と共に、このラッチ信号をアンド回路５の他方の端子に
入力し、アンド回路５の出力をオア回路６の他方の端子
に入力している。したがって、図３（ロ）に示すように
入力ａがオンからオフになる前に一部重複して入力ｂが
オンになれば、出力ｃは、入力ａがオンしてから入力ｂ
がオフになるまで連続してオンとなるラッチ信号ｃを送
出する。

【００２２】次に、装置、装置、装置にそれぞれ
同タイミングで位相リセットパルスを入力した場合につ
いて、上記回路による位相リセット動作を図２により、
説明する。

【００２３】まず、最初の位相リセットパルスを入力す
ると、装置では位相リセットパルスがクロックでラッ
チされ、ラッチされたリセットパルスが装置の出力周
波数の位相をリセットすると同時に、装置のリセット
パルスコントローラ４のｂ入力へ入力される。この時、
装置のリセットパルスコントローラ４は、ａ入力へも
位相リセットパルスが入力されているため、ｂ入力のリ
セットパルスはａ入力の位相リセットパルスがオフにな
った以降も有効になる。したがって、この間に装置も
クロックでラッチ回路がラッチされ、ラッチされたリセ
ットパルスが装置の出力周波数の位相をリセットする
と同時に、装置のリセットパルスコントローラ４のｂ
入力へ入力されて装置の場合と同様の動作を行う。

【００２４】このように同時に各装置に位相リセットパ
ルスが入力された場合、図２に示すように装置は装置
のリセットパルスを、装置は装置のリセットパル
スを使用することにより、装置の出力周波数の位相が
リセットされた後に装置の出力周波数の位相がリセッ
トされる。同様に装置も装置の後に出力周波数の位
相がリセットされる。その結果、位相リセットの時間に
装置→→の順番がつくことになる。

【００２５】こうすることにより、位相リセットパルス
がどういうタイミングで各装置に入力されても、位相リ
セット後、任意の時間での位相関係は毎回同じ位相関係
になることを保証することができる。

【００２６】したがって、図２に示すように最初の位相
リセットパルスが装置の位相をリセットし時間ｔを経
過した後の各装置の位相関係Ａは、２番目の位相リセッ
トパルスが装置の位相をリセットし時間ｔを経過した
後の各装置の位相関係Ｂと全く同じ関係を保つことがで
きる。

【００２７】なお、本発明は、上記の実施例に限定され
るものではなく、種々の変形が可能である。例えば上記
の実施例では、リセットパルスコントローラをアンド回
路とオア回路で構成したが、前段の装置が位相リセット
された直後のクロックで後段の装置の位相リセットが行
われるように位相リセット順序回路を構成すれば、他の
回路構成を採用してもよいことはいうまでもない。ま
た、装置から、へ順番にリセットパルスを供給し
たが、装置のリセットパルスをそれぞれの装置へ並列
に供給してもよいし、或いは特定の装置のリセットパル
スを選択的に供給するように構成してもよい。

【００２８】

【発明の効果】以上に説明したように、本発明によれ
ば、複数の位相加算型デジタル周波数発生装置を同時に
位相リセットする場合、各装置に位相リセット順序回路
を付加し、各装置間で位相リセットパルスの受け渡しを
行うので、位相リセット後の任意の時間での各装置間の
出力周波数の位相関係を位相リセットするたびに一定に
保つことができる。

【図面の簡単な説明】

【図１】 本発明のデジタル周波数発生装置間の位相制
御回路の１実施例構成を示す図である。

【図２】 位相制御回路の動作を説明するための出力波
形図である。

【図３】 リセットパルスコントローラの構成と動作を
説明するための図である。

【図４】 位相加算型デジタル周波数発生装置のブロッ
ク構成図である。

【図５】 Ｄ／Ａコンバータの出力波形図である。

【図６】 位相リセットパルスを利用した位相リセット
の動作を説明するための図である。

【図７】 繰り返し位相リセットを行った場合の位相変
化の例を示す図である。

【図８】 ２つの位相加算型デジタル周波数発生装置間
で位相リセットを繰り返し行った場合の位相関係の例を
示す図である。

【符号の説明】

１…加算器、２…加算データ保持器、３…ラッチ、４…
リセットパルスコントロール回路、５はアンド回路、６
はオア回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれ独立に動作する複数台の位相加
   算型デジタル周波数発生装置に位相リセットパルスを入
   力し位相加算データを強制的に０にして位相リセットを
   行うデジタル周波数発生装置間の位相制御回路であっ
   て、位相リセットパルスをラッチし位相加算データを強
   制的に０にするためのリセットパルスを供給する保持手
   段、及び他装置のリセットパルスを入力したとき位相リ
   セットパルスを入力していることを条件として保持手段
   のラッチを延長する制御手段を備え、各装置間で位相リ
   セットの順番を定めるように構成したことを特徴とする
   デジタル周波数発生装置間の位相制御回路。