JP2665257B2 - クロック乗せ換え回路 - Google Patents
クロック乗せ換え回路Info
- Publication number
- JP2665257B2 JP2665257B2 JP1184206A JP18420689A JP2665257B2 JP 2665257 B2 JP2665257 B2 JP 2665257B2 JP 1184206 A JP1184206 A JP 1184206A JP 18420689 A JP18420689 A JP 18420689A JP 2665257 B2 JP2665257 B2 JP 2665257B2
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- Japan
- Prior art keywords
- clock
- register
- circuit
- pulse
- input
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔概要〕 第１のクロックに同期している信号を、第２のクロッ
クに同期させて取り出すクロック乗せ換え回路に関し、 第１及び第２のクロック間のタイミング調整を不要に
することを目的とし、 第１のクロックに位相同期している入力信号をロード
端子付レジスタに入力し、該第１のクロックより高周波
数の第２のクロックを該レジスタのクロック入力端子に
印加して該レジスタより該第２のクロックに位相同期し
た信号を取り出すクロック乗せ換え回路において、前記
第１のクロックを前記第２のクロックで微分し、かつ、
前記第２のクロックの周期の整数倍の期間遅延して得た
微分パルスをロードパルスとして前記レジスタのロード
端子へ印加するロードパルス発生回路を具備するよう構
成する。
クに同期させて取り出すクロック乗せ換え回路に関し、 第１及び第２のクロック間のタイミング調整を不要に
することを目的とし、 第１のクロックに位相同期している入力信号をロード
端子付レジスタに入力し、該第１のクロックより高周波
数の第２のクロックを該レジスタのクロック入力端子に
印加して該レジスタより該第２のクロックに位相同期し
た信号を取り出すクロック乗せ換え回路において、前記
第１のクロックを前記第２のクロックで微分し、かつ、
前記第２のクロックの周期の整数倍の期間遅延して得た
微分パルスをロードパルスとして前記レジスタのロード
端子へ印加するロードパルス発生回路を具備するよう構
成する。
本発明はクロック乗せ換え回路に係り、特に第１のク
ロックに同期している信号を、第２のクロックに同期さ
せて取り出すクロック乗せ換え回路に関する。
ロックに同期している信号を、第２のクロックに同期さ
せて取り出すクロック乗せ換え回路に関する。
第６図は従来のクロック乗せ換え回路の一例の回路図
を示す。同図中、11及び12は夫々互いに縦続接続された
レジスタ（Ｄ型フリップフロップ）で、レジスタ11のク
ロック入力端子には第１のクロックCLK1が入力され、レ
ジスタ12のクロック入力端子には第２のクロックCLK2が
ディレイライン13を介して入力される。
を示す。同図中、11及び12は夫々互いに縦続接続された
レジスタ（Ｄ型フリップフロップ）で、レジスタ11のク
ロック入力端子には第１のクロックCLK1が入力され、レ
ジスタ12のクロック入力端子には第２のクロックCLK2が
ディレイライン13を介して入力される。
第２のクロックCLK2は第１のクロックCLK1の周波数の
２以上の整数倍の周波数に設定されている。レジスタ11
のデータ入力端子に入力された入力信号は、第１のクロ
ックCLK1の例えば立上がりに位相同期してＱ出力端子よ
り取り出された後、レジスタ12のデータ入力端子に供給
される。これにより、レジスタ12のＱ出力端子からは第
１のクロックCLK1の立上がりに位相同期している信号
が、第２のクロックCLK2の立上がりに位相同期して取り
出される。
２以上の整数倍の周波数に設定されている。レジスタ11
のデータ入力端子に入力された入力信号は、第１のクロ
ックCLK1の例えば立上がりに位相同期してＱ出力端子よ
り取り出された後、レジスタ12のデータ入力端子に供給
される。これにより、レジスタ12のＱ出力端子からは第
１のクロックCLK1の立上がりに位相同期している信号
が、第２のクロックCLK2の立上がりに位相同期して取り
出される。
しかるに、上記の従来のクロック乗せ換え回路におい
て、第７図に示す如く第１のクロックCLK1の立上がりに
位相同期して出力されるレジスタ11の出力信号の最小遅
延時間と最大遅延時間との間、つまりデータの切り換わ
り期間に、データが確定していなければならないレジス
タ12のセットアップ時間とホールド時間とが重ならない
ようにするため、ディレイライン13により第２のクロッ
クCLK2を遅延させ、レジスタ12へは第７図に示す如きタ
イミングで入力クロックを入力しなければならず、ディ
レイライン13による遅延時間の調整が面倒である。
て、第７図に示す如く第１のクロックCLK1の立上がりに
位相同期して出力されるレジスタ11の出力信号の最小遅
延時間と最大遅延時間との間、つまりデータの切り換わ
り期間に、データが確定していなければならないレジス
タ12のセットアップ時間とホールド時間とが重ならない
ようにするため、ディレイライン13により第２のクロッ
クCLK2を遅延させ、レジスタ12へは第７図に示す如きタ
イミングで入力クロックを入力しなければならず、ディ
レイライン13による遅延時間の調整が面倒である。
また、前記データ切り換わり期間にクロックCLK2の立
上がりが位置しないようにするためには、クロックCLK2
の周期がこのデータ切り換わり期間よりも長くなければ
ならないという制約がある。
上がりが位置しないようにするためには、クロックCLK2
の周期がこのデータ切り換わり期間よりも長くなければ
ならないという制約がある。
また、ディレイライン13は回路を集積回路化した場合
は外付けとなり、更に経年変化により遅延時間の誤差が
生じる等の問題もある。
は外付けとなり、更に経年変化により遅延時間の誤差が
生じる等の問題もある。
本発明は以上の点に鑑みてなされたもので、第１及び
第２のクロック間のタイミング調整を不要にし得るクロ
ック乗せ換え回路を提供することを目的とする。
第２のクロック間のタイミング調整を不要にし得るクロ
ック乗せ換え回路を提供することを目的とする。
第１図は本発明の原理構成図を示す。同図中、15はロ
ード端子付レジスタで、第１のクロックに位相同期して
いる入力信号を、第１のクロックより高周波数の第２の
クロックに位相同期させて出力する。
ード端子付レジスタで、第１のクロックに位相同期して
いる入力信号を、第１のクロックより高周波数の第２の
クロックに位相同期させて出力する。
また、16はロードパルス発生回路で、第１のクロック
を第２のクロックで微分することにより微分パルスを生
成し、微分パルスを次の第１のクロックが供給される前
までの期間内で、かつ、第２のクロックの周期の整数倍
の期間遅延することによりロードパルスを生成し、ロー
ドパルスをレジスタ15のロード端子に印加する。
を第２のクロックで微分することにより微分パルスを生
成し、微分パルスを次の第１のクロックが供給される前
までの期間内で、かつ、第２のクロックの周期の整数倍
の期間遅延することによりロードパルスを生成し、ロー
ドパルスをレジスタ15のロード端子に印加する。
ロードパルス発生回路16からは第１のクロックの前縁
に位相同期し、かつ、第２のクロックのパルス幅を有す
る微分パルスであって、次の第１のクロックが供給され
る前までの期間内で、かつ、第２のクロックの周期の整
数倍の期間遅延されたパルスが発生される。つまり、ロ
ードパルス発生回路16は第２のクロックが所定周期分入
力された時点で微分パルスを出力するディジタル回路で
あり、その遅延時間は常に次の第１のクロックが供給さ
れる前までの期間内で、かつ、第２のクロックの周期の
整数倍（すなわち、ゼロ又は正の自然数倍）であるから
ディレイラインによる遅延時間の調整を必要としない。
に位相同期し、かつ、第２のクロックのパルス幅を有す
る微分パルスであって、次の第１のクロックが供給され
る前までの期間内で、かつ、第２のクロックの周期の整
数倍の期間遅延されたパルスが発生される。つまり、ロ
ードパルス発生回路16は第２のクロックが所定周期分入
力された時点で微分パルスを出力するディジタル回路で
あり、その遅延時間は常に次の第１のクロックが供給さ
れる前までの期間内で、かつ、第２のクロックの周期の
整数倍（すなわち、ゼロ又は正の自然数倍）であるから
ディレイラインによる遅延時間の調整を必要としない。
第２図は本発明のクロック乗せ換え回路の一実施例の
回路図を示す。同図中、第１図と同一構成部分には同一
符号を付してある。第２図において、レジスタ17のデー
タ入力端子に入力された入力信号は、ここで第１のクロ
ックCLK1の例えば立上がりでラッチされ、レジスタ17の
Ｑ出力端子より第１のクロックCLK1の立上がりに位相同
期した信号とされて取り出され、次段のレジスタ15のデ
ータ入力端子に入力される。
回路図を示す。同図中、第１図と同一構成部分には同一
符号を付してある。第２図において、レジスタ17のデー
タ入力端子に入力された入力信号は、ここで第１のクロ
ックCLK1の例えば立上がりでラッチされ、レジスタ17の
Ｑ出力端子より第１のクロックCLK1の立上がりに位相同
期した信号とされて取り出され、次段のレジスタ15のデ
ータ入力端子に入力される。
一方、前記第１のクロックCLK1は第２のクロックCLK2
と共に微分回路18に供給される。ここで、第２のクロッ
クCLK2は第３図に示すように、第１のクロックCLK1より
も高周波数に設定されている。微分回路18は後述のタイ
ミング調整回路19と共に前記したロードパルス発生回路
16を構成しており、例えば第４図に示す如きディジタル
回路構成とされている。
と共に微分回路18に供給される。ここで、第２のクロッ
クCLK2は第３図に示すように、第１のクロックCLK1より
も高周波数に設定されている。微分回路18は後述のタイ
ミング調整回路19と共に前記したロードパルス発生回路
16を構成しており、例えば第４図に示す如きディジタル
回路構成とされている。
第４図において、微分回路18は互いに縦続接続された
レジスタ（Ｄ型フリップフロップ）21及び22と、レジス
タ21のQ1出力パルスとレジスタ22の２出力パルスとが
入力されるAND回路23とより構成されている。
レジスタ（Ｄ型フリップフロップ）21及び22と、レジス
タ21のQ1出力パルスとレジスタ22の２出力パルスとが
入力されるAND回路23とより構成されている。
レジスタ21のデータ入力端子に第５図に示す第１のク
ロックCLK1が入力され、かつ、レジスタ21のクロック入
力端子に同図に示す第２のクロックCLK2が入力される。
このため、レジスタ21のQ1出力パルスは第５図に示す如
くCLK1がCLK2の立上がりでラッチされたパルス波形であ
る。このQ1出力パルスはレジスタ22により第２のクロッ
クCLK2の立上がりでラッチされ、レジスタ22の２出力
端子より第５図に示す如き２出力パルスとして取り出
される。
ロックCLK1が入力され、かつ、レジスタ21のクロック入
力端子に同図に示す第２のクロックCLK2が入力される。
このため、レジスタ21のQ1出力パルスは第５図に示す如
くCLK1がCLK2の立上がりでラッチされたパルス波形であ
る。このQ1出力パルスはレジスタ22により第２のクロッ
クCLK2の立上がりでラッチされ、レジスタ22の２出力
端子より第５図に示す如き２出力パルスとして取り出
される。
AND回路23は上記のQ1出力パルスと２出力パルスと
の論理積をとって第５図及び第３図に示す如き微分パル
スを出力する。この微分パルスは第５図からもわかるよ
うに、第１のクロックCLK1の立上がりに位相同期して立
上がり、かつ、第２のクロックCLK2の一周期分のパルス
幅をもつパルスであり、第１のクロックCLK1の立上がり
検出パルスである。
の論理積をとって第５図及び第３図に示す如き微分パル
スを出力する。この微分パルスは第５図からもわかるよ
うに、第１のクロックCLK1の立上がりに位相同期して立
上がり、かつ、第２のクロックCLK2の一周期分のパルス
幅をもつパルスであり、第１のクロックCLK1の立上がり
検出パルスである。
上記の微分パルスは第２図に示すタイミング調整回路
19に供給される。タイミング調整回路19は例えばレジス
タ４段からなるシフトレジスタ等で構成されたディジタ
ル回路であり、第２のクロックCLK2がそのクロック入力
端子に印加されることにより、第３図に示すように第２
のクロックCLK2の４周期分、上記の微分パルスを遅延
し、この遅延微分パルスをロードパルスとしてレジスタ
15のロード端子に印加する。
19に供給される。タイミング調整回路19は例えばレジス
タ４段からなるシフトレジスタ等で構成されたディジタ
ル回路であり、第２のクロックCLK2がそのクロック入力
端子に印加されることにより、第３図に示すように第２
のクロックCLK2の４周期分、上記の微分パルスを遅延
し、この遅延微分パルスをロードパルスとしてレジスタ
15のロード端子に印加する。
上記のタイミング調整回路19の遅延時間である、第２
のクロックCLK2の周期の４倍の期間は、第３図に示すよ
うにレジスタ17の出力データが確定している期間内に上
記遅延微分パルス（ロードパルス）が位置する期間であ
る。
のクロックCLK2の周期の４倍の期間は、第３図に示すよ
うにレジスタ17の出力データが確定している期間内に上
記遅延微分パルス（ロードパルス）が位置する期間であ
る。
従って、ロードパルスが入力されている期間、第２の
クロックCLK2の立上がりでラッチ動作を行なうレジスタ
15からは、レジスタ17からの第１のクロックCLK1に位相
同期している入力データを、該入力データが確定してい
る期間にCLK2でラッチして得た、CLK2に位相同期したデ
ータが取り出される。
クロックCLK2の立上がりでラッチ動作を行なうレジスタ
15からは、レジスタ17からの第１のクロックCLK1に位相
同期している入力データを、該入力データが確定してい
る期間にCLK2でラッチして得た、CLK2に位相同期したデ
ータが取り出される。
このように、本実施例によれば、微分回路18及びタイ
ミング調整回路19共にディレイラインによる遅延時間の
調整は不要である。また、微分回路18及びタイミング調
整回路19は共にディジタル回路であるから、このクロッ
ク乗せ換え回路全体を集積回路内に組み込むことができ
る。更に、レジスタ17の出力データの確定時間がロード
パルスの期間少なくともあればよいから、CLK1の周期と
伝搬遅延時間との比が大きくなるような高速回路にも適
用できる。
ミング調整回路19共にディレイラインによる遅延時間の
調整は不要である。また、微分回路18及びタイミング調
整回路19は共にディジタル回路であるから、このクロッ
ク乗せ換え回路全体を集積回路内に組み込むことができ
る。更に、レジスタ17の出力データの確定時間がロード
パルスの期間少なくともあればよいから、CLK1の周期と
伝搬遅延時間との比が大きくなるような高速回路にも適
用できる。
なお、本発明は上記の実施例に限定されるものではな
く、例えばレジスタ17の出力データがCLK1の立下がり時
に確定している場合には、CLK1の立下がりを微分し、こ
れをそのままロードパルスとして発生出力するようにし
てもよい。
く、例えばレジスタ17の出力データがCLK1の立下がり時
に確定している場合には、CLK1の立下がりを微分し、こ
れをそのままロードパルスとして発生出力するようにし
てもよい。
上述の如く、本発明によれば、タイミング調整のため
のディレイラインによる遅延時間の調整を不要にでき、
またすべてディジタル回路で構成できるので全体を集積
回路内に組込むことができ、また経年変化による遅延時
間の変動も除去できる等の特長を有するものである。
のディレイラインによる遅延時間の調整を不要にでき、
またすべてディジタル回路で構成できるので全体を集積
回路内に組込むことができ、また経年変化による遅延時
間の変動も除去できる等の特長を有するものである。
第１図は本発明の原理構成図、 第２図は本発明の一実施例の回路図、 第３図は第２図の動作説明用タイムチャート、 第４図は微分回路の一実施例の回路図、 第５図は第４図の動作説明用タイムチャート、 第６図は従来の一例の回路図、 第７図は第６図の動作説明用タイムチャートである。 図において、 15,17はレジスタ、 16はロードパルス発生回路、 18は微分回路、 19はタイミング調整回路 を示す。
Claims (1)
- 【請求項１】第１のクロックに位相同期している入力信
号をロード端子付レジスタ（15）に入力し、該第１のク
ロックより高周波数の第２のクロックを該レジスタ（1
5）のクロック入力端子に印加して該レジスタ（15）よ
り該第２のクロックに位相同期した信号を取り出すクロ
ック乗せ換え回路において、 前記第１のクロックを前記第２のクロックで微分するこ
とにより微分パルスを生成し、該微分パルスを次の第１
のクロックが供給される前までの期間内で、かつ、第２
のクロックの周期の整数倍の期間遅延することによりロ
ードパルスを生成し、該ロードパルスを前記レジスタ
（15）のロード端子に印加するロードパルス発生回路
（16）を具備したことを特徴とするクロック乗せ換え回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184206A JP2665257B2 (ja) | 1989-07-17 | 1989-07-17 | クロック乗せ換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184206A JP2665257B2 (ja) | 1989-07-17 | 1989-07-17 | クロック乗せ換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348543A JPH0348543A (ja) | 1991-03-01 |
| JP2665257B2 true JP2665257B2 (ja) | 1997-10-22 |
Family
ID=16149216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184206A Expired - Fee Related JP2665257B2 (ja) | 1989-07-17 | 1989-07-17 | クロック乗せ換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665257B2 (ja) |
-
1989
- 1989-07-17 JP JP1184206A patent/JP2665257B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348543A (ja) | 1991-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |