KR100807610B1 - Ｓｍｄ 임의 체배회로 - Google Patents

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Abstract

개시한 체배회로는, 입력신호의 주파수를 가변으로 체배한 출력신호를 출력하고 입력신호의 주기를 측정하는 주기측정용 지연회로, 주기측정용 지연회로에서 측정된 주기에 기초하여 지연시간이 가변으로 설정되고 지연시간을 재현하는 지연재현용 지연회로를 구비한 동기지연회로, 동기지연회로로부터 출력되는 위상이 다른 복수의 신호를 받아 다중화하는 다중회로, 및 설정체배값에 따라 주기측정용 지연회로의 지연단수, 지연재현용 복수의 지연회로의 단수의 설정을 가변으로 설정하는 제어회로를 구비하고, 다중회로로부터 입력신호에 동기하여 그 주파수를 체배한 출력신호가 출력된다.
Figure R1020050051876
체배회로

Description

ＳＭＤ 임의 체배회로{FREQUENCY MULTIPLY CIRCUIT USING SMD, WITH ARBITRARY MULTIPLICATION FACTOR}
도 1 은 본 발명의 일 실시형태의 구성을 나타내는 도면.
도 2 는 본 발명의 일 실시예의 구성을 나타내는 도면.
도 3 은 본 발명의 일 실시예의 동작을 설명하기 위한 흐름도.
도 4 는 본 발명의 일 실시예의 동작을 설명하는 타이밍도.
도 5 는 본 발명의 다른 실시예의 구성을 나타내는 도면.
도 6 은 본 발명의 일 실시예의 시뮬레이션 결과를 나타내는 타이밍 파형도.
도 7 은 종래의 동기식 지연회로의 구성을 나타내는 도면.
*도면의 주요부분에 대한 부호의 설명*
10 : 동기식 지연회로
20 : 다중회로
30 : 제어회로
101 : 입력주기 측정용 지연회로 (Meas delay)
102 : 지연재현용 지연회로
103, 104, 105 : 가변지연회로
111, 112 : D 형 플립플롭
201, 202, 203 : 다중회로
901, 902 : 지연회로열
903 : 입력버퍼
905 : 더미지연회로
905A : 입력버퍼더미
905B : 클록드라이버더미
906 : 외부클록
907 : 내부클록
(특허문헌 1)
일본 공개특허공보 평10-335994호 (제 1 도, 제 5 도)
(특허문헌 2)
일본특허 제3434682호 (제 15 도)
(특허문헌 3)
일본 공개특허공보 평10-303713호 (제 1 도)
본 발명은 체배회로 (遞倍回路) 에 관한 것으로, 특히 동기식 지연회로를 사용한 체배회로에 관한 것이다.
종래의 체배회로는 PLL (Phase Locked Loop) 회로 또는 DLL (Delay Locked Loop) 회로를 구비한 구성이 사용되고 있다. 공지된 바와 같이, PLL 회로는 위상비교기, 이 위상비교기의 비교결과를 전압으로 변환하는 차지펌프, 이 차지펌프의 출력을 평활화하는 루프필터 및 이 루프필터의 직류전압을 제어전압으로서 받아 제어전압에 따라 발진주파수를 가변시키는 VCO (전압제어발진기) 를 구비하고, VCO 의 출력단과 위상비교기의 입력단 사이의 귀환로에 분주기를 구비하고, VC0 의 출력클록신호를 분주기로 분주한 분주클록신호를 위상비교기로 입력클록신호와 위상비교하는 구성으로 되어 있다. 이와 같이, PLL 회로를 사용한 체배회로는 위상비교기를 구비하여 입력신호파형과 위상을 비교하므로 로크 (lock) 에 시간을 요한다. 또, 지연회로 (DLL) 를 사용하고 위상비교기를 구비한 체배회로로서, 예컨대 상기 특허문헌 1 등의 기재가 참조된다.
도 7 은 종래의 동기식 지연회로 (Synchronous Mirror Delay Circuit (동기식 미러지연회로) ; 「SMD」라고도 함) 의 구성의 일례를 나타낸다 (상기 특허문헌 2 참조). 도 7(a) 에 나타난 바와 같이, 동기식 지연회로는 외부클록신호를 입력하는 입력버퍼 (903) (지연시간 = td1), 입력버퍼더미 (905A) (지연시간 = td1) 와 클록드라이버더미 (905B) (지연시간 = td2) 로 이루어지는 더미지연회로 (905), 더미지연회로 (905) 로부터의 출력을 입력으로 하는 지연회로열 (901), 지연회로열 (901) 에 입력된 클록신호가 1 클록주기분 진행한 시점에서 도시되지 않은 전송회로를 통해 전송되고, 지연회로열 (901) 과 역방향으로 진행하는 지연회로열 (902) 및 지연회로열 (902) 로부터의 출력을 받는 클록드라이버 (904) (지연시간 = td2) 를 구비하고 있다. 지연회로열 (901) 은 클록신호의 1 클록주기를 측정하는 주기측정용 지연회로이다. 지연회로열 (902) 은 지연회로열 (901) 에서 측정된 지연시간을 재현하는 지연재현용 지연회로이다.
도 7(b) 에 나타난 바와 같이, 외부클록 (906) (주기 = tCK) 은 지연회로열 (901) 을 시간 tV = tCK - (td1 + td2) 분 진행하여 지연회로열 (902) 측에 전송되고, tV 동안, 지연회로열 (901) 에 역방향으로 지연회로열을 진행하여 출력되고, 클록드라이버 (904) 로부터 내부클록 (907) 으로서 출력된다. 입력버퍼 (903) 로의 입력시점에서 td1 + td1 + td2 + 2 ×｛tCK - (td1 + td2)｝+ td2 = 2 × tCK (2 클록주기) 로 내부클록 (907) 이 출력된다. 즉, 동기식 지연회로열로부터는 클록주기 tCK 를 2배 지연시켜 외부클록신호 (906) 에 동기한 내부클록신호 (907) 가 출력된다.
동기식 지연회로의 지연재현용 지연회로 (도 7(a) 의 902) 를 복수 구비한 구성의 체배회로로서 상기 특허문헌 3 등의 기재도 참조된다.
상기한 바와 같이, PLL 회로나 DLL 회로를 사용한 체배회로는 귀환구성을 가지며, 위상비교기를 구비하여 입력신호파형과 위상을 비교하므로 로크에 시간을 요한다는 문제점을 갖고 있다.
따라서, 본 발명의 목적은 PLL 회로 등의 귀환구성을 취하지 않고, 입력신호에 동기하여 체배수가 가변으로 설정되는 신호를 출력하는 체배회로를 제공하는 것에 있다.
과제를 해결하기 위한 수단
본원에서 개시되는 발명은 상기 목적을 달성하기 위해 다음과 같다.
본 발명의 일 양태 (측면) 에 관계되는 가변체배회로는 입력신호의 주파수를 체배한 출력신호를 출력하는 체배회로로서, 입력신호의 주기를 측정하는 주기측정용 지연회로, 상기 주기측정용 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배값에 대응하여 지연시간이 가변으로 설정되고, 상기 입력신호를 설정된 지연시간만큼 지연시켜 출력하는 지연재현용 복수의 지연회로를 구비한 동기식 지연회로, 상기 동기식 지연회로로부터 출력되는 위상이 다른 복수의 신호를 받아 다중화하는 다중회로 및 설정체배값에 따라 상기 주기측정용 지연회로의 지연단수와 상기 지연재현용 복수의 지연회로의 지연단수의 비를 가변으로 설정하는 제어회로를 구비하고, 상기 다중회로로부터 상기 입력신호의 주파수를 체배한 출력신호가 출력된다.
본 발명에 관계되는 일 양태에 관계되는 가변체배회로는 상기 입력신호의 주기를 측정하는 주기측정용 제 1 지연회로, 상기 제 1 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배값에 대응하여 지연시간이 가변으로 설정되고, 상기 입력신호를 상기 설정된 지연시간만큼 지연시켜 출력하는 제 2 지연회로, 상기 입력신호와 상기 제 2 지연회로의 출력신호를 다중화하여 출력하는 제 1 다중회로와 상기 제 1 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배값에 대응하여 지연시간이 가변으로 설정되고, 상기 제 1 다중회로의 출력신호를 상기 설정된 지연시간만큼 지연시켜 출력하는 제 3 지연회로 및 상기 제 1 다중회로의 출력신호와 상기 제 3 지연회로의 출력신호를 다중화하여 출력하는 제 2 다중회로와 설정체배값에 따라 상기 제 1 내지 제 3 지연회로의 지연단수의 비를 가변으로 설정하는 제어회로를 구비하고 있다.
본 발명에서는 상기 제 1 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배값에 대응하여 지연시간이 가변으로 설정되고, 제 (n - 1) (n = 3, 4, 5, …) 다중회로의 출력신호를 상기 설정된 지연시간만큼 지연시켜 출력하는 제 (n + 1) (n = 3, 4, 5, …) 지연회로와, 상기 제 (n - 1) 다중회로의 출력신호와 상기 제 (n + 1) 지연회로의 출력신호를 다중화하여 출력하는 제 n (n = 3, 4, 5, …) 다중회로의 세트를 하나 또는 복수세트 추가로 구비한 구성으로 해도 된다.
발명을 실시하기 위한 최선의 형태
본 발명을 실시하기 위한 최선의 형태에 대해 설명한다. 도 1 은 본 발명의 일 실시형태의 구성을 나타내는 도이다. 도 1 을 참조하면, 본 실시형태에 관계되는 회로는 동기식 지연회로 (10), 다중회로 (멀티플렉서) (20) 및 제어회로 (30) 를 구비하고 있다.
동기식 지연회로 (10) (Synchronous Mirror Delay Circuit : 「SMD」 라고도 함) 는 입력클록신호의 1 클록주기를 측정하는 주기측정용 지연회로 및 주기측정용 지연회로에서 측정된 주기에 기초하여 지연시간이 가변으로 설정되고, 지연시간을 재현하는 지연재현용 복수의 지연회로를 구비하고 있다.
제어회로 (30) 는 동기식 지연회로 (10) 의 주기측정용 지연회로의 지연단수 및 지연재현용 복수의 지연회로의 단수의 설정을 체배수에 따라 가변으로 설정한다. 다중회로 (20) 는 동기식 지연회로 (10) 로부터 출력되는 위상이 다른 복수의 신호 (다상출력) 를 받아 다중화하여 체배신호를 출력한다.
다중회로 (20) 로부터는 입력클록신호의 주파수를 체배한 출력신호가 출력된다. 제어회로 (30) 로부터의 제어에 의해 임의의 체배수를 실현하고 있다. 또, 동기식 지연회로의 기본구성은, 예컨대 도 7 을 참조하여 설명한 구성에 따라 입력클록신호의 주기측정용 지연회로 및 지연재현용 지연회로를 복수 구비하고 있다. 본 실시형태에 의하면, 다중회로 (20) 로부터는 입력클록신호에 동기한 체배신호 (체배수의 사이클을 단위로 입력클록신호에 위상동기함) 가 출력된다. 이하 실시예에 의거하여 설명한다.
(실시예)
도 2 는 본 발명의 일 실시예의 구성을 나타내는 도면이다. 도 2 를 참조하면, 본 발명의 일 실시예에 따른 체배회로는 입력클록신호 (SCLK) 를 클록입력단자에 입력하고, 반전데이터 출력단자 (QB) 를 데이터 입력단자 (D) 에 귀환입력하고, 2 분주 클록 (IDAT) 을 정전데이터 출력단자 (Q) 로부터 출력하는 D 형 플립플롭 (111), D 형 플립플롭 (111) 의 정전데이터 출력단자 (Q) 에 데이터 입력단자 (D) 가 접속되고, 클록단자에 입력클록신호 (SCLK) 를 입력하고, 2 분주 클록신호 (FCLK) 를 정전데이터 출력단자 (Q) 로부터 출력하는 D 형 플립플롭 (112), D 형 플립플롭 (111, 112) 으로부터의 출력을 받고, 클록신호 (SCLK) 의 주기를 측정하는 입력주기 측정용 지연회로 (Measure Delay : 「Meas delay」라고도 함) (101), 입력주기 측정용 지연회로 (101) 로부터의 신호에 기초하여 입력클록신호 (SCLK) 를 위상 180 도 정도 지연시킨 신호 (DAT1) 를 출력하는 제 1 가변지연회로 (Var delay1 ; 103) 와, 입력클록신호 (SCLK) 와 제 1 가변지연회로 (103) 로부터의 출력신호 (DAT1) 를 입력받아 다중화하고 듀티 50% 의 출력신호 (OCLK1) 를 출력하는 제 1 다중회로 (201), 제 1 다중회로 (201) 의 출력신호 (OCLK1) 를 입력받고, 입력주기 측정용 지연회로 (101) 로부터의 신호에 기초하여 OCLK1 을 위상 90 도 정도 지연시킨 신호 DAT2 를 출력하는 제 2 가변지연회로 (Var delay2) (104) 및 제 1 다중회로 (201) 로부터의 출력신호 (OCLK1) 와 제 2 가변지연회로 (104) 로부터의 출력신호 DAT2 를 입력받아 다중화하고, 출력신호 (OCLK2) 를 출력하는 제 2 다중회로 (202) 를 구비하고 있다. 도 2 의 가변지연회로 (Var delay1) (103) 와 가변지연회로 (Var delay2∼) (104) 는 지연재현용 지연회로 (102) 를 구성하고 있고, 입력주기 측정용 지연회로 (101) 와 지연재현용 지연회로 (102) 로 도 1 의 동기식 지연회로 (SMD ; 10) 를 구성하고 있다. 도 2 에 있어서, 가변지연회로 (Var delay2∼) 는 가변지연회로 (Var delay2) 외에, 가변지연회로 (Var delay3), 가변지연회로 (Var delay4) 등이 적당히 배치되는 것을 나타내고 있다.
본 실시예에서는 제어회로 (30) (도 1 참조) 의 제어 하에서, 설정체배수에 의해 입력주기 측정용 지연회로 (101) 의 지연단수 및 가변지연회로 (103, 104) 의 지연단수의 설정비를 제어하는 제어신호 (M) 가 공급되고, 지연회로 (101) 에 의한 입력클록신호 (SCLK) 의 실측주기 (1 클록주기분의 지연단수의 수) 및 설정체배수에 따른 지연단수의 설정비에 따라 가변지연회로 (103, 104) 의 지연단수는 가변으 로 설정된다.
예컨대, 체배수가 2 인 경우, 주기측정용 지연회로 (101) 및 제 1, 제 2 가변지연회로 (103, 104) 의 지연단수의 비 (따라서 지연시간의 비) 는 지연회로를 구성하는 인버터 (CMOS 인버터) 를 단위로 8 : 4 : 2 가 된다 (또, 인버터 2 단이 정전버퍼를 구성하므로 지연단위가 됨). 따라서, 주기측정용 지연회로 (101) 에서 측정된 입력클록신호 (SCLK) 의 1 주기가 지연회로 (101) 를 구성하는 인버터의 단수로 32 단인 경우, 제 1, 제 2 가변지연회로 (103, 104) 의 지연단수는 각각 16, 8 로 설정된다.
본 실시예에 의하면, 이러한 구성에 의해 동일한 회로구성으로 복수의 상이한 체배수의 신호를 출력할 수 있다. 또, 입력클록신호 (SCLK) 의 주기는 임의가 된다. 입력클록신호 (SCLK) 의 주기는 변동해도 된다. 이 경우에도 입력클록신호 (SCLK) 에 동기한 체배신호가 출력된다. 즉, 체배신호는 체배수마다의 주기로 입력클록신호 (SCLK) 에 동기한다.
도 3 은 본 발명의 처리동작을 설명하기 위한 흐름도이다. 도 2 및 도 3 을 참조하여 본 발명의 제 1 실시예의 동작에 대해 설명한다.
주기측정용 지연회로 (101) 에서 입력클록신호 (SCLK) 의 1 주기를 측정하고, 1 주기에 대응하는 지연회로에서의 인버터 (버퍼) 의 개수를 산출한다 (단계 S1).
입력클록신호 (SCLK) 의 에지에 대해, 180 도 지연된 위상의 신호를 작성한다 (단계 S2). 예컨대, 2 체배의 신호를 생성하는 경우에 있어서, 주기측정용 지연회로 (101) 에서의 입력클록신호 (SCLK) 의 1 클록주기의 측정에 의한 인버터의 단수가 16 단일 때, 180 도의 지연을 생성하는 가변지연회로 (103) 의 지연단위의 단수 (인버터를 단위로 함) 는 8 로 설정된다. 입력클록신호 (SCLK) 를 가변지연회로 (103) 에 입력하고, 180 도 위상파형을 작성한다.
또, 주기측정용 지연회로 (101) 에 입력클록신호 (SCLK) 가 1 주기 진행한 시점에서 도시되지 않은 전송회로로부터 출력되고 (상기 특허문헌 3 등 참조), 1 주기 진행시점의 지연소자단수 절반의 단수 위치로부터 가변지연회로 (103) 에 입력클록신호를 전송하여 입력하고, 지연회로 (103) 의 출력단으로부터 지연단수 8 단분 지연시킨 신호를 출력하도록 해도 된다.
다음으로, 입력클록신호 (SCLK) 와, 가변지연회로 (103) 로부터의 180 도 위상파형으로부터 듀티 50% 의 신호 (OCLK1) 를 출력한다 (단계 S3).
작성한 듀티 50% 의 신호 (OCLK1) 를 다시 가변지연회로 (Var delay2∼) (104) 이후에 입력하고, 원하는 위상의 파형을 작성한다 (단계 S4). 예컨대, 2 체배의 신호를 생성하는 경우에 있어서, 주기측정용 지연회로 (101) 에서의 입력클록신호 (SCLK) 의 1 클록주기의 측정에 의한 인버터의 단수가 16 단일 때, 가변지연회로 (104) 에서 90 도의 지연을 생성하는 경우, 가변지연회로 (104) 의 지연단위의 단수는 4 로 설정된다.
또, 주기측정용 지연회로 (101) 에 입력클록신호 (SCLK) 가 1 주기 진행한 시점에서 도시되지 않은 전송회로로부터 출력되고 (상기 특허문헌 3 등 참조), 1 주기 진행시점의 지연소자단수의 1/4 단수의 위치로부터 가변지연회로 (103) 에 입 력클록신호를 전송하여 입력하고, 가변지연회로 (103) 의 출력단으로부터 지연단수 4 단분 지연시킨 신호를 출력하도록 해도 된다.
듀티 50% 의 신호 (OCLK1) 와, 가변지연회로 (104) 로부터 작성한 파형을 사용하여 원하는 체배수를 작성한다 (단계 S5).
도 4 는 도 2 에 나타난 본 발명의 일 실시예의 동작을 나타내는 타이밍도이다. 도 4 에는 도 2 에서 입력클록신호의 2 체배의 클록신호를 생성하는 경우의 신호 (SCLK, IDAT, FCLK, DAT1, OCLK1, DAT2 및 OCLK2) 의 타이밍 파형이 나타나 있다. 2 체배의 경우, 입력주기 측정용 지연회로 (101) 의 지연소자를 구성하는 인버터 (CMOS 인버터) 의 단수와, 가변지연회로 (103, 104) 의 인버터 (CMOS 인버터) 의 단수의 개수의 비는 8 : 4 : 2 로 설정된다. 또, 2 체배의 경우, 도 2 에서 가변지연회로 (104) 의 Var delay2 는 사용되지만, Var delay3 이후의 가변지연회로는 사용되지 않는다.
입력클록신호 (SCLK) 를 2 분주한 신호 (IDAT, FCLK) 로부터 입력클록신호 (SCLK) 의 주기를 측정한다. 입력주기 측정용 지연회로 (101) 에 입력된 신호 (IDAT) 의 상승 에지가 입력주기 측정용 지연회로 (101) 를 진행하고, 신호 (FCLK) 의 상승 에지의 타이밍까지 진행한 인버터의 개수가 입력클록신호 (SCLK) 의 주기에 대응한다.
신호 (DAT1) 는 입력클록신호 (SCLK) 로부터 180 도 위상이 지연된 신호가 된다. 입력클록신호 (SCLK) 와 신호 (DAT1) 를 입력으로 하는 제 1 다중회로 (201) 는 입력클록신호 (SCLK) 의 상승 에지에서 상승하고 신호 (DAT1) 의 상승 에 지에서 하강하는 신호 (OCLK1) (듀티 50%) 를 출력한다.
가변지연회로 (104) 로부터 출력되는 신호 (DAT2) 는 입력클록신호 (SCLK) 로부터 90 도 위상이 지연된 신호가 되고, 제 2 다중회로 (202) 는 신호 (OCLK1) 의 상승 에지에서 상승하고 신호 (DAT2) 의 상승 에지에서 하강하는 신호 (OCLK2 ; 2 체배 클록) 를 출력한다.
본 실시예에 의하면, 스큐 등으로 입력클록주기가 가변한 경우에도, 체배신호 (0CLK2) 로서 입력클록신호 (SCLK) 에 동기하고, 입력클록 (SCLK) 의 주기의 변동 등에 추종한 2 체배 클록이 출력된다. 또한, 제어신호 (M) 에 의해 임의의 체배수가 설정된다.
도 5 는 4 체배 클록을 생성하는 실시예의 구성을 나타내는 도면이다. 도 5 를 참조하면, 이 실시예의 체배회로에서 지연재현용 지연회로 (102) 는 도 2 의 구성에 더해 제 2 다중회로 (202) 로부터의 2 체배 클록신호 (OCLK2) 를 입력하여 45 도 위상이 지연된 신호를 생성하는 제 3 가변지연회로 (Var delay3) (105) 를 구비하고 있다. 또한, 제 2 다중회로 (202) 로부터의 2 체배 클록신호 (OCLK2) 및 제 3 가변지연회로 (105) 로부터의 출력신호 (DAT3) 를 다중화하는 제 3 다중회로 (203) 를 구비하고, 제 3 다중회로 (203) 로부터 4 체배의 클록신호 (OCLK4) 가 생성된다. 이하, 동일하게 하여 가변지연회로와 다중회로를 추가함으로써, 임의의 체배수의 클록을 생성할 수 있다. 또, 도 5 의 구성에 있어서, 지연회로 (101, 103, 104, 105) 의 지연시간의 비는 인버터를 단위로 16 : 8 : 4 : 2 가 된다.
도 6 은 도 2, 도 5 등에 나타낸 본 발명의 일 실시예의 회로의 시뮬레이션 결과를 나타내는 도면이다. 신호 (RESET) 는 하이 레벨에서 액티브로 되어 플립플롭을 리셋한다. DUTY 50% 은 도 2 및 도 5 의 OCLK1 이다. 2 체배는 도 1 의 OCLK2 이다. 또, 도 6 의 신호 RESET 는 리셋신호로, 동작의 초기화를 행하는 것이고, 도 2, 도 5 의 D 형 플립플롭 (111, 112) 등을 리셋한다. 도 6 에 있어서, 2 체배, 4 체배에 대해서는 도 2, 도 5 를 참조하여 설명한 구성이 사용된다.
3 체배의 클록의 생성에 대해 설명한다. 이 경우, 도 5 의 제 1 가변지연회로 (103) 에서 180 도 위상의 신호를 생성한다. 또, 제 2 가변지연회로 (104) 에서 OCLK1 을 120 도 위상을 지연시킨 신호를 출력하고, 제 2 다중회로 (202) 에서 OCLK1 과 DAT2 를 다중화하여 OCLK2 로 한다. 제 3 가변지연회로 (105) 에서 OCLK2 를 입력하여 60 도 위상이 지연된 신호 (DAT3) 를 생성하고, 제 3 다중회로 (203) 에서 OCLK2 와 이 OCLK2 를 60 도 위상을 늦춘 신호 (DAT3) 를 다중하여 3 체배의 클록이 생성된다. 지연회로 (101, 103, 104, 105) 의 지연시간의 비는 인버터의 단수로 12 : 6 : 4 : 2 로 설정된다.
또, 상기 체배수 2, 3, 4 이외에도 상기한 동작원리에 따라 동기식 지연회로에서 생성된 다상클록에 기초하여 임의의 체배클록신호를 생성할 수 있다. 본 실시예는 PLL 회로를 사용하지 않고 임의의 체배클록신호를 생성할 수 있고, PLL 회로 등 귀환구성에 특유의 지터 등을 갖지 않아 반도체 집적회로장치의 클록체배회로에 적용하기에 적합하다.
이상, 본 발명을 상기 실시예에 의거하여 설명했지만, 본 발명은 상기 실시예의 구성으로만 한정되는 것은 아니고, 본 발명의 범위내에서 당업자라면 행할 수 있는 각종 변형, 수정을 포함한다.
본 발명에 의하면, 주기측정용 지연회로를 사용하여 실측 측정한 입력클록주기에 따라 지연재현용 가변지연회로의 지연설정치를 체배값에 따라 설정하고 있기 때문에, 입력클록에 동기한 체배신호를 생성할 수 있다.

Claims (9)

  1. 입력신호의 주기를 측정하는 주기측정용 지연회로 및 상기 주기측정용 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배 (遞倍) 값에 대응하여 지연시간이 가변으로 설정되고, 상기 입력신호를 설정된 지연시간만큼 지연시켜 출력하는 지연재현용 복수의 지연회로를 구비한 동기지연회로,
    상기 동기지연회로로부터 출력되는 위상이 다른 복수의 신호를 받아 다중화하는 다중회로, 및
    설정체배값에 따라 상기 주기측정용 지연회로의 지연단수 및 상기 지연재현용 복수의 지연회로의 지연단수의 비를 가변으로 설정하는 제어신호를 상기 주기측정용 지연회로 및 상기 지연재현용 복수의 지연회로에 출력하는 제어회로를 구비하고,
    상기 다중회로로부터 상기 입력신호의 주파수를 체배한 출력신호가 출력되는 것을 특징으로 하는 체배회로.
  2. 입력신호의 주파수를 체배한 출력신호를 출력하고, 체배수가 가변이 되는 체배회로로서,
    상기 입력신호의 주기를 측정하는 주기측정용 제 1 지연회로,
    상기 제 1 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배값에 대응하여 제 1 지연시간이 가변으로 설정되고, 상기 입력신호를 상기 설정된 제 1 지연시간만큼 지연시켜 출력하는 제 2 지연회로,
    상기 입력신호와 상기 제 2 지연회로의 출력신호를 다중화하여 출력하는 제 1 다중회로,
    상기 제 1 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배값에 대응하여 제 2 지연시간이 가변으로 설정되고, 상기 제 1 다중회로의 출력신호를 상기 설정된 제 2 지연시간만큼 지연시켜 출력하는 제 3 지연회로,
    상기 제 1 다중회로의 출력신호와 상기 제 3 지연회로의 출력신호를 다중화하여 출력하는 제 2 다중회로, 및
    설정체배값에 따라 상기 제 1 내지 제 3 지연회로의 지연단수의 비를 가변으로 설정하는 제어신호를 상기 제 1 내지 제 3 지연회로에 출력하는 제어회로를 구비하고 있는 것을 특징으로 하는 체배회로.
  3. 제 2 항에 있어서,
    상기 제 1 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배값에 대응하여 제 n 지연시간이 가변으로 설정되고, 제 (n - 1) (n = 3, 4, 5, …) 다중회로의 출력신호를 상기 설정된 제 n 지연시간만큼 지연시켜 출력하는 제 (n + 1) (n = 3, 4, 5, …) 지연회로, 및
    상기 제 (n - 1) 다중회로의 출력신호와 상기 제 (n + 1) 지연회로의 출력신호를 다중화하여 출력하는 제 n (n = 3, 4, 5, …) 다중회로의 세트를 하나 또는 복수세트 추가로 구비하고 있는 것을 특징으로 하는 체배회로.
  4. 입력신호의 주파수를 체배한 출력신호를 출력하고, 체배수가 가변이 되는 체배회로로서,
    상기 입력신호의 주기를 측정하는 주기측정용 제 1 지연회로,
    상기 제 1 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배값에 대응하여 제 1 지연시간이 가변으로 설정되고, 상기 입력신호를 상기 설정된 제 1 지연시간만큼 지연시켜 출력하는 제 2 지연회로,
    상기 입력신호와 상기 제 2 지연회로의 출력신호를 다중화하여 출력하는 제 1 다중회로,
    상기 제 1 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배값에 대응하여 제 2 지연시간이 가변으로 설정되고, 상기 제 1 다중회로의 출력신호를 상기 설정된 제 2 지연시간만큼 지연시켜 출력하는 제 3 지연회로,
    상기 제 1 다중회로의 출력신호와 상기 제 3 지연회로의 출력신호를 다중화하여 출력하는 제 2 다중회로,
    상기 제 1 지연회로에서 측정된 상기 입력신호의 주기에 기초하여 체배값에 대응하여 제 3 지연시간이 가변으로 설정되고, 상기 제 2 다중회로의 출력신호를 상기 설정된 제 3 지연시간만큼 지연시켜 출력하는 제 4 지연회로,
    상기 제 2 다중회로의 출력신호와 상기 제 3 지연회로의 출력신호를 다중화하여 출력하는 제 3 다중회로, 및
    설정체배값에 따라 상기 제 1 내지 제 3 지연회로의 지연단수의 비를 가변으로 설정하는 제어신호를 상기 제 1 내지 제 3 지연회로에 출력하는 제어회로를 구비하고 있는 것을 특징으로 하는 체배회로.
  5. 제 2 항에 있어서,
    2 체배의 경우, 상기 제 1 내지 제 3 지연회로의 지연시간의 비를 4 : 2 : 1 로 하는 것을 특징으로 하는 체배회로.
  6. 제 4 항에 있어서,
    3 체배의 경우, 상기 제 1 내지 제 4 지연회로의 지연시간의 비를 6 : 3 : 2 : 1 로 하는 것을 특징으로 하는 체배회로.
  7. 제 4 항에 있어서,
    4 체배의 경우, 상기 제 1 내지 제 4 지연회로의 지연시간의 비를 8 : 4 : 2 : 1 로 하는 것을 특징으로 하는 체배회로.
  8. 제 1 항에 있어서,
    상기 입력신호의 주파수를 체배한 출력신호는 설정체배수의 사이클을 단위로 상기 입력신호에 동기하고 있는 것을 특징으로 하는 체배회로.
  9. 제 1 항에 기재된 체배회로를 구비한, 반도체 장치.
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