KR19990023274U - 주파수 체배회로 - Google Patents
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Abstract
본 고안은 주파수 체배회로에 관한 것으로, 종래에는 고속동작이 요구되는 반도체칩에 적용되는 주파수를 구현하기 위해서는 상기와 같은 회로를 다수개 반복하여 사용해야 함으로써, 제조비용이 증가하고, 회로가 복잡해지는 문제점이 있었다. 이와같은 문제점을 감안한 본 고안은 제1클럭신호를 입력받아 서로다른 지연시간으로 지연하여 N-1개의 클럭신호를 생성하는 N-1개의 지연부와; 상기 제1클럭신호와 N-1개의 지연부를 통해 소정시간씩 지연된 N-1개의 클럭신호를 입력받아 상승에지와 하강에지를 검출하여 펄스를 출력하는 N개의 에지검출부와; 상기 N개의 에지검출부중에서 짝수번째 에지검출부의 출력을 입력받아 오아조합하는 제1오아게이트 및 홀수번째 에지검출부의 출력을 입력받아 오아조합하는 제2오아게이트와; 상기 제1오아게이트의 출력을 셋트단자에 입력받고, 상기 제2오아게이트의 출력을 리셋트단자에 입력받아 제1클럭신호의 체배된 신호를 출력단으로부터 출력하는 알에스래치부로 구성되는 주파수 체배회로를 통해 입력되는 클럭신호를 100MHz까지 체배할 수 있어 고속동작이 요구되는 반도체칩에 적용할 수 있는 효과와; 래치를 이용하므로, 글리치와 같은 잡음을 방지하여 안정적으로 클럭신호를 체배할 수 있는 효과와; 지연부의 지연시간을 조절함으로써, 체배되는 클럭신호의 하이구간과 로우구간을 조절하여 원하는 클럭신호를 용이하게 구현할 수 있는 효과가 있다.
Description
본 고안은 주파수 체배회로에 관한 것으로, 특히 글리치(glitch)로 인한 잡음을 제거하여 안정적인 체배를 통해 고속동작이 요구되는 반도체칩에 적용하기에 적당하도록 한 주파수 체배회로에 관한 것이다.
종래의 주파수 체배회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래의 주파수체배회로를 보인 블록구성도로서, 이에 도시한 바와같이 일측에 클럭신호(CLK-IN)를 입력받고, 지연부(1)에서 소정시간 지연된 상기 클럭신호(CLK)를 타측에 입력받아 배타적오아조합함으로써, 상기 클럭신호(CLK)를 체배한 출력신호(CLK-OUT)를 출력하는 배타적오아게이트(XOR)로 구성된다. 이하, 종래 주파수 체배회로의 동작을 입출력파형도인 도2를 참조하여 설명한다.
클럭신호(CLK-IN)가 도2a에 도시한 바와같이 배타적오아게이트(XOR)의 일측에 입력됨과 아울러 클럭신호(CLK-IN)가 지연부(1)를 통해 지연되어 도2b에 도시한 바와같이 배타적오아게이트(XOR)의 타측에 입력되어 배타적오아조합되므로, 배타적오아게이트(XOR)의 출력신호(CLK-OUT)는 도2c에 도시한 바와같이 2배로 체배되어 출력된다.
그러나, 상기한 바와같은 종래의 주파수 체배회로는 고속동작이 요구되는 반도체칩에 적용되는 주파수를 구현하기 위해서는 상기와 같은 회로를 다수개 반복하여 사용해야 함으로써, 제조비용이 증가하고, 회로가 복잡해지는 문제점이 있었다.
이와같은 문제점을 감안한 본 고안은 간단한 회로를 통해 입력되는 클럭을 고속동작이 요구되는 반도체칩에 적용되도록 체배할 수 있는 주파수 체배회로를 제공하는데 그 목적이 있다.
도1은 종래의 주파수체배회로를 보인 블록구성도.
도2는 도1에 있어서, 입출력파형도.
도3은 본 고안의 일 실시예를 보인 블록구성도.
도4는 도3에 있어서, 각 부의 입출력파형도.
***도면의 주요 부분에 대한 부호의 설명***
11∼13:지연부 14∼17:에지검출부
18:알에스래치부 CLK-IN,CLK-OUT:클럭신호
RST:구동신호 OR1,OR2:오아게이트
상기한 바와같은 본 고안의 목적은 제1클럭신호를 입력받아 서로다른 지연시간으로 지연하여 N-1개의 클럭신호를 생성하는 N-1개의 지연부와; 상기 제1클럭신호와 N-1개의 지연부를 통해 소정시간씩 지연된 N-1개의 클럭신호를 입력받아 상승에지와 하강에지를 검출하여 펄스를 출력하는 N개의 에지검출부와; 상기 N개의 에지검출부중에서 짝수번째 에지검출부의 출력을 입력받아 오아조합하는 제1오아게이트 및 홀수번째 에지검출부의 출력을 입력받아 오아조합하는 제2오아게이트와; 상기 제1오아게이트의 출력을 셋트단자에 입력받고, 상기 제2오아게이트의 출력을 리셋트단자에 입력받아 제1클럭신호의 체배된 신호를 출력단으로부터 출력하는 알에스래치부로 구성함으로써 달성되는 것으로, 본 고안에 의한 주파수 체배회로를 일 실시예로 클럭신호를 4체배하는 체배회로의 블록구성도인 도3을 참조하여 상세히 설명하면 다음과 같다.
도3는 본 고안의 일 실시예를 보인 블록구성도로서, 이에 도시한 바와같이 클럭신호(CLK-IN)를 각기 , , 만큼 지연하는 지연부(11,12,13)와; 구동신호(RST)를 각각 입력받아 구동되며, 상기 클럭신호(CLK-IN)와 지연부(11,12,13)의 출력을 각각 입력받아 그 클럭신호(CLK-IN) 및 지연부(11,12,13) 출력신호의 상승에지와 하강에지를 각기 검출하여 4.1ns의 펄스를 출력하는 에지검출부(14,15,16,17)와; 그 에지검출부(14,16)의 펄스를 입력받아 오아조합하는 오아게이트(OR1) 및 에지검출부(15,17)의 펄스를 입력받아 오아조합하는 오아게이트(OR2)와; 그 오아게이트(OR1)의 출력을 셋트단자(S)에 입력받고, 오아게이트(OR2)의 출력을 리셋트단자(R)에 입력받아 출력단(Q)을 통해 체배된 클럭신호(CLK-OUT)를 출력하는 알에스래치부(18)로 구성된다. 이하, 상기한 바와같은 본 고안의 실시예에 대한 동작을 입출력파형도인 도4를 참조하여 설명한다.
먼저, 도4a에 도시한 바와같이 클럭신호(CLK-IN)가 인가되면 이 클럭신호(CLK-IN)는 도4b,도4c,도4d에 도시한 바와같이 지연부(11,12,13)를 통해 각기 , , 만큼 지연된다.
그리고, 도4e에 도시한 구동신호(RST)가 입력되어 구동되는 에지검출부(14,15,16,17)가 각각 도4a 내지 도4d에 도시한 파형에서 상승에지와 하강에지를 각기 검출하여 도4f,도4g,도4h,도4i에 도시한 바와같이 4.1ns의 펄스를 각각 출력한다.
이때, 도4f 및 도4h에 도시한 에지검출부(14,16)의 출력은 오아게이트(OR1)를 통해 오아조합되므로, 오아게이트(OR1)의 출력파형은 도4j에 도시한 바와같으며, 도4g 및 도4i에 도시한 에지검출부(15,17)의 출력은 오아게이트(OR2)를 통해 오아조합되므로, 오아게이트(OR2)의 출력파형은 도4k에 도시한 바와같다.
이와같은 오아게이트(OR1,OR2)의 출력파형은 알에스래치부(18)의 셋트단자(S)와 리셋트단자(R)에 각기 입력되므로, 그 알에스래치부(18)의 출력단(Q)으로부터 출력되는 클럭신호(CLK-OUT)의 파형은 도4l에 도시한 바와같다.
상기한 바와같은 본 고안에 의한 주파수 체배회로는 간단한 회로를 통해 입력되는 클럭신호를 100MHz까지 체배할 수 있어 고속동작이 요구되는 반도체칩에 적용할 수 있는 효과와; 래치를 이용하므로, 글리치와 같은 잡음을 방지하여 안정적으로 클럭신호를 체배할 수 있는 효과와; 지연부의 지연시간을 조절함으로써, 체배되는 클럭신호의 하이구간과 로우구간을 조절하여 원하는 클럭신호를 용이하게 구현할 수 있는 효과가 있다.
Claims (1)
- 제1클럭신호를 입력받아 서로다른 지연시간으로 지연하여 N-1개의 클럭신호를 생성하는 N-1개의 지연부와; 상기 제1클럭신호와 N-1개의 지연부를 통해 소정시간씩 지연된 N-1개의 클럭신호를 입력받아 상승에지와 하강에지를 검출하여 펄스를 출력하는 N개의 에지검출부와; 상기 N개의 에지검출부중에서 짝수번째 에지검출부의 출력을 입력받아 오아조합하는 제1오아게이트 및 홀수번째 에지검출부의 출력을 입력받아 오아조합하는 제2오아게이트와; 상기 제1오아게이트의 출력을 셋트단자에 입력받고, 상기 제2오아게이트의 출력을 리셋트단자에 입력받아 제1클럭신호의 체배된 신호를 출력단으로부터 출력하는 알에스래치부로 구성된 것을 특징으로 하는 주파수 체배회로. 단, N은 2보다 큰 자연수.
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