KR20080096969A - 지연 고정 루프 기반의 주파수 체배 장치 및 방법 - Google Patents

지연 고정 루프 기반의 주파수 체배 장치 및 방법 Download PDF

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Abstract

본 발명은 지연 고정 루프 기반의 주파수 체배 장치 및 방법에 관한 것이다. 상기 주파수 체배 장치는 N개의 지연단을 가지는 전압 제어 지연선 및 버퍼단을 포함하며, 상기 버퍼단을 통과한 기준 클록 신호에 상기 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 마지막 클록 신호를 록킹하고, 상기 록킹된 상태에서 상기 기준 클록 신호로부터 상기 지연단의 개수 N만큼 균등하게 분포된 N+1개의 차동 클록 신호들을 발생시키고, 상기 차동 클록 신호들을 상기 버퍼단을 통과시키는 지연 고정 루프; 상기 지연 고정 루프의 출력 신호인 상기 버퍼단을 통과한 상기 차동 클록 신호들로부터 출력 펄스들을 생성하는 AND 회로; 및 상기 출력 펄스들을 합성하여 주파수 체배된 출력 클록을 발생하는 에지컴바이너를 포함한다.
지연 고정 루프, 주파수, 체배, 전압 제어 지연선, 록 조절기, 위상 검출기

Description

지연 고정 루프 기반의 주파수 체배 장치 및 방법{Apparatus and method for DLL-based frequency multiplier}
도 1은 본 발명의 바람직한 일 실시예에 따른 지연 고정 루프 기반의 주파수 체배기의 구성도.
도 2는 본 발명의 바람직한 일 실시예에 따른 주파수 체배기의 동작 파형을 나타낸 도면.
도 3은 본 발명의 바람직한 일 실시예에 따른 록 조절기의 회로도.
도 4a 내지 도 4c는 본 발명의 바람직한 일 실시예에 따른 록 조절기의 타이밍 다이어그램도.
도 5는 본 발명의 바람직한 일 실시예에 따른 위상 검출기의 회로도.
도 6a 내지 도 6c는 본 발명의 바람직한 일 실시예에 따른 위상 검출기의 동작을 나타내는 타이밍 다이어그램도.
도 7은 본 발명의 바람직한 일 실시예에 따른 위상 검출기의 특성을 나타낸 도면.
도 8은 본 발명의 바람직한 일 실시예에 따른 AND 회로의 구성도.
도 9는 본 발명의 바람직한 일 실시예에 따른 대칭 NAND 게이트의 회로도.
도 10은 본 발명의 바람직한 일 실시예에 따른 에지컴바이너의 회로도.
도 11은 본 발명의 바람직한 일 실시예에 따른 주파수 체배 절차를 나타낸 순서도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 지연 고정 루프(DLL; Delay-Locked Loop)
111 : 전압 제어 지연선(VCDL; Voltage Controlled Delay Line)
113 : 버퍼단(Buffer)
119 : 록 조절기(Lock Controller)
120 : AND 회로(AND-Circuit)
140 : 에지컴바이너(Edge Combiner)
본 발명은 지연 고정 루프 기반의 주파수 체배 장치 및 방법에 관한 것으로, 특히 전압 제어 지연선의 제어전압 값을 초기화 시키지 않고도 록 조절기를 사용하여 하모닉 록킹(Harmonic Locking) 문제를 해결할 수 있는 Anti-Harmonic 지연 고정 루프 기반의 주파수 체배 장치 및 방법에 관한 것이다.
21세기를 맞이하면서 전 세계는 정보화 사회로 진입하고 있다. 정보화 사회 는 언제든지 어디서든지 정보를 접할 수 있고 또한 이를 자유롭게 활용할 수 있는 사회이다. 이런 정보화 사회가 가능하게 했던 가장 큰 기술적 요인이라면 무엇보다 마이크로프로세서의 비약적인 발전을 꼽을 수 있다. 1971년 인텔이 최초로 10미크론 선폭의 트랜지스터 2,250개로 구성된 108KHz 속도의 마이크로프로세서인 4004를 발표한 이래로, 2000년에는 삼성의 알파 프로세서가 1GHz의 동작 영역에 도달하였고, 2002년 12월에는 인텔(Intel)이 3GHz Pentium4를 발표하여 마이크로프로세서 기술은 바야흐로 "Beyond GHz"시대에 접어들었다. 2010년에는 40나노 선폭의 1억 개의 트랜지스터가 집적된 11GHz의 마이크로프로세서가 개발될 것으로 예측된다.
그러나 마이크로프로세서가 고집적화 되고 고성능이 될수록 여러 가지 문제가 발생한다. 집적도가 증가함에 따라 전력 밀도가 증가하므로 저전력 설계가 고려되어야 한다. 또한 시스템 온 칩(System on a Chip; SoC)의 부피가 커져 클록 스큐가 커지고 클록 주파수가 올라감에 따라 한 주기가 짧아지고, 한 주기에서 사용할 수 있는 시간이 상대적으로 짧아지므로 지터(Jitter)에 대한 부담이 증가하게 된다. 따라서 시스템이 점점 더 고속화 집적화되어감에 따라 저지터의 클록 발생기의 개발은 중요하다.
종래의 시스템에서 대부분의 클록 발생기는 전압 제어 발진기(Voltage Controlled Oscillator)를 내장하는 위상고정루프(Phase-Locked Loop)를 사용하여왔다. 그러나 상기 전압 제어 발진기는 여러 발진 주기 동안 출력의 지터가 축적될 뿐만 아니라 저전력의 필수적인 여러 동작 모드로의 전환이 늦은 단점이 있다. 이에 반해 전압 제어 지연선(Voltage Controlled Delay Line)을 사용하는 지연 고정 루프(Delay-Locked Loop) 기반의 주파수 체배기(frequency multiplier)는 전압 제어 지연선이 지터를 축척하지 않고 또한 각 동작 모드에서 다른 동작 모드로 전환할 때 빠르게 재 록킹되는 장점이 있다. 여기서 상기 주파수 체배기는 주파수를 정수배하는 장치를 뜻한다. 또한 지연 고정 루프 기반의 주파수 체배기는 1차 시스템으로 안정도를 유지할 수 있으며 루프 필터의 집적이 용이한 장점을 가지고 있다.
지연 고정 루프의 이러한 장점을 이용하여 지연 고정 루프 기반의 주파수 체배기들이 제안되어 왔다. 그러나 종래의 지연 고정 루프 기반의 주파수 체배기들은 지연 고정 루프의 하모닉 록킹(Harmonic Locking)을 방지하기 위하여 동작 초기에 여러 가지 방식으로 전압 제어 지연선의 제어 전압 값을 초기화 시켜야 한다. 상기 하모닉 록킹(Harmonic Locking)은 전압 제어 지연선의 마지막 클록 신호가 기준 클록 신호의 한 주기에서 록킹되는 것이 아니라, 두 주기 또는 그 이상의 주기에서 지연되어 록킹되는 것을 의미한다. 따라서 전압 제어 지연선의 제어 전압 값을 초기화 시키지 아니하고도 하모닉 록킹(Harmonic Locking) 문제를 해결할 수 있는 주파수 체배기에 대한 개발이 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 전압 제어 지연선의 제어 전압 값을 초기화 시키지 않고도 록 조절기를 사용하여 하모닉 록킹(Harmonic Locking) 문제를 해결할 수 있는 Anti-Harmonic 지연 고정 루프 기반의 주파수 체배 장치 및 방법을 제공하고자 하는 것이다.
또한 본 발명의 다른 목적은 이진(Binary)과 선형(Linear) 특성을 갖는 위상 검출기를 통해 빠른 록킹 시간을 갖는 지연 고정 루프 기반의 주파수 체배 장치 및 방법을 제공하고자 하는 것이다.
본 발명의 또 다른 목적은 AND 회로와 에지컴바이너를 새롭게 제안하여 고속의 주파수 체배가 가능한 지연 고정 루프 기반의 주파수 체배 장치 및 방법을 제공하고자 하는 것이다.
상술한 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면 N개의 지연단을 가지는 전압 제어 지연선 및 버퍼단을 포함하며, 상기 버퍼단을 통과한 기준 클록 신호에 상기 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 마지막 클록 신호를 록킹하고, 상기 록킹된 상태에서 상기 기준 클록 신호로부터 상기 지연단의 개수 N만큼 균등하게 분포된 N+1개의 차동 클록 신호들을 발생시키고, 상기 차동 클록 신호들을 상기 버퍼단을 통과시키는 지연 고정 루프; 상기 지연 고정 루프의 출력 신호인 상기 버퍼단을 통과한 상기 차동 클록 신호들로부터 출력 펄스들을 생성하는 AND 회로; 및 상기 출력 펄스들을 합성하여 주파수 체배된 출력 클록을 발생하는 에지컴바이너를 포함하는 지연 고정 루프 기반의 주파수 체배 장치를 제공할 수 있다.
바람직한 실시예에서, 상기 지연 고정 루프는 상기 전압 제어 지연선의 상기 마지막 클록 신호의 초기 지연값이 제1 임계값보다 작은 경우 Lower 신호를 발생시 키고, 상기 마지막 클록 신호의 초기 지연값이 상기 제1 임계값보다 크고 제2 임계값보다 작은 경우 Active 신호를 발생시키고, 상기 마지막 클록 신호의 초기 지연값이 상기 제2 임계값보다 큰 경우 Upper 신호를 발생시키는 록 조절기를 더 포함하는 것을 특징으로 한다. 또한 상기 지연 고정 루프는 상기 Lower 신호 및 상기 Upper 신호에 의해서 이진 특성을 가지며, 상기 Active 신호에 의하여 선형 특성을 가지는 위상 검출기를 더 포함하는 것을 특징으로 한다. 또한 상기 위상 검출기는 상기 Lower 신호가 입력되면 UP 출력을 Low로 DN 출력을 High로 하며, 상기 Upper 신호가 입력되면 UP 출력을 High로 DN 출력을 Low로 하여 전하 펌프로 전달하는 것을 특징으로 한다. 또한 상기 AND 회로는 N개의 AND 게이트를 포함하며, N개의 상기 출력 펄스들을 생성하는 것을 특징으로 한다. 또한 상기 AND 게이트는 하나의 대칭 NAND 게이트 및 하나의 인버터를 포함하는 것을 한다. 또한 상기 출력 차동 신호들이 B0-BN 및 Bb0-BbN인 경우, 상기 출력 펄스(Pn)는 Pn=Bn-1 · Bbn(n은 1부터 N까지의 정수)로 표현되는 것을 특징으로 한다. 또한 상기 주파수 체배된 출력 클록은 상기 출력 펄스(Pn)들 중에서 n이 홀수인 출력 펄스들의 합이며, 상기 출력 클록의 역신호는 상기 출력 펄스(Pn)들 중에서 n이 짝수인 출력 펄스들의 합인 것을 특징으로 한다. 또한 상기 에지컴바이너는 짧은 충·방전 경로를 가지며, 교차된 PMOS 트랜지스터 2개를 포함하여 차동으로 동작하는 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 버퍼단을 통과한 기준 클록 신호(B0)에 N개의 지연단을 포함하는 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 상기 전압 제어 지연선의 마지막 클록 신호(BN)를 록킹함으로써 지연 고정 루프를 록킹하는 단계; 상기 지연 고정 루프가 록킹된 상태에서 상기 기준 클록 신호를 상기 전압 제어 지연선의 상기 지연단들을 통과시킴으로써 상기 지연단의 개수 N만큼 균등하게 분포된 차동 클록 신호들을 생성하는 단계; 상기 차동 클록 신호들을 상기 버퍼단을 통과시켜 출력 차동 신호들을 발생시키는 단계; 상기 출력 차동 클록 신호들로부터 출력 펄스들을 발생시키는 단계; 및 상기 출력 펄스들을 모아 주파수 체배된 출력 클록 신호를 발생시키는 단계를 포함하는 지연 고정 루프 기반의 주파수 체배 방법을 제공할 수 있다.
바람직한 실시예에서, 상기 지연 고정 루프는 상기 마지막 클록 신호(BN)가 상기 기준 클록 신호(B0)의 한주기 내에서 록킹되도록 조절하는 것을 특징으로 한다. 또한 상기 출력 차동 신호들이 B0-BN 및 Bb0-BbN인 경우, 상기 출력 펄스(Pn)는 Pn=Bn-1 · Bbn(n은 1부터 N까지의 정수)로 표현되는 것을 특징으로 한다. 또한 상기 주파수 체배된 출력 클록은 상기 출력 펄스(Pn)들 중에서 n이 홀수인 출력 펄스들의 합이며, 상기 출력 클록의 역신호는 상기 출력 펄스(Pn)들 중에서 n이 짝수인 출력 펄스들의 합인 것을 특징으로 한다.
본 발명의 또 다른 측면에 따르면, 주파수 체배에 사용되는 전압 제어 지연선의 록 조절기에 있어서, 상기 전압 제어 지연선의 상기 마지막 클록 신호의 초기 지연값이 제1 임계값보다 작은 경우 Lower 신호를 발생시키는 수단; 상기 마지막 클록 신호의 초기 지연값이 상기 제1 임계값보다 크고 제2 임계값보다 작은 경우 Active 신호를 발생시키는 수단; 및 상기 마지막 클록 신호의 초기 지연값이 상기 제2 임계값보다 큰 경우 Upper 신호를 발생시키는 수단을 포함하는 록 조절기를 제공할 수 있다.
바람직한 실시예에서, 상기 전압 제어 지연선은 상기 Lower 신호 및 상기 Upper 신호에 의해서 이진 특성을 가지며, 상기 Active 신호에 의하여 선형 특성을 가지는 위상 검출기를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 측면에 따르면, 지연 고정 루프의 출력 신호인 버퍼단을 통과한 차동 클록 신호들로부터 출력 펄스들을 생성하는 AND 회로; 및 상기 출력 펄스들을 합성하여 주파수 체배된 출력 클록을 발생하는 에지컴바이너를 포함하는 지연 고정 루프 기반의 주파수 체배 장치를 제공할 수 있다.
바람직한 실시예에서, 상기 AND 회로는 N개의 AND 게이트를 포함하며, N개의 상기 출력 펄스들을 생성하는 것을 특징으로 한다. 또한 상기 AND 게이트는 하나의 대칭 NAND 게이트 및 하나의 인버터를 포함하는 것을 특징으로 한다. 또한 상기 출력 차동 신호들이 B0-BN 및 Bb0-BbN인 경우, 상기 출력 펄스(Pn)는 Pn=Bn-1 · Bbn(n은 1부터 N까지의 정수)로 표현되는 것을 특징으로 한다. 또한 상기 주파수 체배된 출력 클록은 상기 출력 펄스(Pn)들 중에서 n이 홀수인 출력 펄스들의 합이며, 상기 출력 클록의 역신호는 상기 출력 펄스(Pn)들 중에서 n이 짝수인 출력 펄스들의 합인 것을 특징으로 한다. 또한 상기 에지컴바이너는 짧은 충·방전 경로를 가지며, 교 차된 PMOS 트랜지스터 2개를 포함하여 차동으로 동작하는 것을 특징으로 한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 지연 고정 루프 기반의 주파수 체배기의 구성도이다.
도 1을 참조하면, 본 발명에 따른 주파수 체배기는 지연 고정 루프(DLL; Delay-Locked Loop, 110), AND 회로(AND Circuit, 120) 및 에지컴바이너(Edge Combiner, 140)를 포함한다.
상기 지연 고정 루프(DLL, 110)는 전압 제어 지연선(VCDL; Voltage Controlled Delay Line, 111), 버퍼단(113), 위상 검출기(Phase Detector, 115), 전하펌프(Charge Pump, 117) 및 록 조절기(Lock Controller, 119)를 포함한다. 한편 본 발명의 실시예에서 상기 지연 고정 루프(110)의 전압 제어 지연선(111)은 8개의 지연단을 포함하는데 꼭 이에 한정되는 것은 아니다. 상기 구성들을 가지는 상기 지연 고정 루프(110)의 동작을 설명하면 다음과 같다. 상기 지연 고정 루프(110)는 상기 버퍼단(113)을 통과한 기준 클록 신호(B0)에 상기 전압 제어 지연선(111)을 통과하여 상기 버퍼단(113)을 지난 마지막 클록 신호(B8)를 록킹한다. 이때 상기 지연 고정 루프(110)는 버퍼된 상기 기준 클록 신호(B0)와 상기 전압 제어 지연선(111)과 상기 버퍼단(113)을 통과한 마지막 클록 신호(B8)의 위상 차이를 상 기 위상 검출기(115)를 통하여 비교한 후, 그 위상 차이에 해당하는 신호(UP, DN)를 상기 전하 펌프(117)를 통하여 전압 신호(Vc)로 변경한다. 상기 전압 제어 지연선(111)은 상기 전압 신호(Vc)에 비례하는 지연량을 발생시키고, 결국 B0 신호와 B8 신호의 위상차는 0이 되도록 록킹된다. 본 발명과 같은 지연 고정 루프 기반의 주파수 체배기에서 상기 지연 고정 루프(110)는 상기 전압 제어 지연선(111)의 지연된 범위가 하기 <수학식 1>과 같이 되어야 한다.
Figure 112007032486712-PAT00001
VCDLdelay는 상기 B8 신호의 지연량과 같다. 상기 록 조절기(119)는 상기 전압 제어 지연선(111)의 버퍼된 상기 마지막 클록 신호(B8)가 버퍼된 기준 클록 신호(B0)의 두 주기 또는 그 이상의 주기에서 지연되어 록킹되는 하모닉 록킹(Harmonic Locking) 문제를 피하고 정확히 한 주기 지연되어 록킹이 되도록 하는 역할을 한다. 상기 록 조절기(119)의 구성 및 자세한 동작은 후술하기로 한다.
이렇게 상기 지연 고정 루프(110)가 록킹된 상태에서 전압 제어 지연선(111)은 한 주기 내에서 지연단의 개수 N(=8)만큼 균등하게 분포된 클록 신호들(A0-AN, Ab0-AbN)을 발생시킨다. 여기서 상기 A0 신호는 기준 클록 신호(Clkref)이며, 상기 Ab0 신호는 상기 기준 클록 신호(Clkref)의 역신호(Clkrefb)이다. 한편 상기 AN 신호는 상기 기준 클록 신호(Clkref)가 N개의 지연단만큼 지연된 신호이며, 상기 AbN 신호는 상기 기준 클록 신호의 역신호(Clkrefb)가 N개의 지연단만큼 지연된 신호이다. 상기 지연 고정 루프(110)의 상기 전압 제어 지연선(111)은 차동 구조로 설계되어 있으며, 따라서 상기 전압 제어 지연선(111)은 A0-AN과 Ab0-AbN의 차동 클록 신호들을 발생시킨다.
상기 버퍼단(113)은 상기 A0-AN과 Ab0-AbN의 차동 클록 신호들 입력으로 하여 B0-BN과 Bb0-BbN의 차동 클록 신호들을 발생시킨다. 즉 상기 B0-BN과 Bb0-BbN의 차동 클록 신호들은 상기 A0-AN과 Ab0-AbN의 차동 클록 신호들이 상기 버퍼단(113)을 통과한 신호에 해당된다.
상기 기준 클록 신호(Clkref)의 주기를 Tref라 할 때, 상기 지연 고정 루프(110)가 록이 된 상태에서 상기 B0-BN과 Bb0-BbN의 차동 클록 신호들은 Tref/N 시간만큼 균등하게 지연된다. 예를 들어 B0와 B1의 시간 차이는 Tref/N이다.
상기 AND 회로(120)는 상기 B0-BN과 Bb0-BbN의 차동 클록 신호들을 입력받아 Tref/N 폭을 갖는 출력 펄스(Pn, n은 1부터 N까지의 정수)들을 발생시킨다. 상기 에지컴바이너(140)는 상기 출력 펄스들을 모아 출력 클록 신호(Clkmul) 및 출력 클록 신호의 역신호(Clkmulb)를 발생시킨다.
도 2는 본 발명의 바람직한 일 실시예에 따른 주파수 체배기의 동작 파형을 나타낸 도면이다.
본 발명에 따른 주파수 체배기는 8단의 전압 제어 지연선을 사용하는 것이 바람직하며 도 2에 도시된 파형은 8단의 전압 제어 지연선 중에서 네 번째 단을 지난 출력 파형까지를 나타내고 있다. 하기 <수학식 2>는 전압 제어 지연선을 통과하여 AND 회로와 에지컴바이너를 통과한 출력 파형이 발생되는 식을 나타낸다.
Figure 112007032486712-PAT00002
상기 <수학식 2>에서 Pn(n은 1부터 N까지이 정수)은 AND 회로에서 생성된 출력 펄스를 의미하며 상기 Pn을 일반화 하면 "Pn=Bn-1 · Bbn(n은 1부터 N까지의 정수)"로 표현할 수 있다. 상기 Clkmul은 주파수 체배된 최종 출력 펄스이며, Clkmulb는 상기 주파수 체배된 최종 출력 펄스의 역신호이다. 상기 Clkmul 및 Clkmulb는 상기 출력 펄스들이 에지컴바이너를 통해 합성된 신호이며, 상기 출력 펄스들이 상기 에지컴바이너에서 합성되는 과정에서 최종 출력은 역으로 변환되어 출력된다. 상기 에지컴바이너의 구성 및 세부 동작은 후술할 도 10을 참조하여 자세히 설명하기로 한 다.
상기 최종 출력의 주파수 체배비는 전압 제어 지연선이 N개의 지연단을 가지고 있을 때 하기 <수학식 3>과 같다.
Figure 112007032486712-PAT00003
freq_Ref는 입력 주파수를 나타내고, ferq_Output Clk은 최종 출력의 주파수를 나타낸다. 본 발명의 바람직한 실시예에서의 주파수 체배기는 8단의 전압 제어 지연선을 사용하며, 이 경우 주파수 체배비는 4가 된다.
도 3은 본 발명의 바람직한 일 실시예에 따른 록 조절기의 회로도이다.
도 3을 참조하면, 본 발명의 록 조절기는 세 개의 D플리플롭(301, 303, 305), 두 개의 인버터(307, 309), 세 개의 AND 게이트(311, 313, 315) 및 두 개의 NAND 게이트(317, 319)를 포함한다. 상기 록 조절기는 지연 고정 루프의 전압 제어 지연선(VCDL)의 출력으로부터 버퍼단(Buffer)을 지난 네 개의 클록 신호 B0, B2, B4, B6을 입력으로 받아들이고, Lower 신호, Upper 신호 및 Active 신호 중에서 하나의 신호를 enable시켜 출력한다. 즉 상기 Lower 신호, Upper 신호 및 Active 신호 중 어느 하나의 신호만이 'H'가 되고 나머지 두 개의 신호는 'L'이 된다.
상기 록 조절기는 상기 네 개의 클록 신호들을 이용하여 상기 전압 제어 지연선의 버퍼된 마지막 클록 신호 B8이 하기 <수학식 4>와 같은 올바른 록킹 범위 안 에 있는지 없는 지를 판별한다. 상기 버퍼된 마지막 클록 신호 B8이 올바른 록킹 범위에 있는 겨우 상기 록 조절기는 Active 신호를 발생시킨다.
Figure 112007032486712-PAT00004
상기 <수학식 4>에서 '1.375Tref/2' 및 '2.625Tref/2'는 상기 버퍼된 마지막 클록 신호 B8이 올바른 록킹 범위에 있는 지를 판별하기 위한 본 발명에서 바람직하게 예시한 임계값들이며, 꼭 이에 한정되지는 않는다. 록 조절기는 VCDLdelay가 상기 '1.375Tref/2'보다 작은 경우 출력으로 Lower 신호를 발생시키고, VCDLdelay가 상기 '2.625Tref/2'보다 큰 경우 출력으로 Upper 신호를 발생시킨다. 이때 위상 검출기는 상기 록 조절기의 출력 신호에 따라 상기 지연 고정 루프가 하모닉 록킹(Harmonic Locking)되는 것을 피하고 올바르게 록킹되도록 조절한다. 한편 VCDLdelay가 상기 '1.375Tref/2'와 상기 '2.625Tref/2'사이에 있는 경우 록 조절기는 출력으로 Active 신호를 발생시킨다.
록 조절기의 타이밍 다이어그램은 도 4a, 도 4b, 도 4c와 같다. 도 4a에서는 B8의 지연량이 작으며, 도 4b에서는 B8의 지연량이 크며, 도 4c에서는 B8의 지연량이 적당함을 알 수 있다. 여기서 록 조절기는 도 4a와 같이 B8의 지연량이 작으면 Lower 신호를, 도 4b와 같이 B8의 지연량이 크면 Upper 신호를, 도 4c와 같이 B8의 지연량이 적당하면 Active 신호를 출력으로 발생시킨다.
도 5 내지 도 7은 본 발명의 바람직한 일 실시예에 따른 위상 검출기의 구성 및 동작을 설명하기 위한 도면들로, 도 5는 위상 검출기의 회로도이며, 도 6a, 도6b 및 도 6c는 위상 검출기의 동작을 나타내는 타이밍 다이어그램이며, 도 7은 위상 검출기의 특성을 나타낸 도면이다.
도 5 내지 도 7을 참조하면, 본 발명에 따른 위상 검출기는 선형(Linear) 특성과 이진(Binary) 특성을 갖는다. 상기 위상 검출기는 도 3을 참조하여 설명한 록 조절기의 출력 신호에 따라 3가지 모드로 동작한다. 전압 제어 지연선을 통과한 마지막 클록 신호(B8)의 초기 지연값이 '2.625Tref/2'보다 큰 경우 상기 록 조절기는 Upper 신호를 발생시키며 상기 위상 검출기는 Binary 위상 검출기처럼 동작한다. 이때 상기 록 조절기의 출력은 Upper 신호가 'H', Active 신호가 'L', Lower 신호가 'L'이 된다. 그리고 상기 위상 검출기는 UP 출력은 'H'로 만들고 DN 출력은 'L'로 만든다. 상기 위상 검출기는 상기 Active 신호가 'H'가 될 때까지 상기 출력(UP 출력 'H', DN 출력 'L')을 유지한다.
전압 제어 지연선을 통과한 마지막 클록 신호(B8)의 초기 지연값이 '1.375Tref/2'보다 작은 경우 상기 록 조절기는 Lower 신호를 발생시키고, 상기 위상 검출기는 Binary 위상 검출기처럼 동작한다. 이때 상기 록 조절기의 출력은 Upper 신호가 'L', Active 신호가 'L', Lower 신호가 'H'가 된다. 그리고 상기 위상 검출기는 UP 출력은 'L'로 만들고 DN 출력은 'H'로 만든다. 상기 위상 검출기는 상기 Active 신호가 'H'가 될 때까지 상기 출력(UP 출력 'L', DN 출력'H')을 유지한다.
전압 제어 지연선을 통과한 마지막 클록 신호(B8)의 초기 지연값이 '1.375Tref/2'보다 크고 '2.625Tref/2'보다 작은 경우 상기 록 조절기는 Active 신호를 발생시키고, 상기 위상 검출기는 Linear 위상 검출기처럼 동작한다. 이때 상기 록 조절기의 출력은 Upper 신호가 'L', Active 신호가 'H', Lower 신호가 'L'이 된다. 이때부터 상기 위상 검출기는 일반적인 위상 검출기처럼 동작을 시작하게 되고 지연 고정 루프도 출력 클록과 입력 기준 클록의 위상차를 없애기 위한 동작을 시작한다. 따라서 본 발명에 따른 위상 검출기는 이진 특성과 선형 특성을 모두 가짐으로써 상기 위상 검출기를 사용하는 경우 록킹 시간을 빨리 할 수 있으며 적은 지터가 발생된다.
도 8은 본 발명의 바람직한 일 실시예에 따른 AND 회로의 구성도이다.
도 8을 참조하면, 본 발명에 따른 AND 회로는 8개의 AND 게이트를 포함한다. 이때 상기 AND 회로가 8개의 AND 게이트를 포함하는 것은 전압 제어 지연선의 지연단이 8단으로 구성되어 있기 때문이다. 상기 구성을 가지는 AND 회로는 버퍼단을 통과한 전압 제어 지연선의 각 단의 출력 차동 신호(B0-B8, Bb0-Bb8)를 이용하여 출 력 펄스 신호(P1-P8)들을 발생시킨다. 또한 상기 출력 펄스 신호들은 에지컴바이너로 입력되어 주파수가 체배된 출력 파형 Clkmul 신호 및 Clkmulb를 발생시킨다.
상기 AND 회로에 사용된 상기 AND 게이트는 도 9에 도시된 것처럼 하나의 대칭 NAND 게이트와 하나의 인버터로 구성된다. 전압 제어 지연선(VCDL)과 버퍼단을 통과한 신호들의 동일한 경로 지연 시간을 갖게 하기 위하여 대칭 NAND 게이트가 사용된다. 도 9에 도시된 NAND 게이트를 보면 각각의 입력은 서로 바뀌어 병렬로 연결되어 있음을 알 수 있다.
도 10은 본 발명의 바람직한 일 실시예에 따른 에지컴바이너의 회로도이다.
도 10을 참조하면, 본 발명에 따른 에지컴바이너는 AND 회로에서 발생된 출력 펄스 신호(P1-P8)들을 입력으로 하여 체배된 출력 신호 Clkmul 및 Clkmulb를 발생시킨다. 상기 에지컴바이너는 짧은 충·방전 경로를 가지며 따라서 고속의 주파수 체배를 가능하게 한다. 교차된 PMOS 트랜지스터 M9 및 M10은 상기 에지컴바이너가 차동으로 동작하도록 하며 체배된 출력 신호 Clkmul 및 Clkmulb의 에지(Edge)를 가파르게 한다.
구체적인 동작을 살펴보면 P1으로 'H' 펄스가 입력되면 Clkmul은 트랜지스터 M1을 통하여 그라운드로 방전된다. 동시에 Clkmulb는 트랜지스터 M10을 통하여 'H'로 충전된다. P2는 P1이 지연된 펄스에 해당되며 P1이 'H' 펄스로 입력될 때 P2는 'L' 펄스로 입력되므로 상기 Clkmulb는 'H' 값을 유지한다. 나머지 펄스들에 대해서도 같은 동작을 반복하게 된다. 상기 에지컴바이너를 설계할 때 각각의 NMOS 트랜지스터 및 PMOS 트랜지스터의 구동능력(Drivability)을 잘 고려하여 각 트랜지스터(M1-M10)의 크기가 정해져야 한다.
도 11은 본 발명의 바람직한 일 실시예에 따른 주파수 체배 절차를 나타낸 순서도이다.
도 11을 참조하면, 먼저 본 발명에 따른 주파수 체배기는 버퍼단을 통과한 기준 클록 신호(B0)에 전압 제어 지연선(VCDL)을 통과하여 상기 버퍼단을 지난 마지막 클록 신호(BN)를 록킹함으로써 지연 고정 루프(DLL)를 록킹시킨다(단계 1101). 여기서 상기 지연 고정 루프의 록 조절기는 상기 전압 제어 지연선의 상기 버퍼된 마지막 클록 신호(BN)가 버퍼된 기준 클록 신호(B0)의 두 주기 또는 그 이상의 주기에서 지연되어 록킹되는 하모닉 록킹(Harmonic Locking) 문제를 피하고 정확히 한 주기에서 지연되어 록킹이 되도록 한다.
상기 지연 고정 루프(DLL)가 록킹된 상태에서 주파수 체배기는 기준 신호를 상기 전압 제어 지연선(VCDL)의 지연단을 통과시킴으로써 상기 지연단의 개수만큼 균등하게 분포된 차동 클록 신호들을 생성한다(단계 1103). 이후 상기 주파수 체배기는 상기 차동 클록 신호들을 상기 버퍼단을 통과시켜 출력 차동 클록 신호들을 발생시킨다(단계 1105). 여기서 상기 버퍼단을 통과한 상기 출력 차동 클록 신호들은 AND 회로의 입력으로 입력된다.
상기 AND 회로는 상기 출력 차동 클록 신호들을 입력받아 Tref/N 폭을 갖는 출력 펄스(Pn, n은 1부터 N까지의 정수)들을 발생시킨다(단계 1107).
이후 에지 컴바이너는 상기 출력 펄스들을 모아 주파수 체배된 출력 클록 신호(Clkmul) 및 출력 클록 신호의 역신호(Clkmulb)를 발생시킨다(단계 1109).
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
본 발명에 의하면 지연 고정 루프 기반의 주파수 체배기에서 동작 초기에 제어 전압 등의 특정한 신호를 주지 않고도 록 조절기를 이용하여 하모닉 록킹(Harmonic Locking) 문제를 해결할 수 있는 이점이 있다.
또한 본 발명에 의하면 이진(Binary)과 선형(Linear) 특성을 갖는 위상 검출기를 통해 빠른 록킹 시간과 저지터(Low Jitter) 특성을 가지며, 제안된 AND 회로 및 에지컴바이너를 이용하여 고속의 주파수 체배가 가능하다는 이점이 있다.

Claims (21)

  1. N개의 지연단을 가지는 전압 제어 지연선 및 버퍼단을 포함하며, 상기 버퍼단을 통과한 기준 클록 신호에 상기 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 마지막 클록 신호를 록킹하고, 상기 록킹된 상태에서 상기 기준 클록 신호로부터 상기 지연단의 개수 N만큼 균등하게 분포된 N+1개의 차동 클록 신호들을 발생시키고, 상기 차동 클록 신호들을 상기 버퍼단을 통과시키는 지연 고정 루프;
    상기 지연 고정 루프의 출력 신호인 상기 버퍼단을 통과한 상기 차동 클록 신호들로부터 출력 펄스들을 생성하는 AND 회로; 및
    상기 출력 펄스들을 합성하여 주파수 체배된 출력 클록을 발생하는 에지컴바이너를 포함하는 지연 고정 루프 기반의 주파수 체배 장치.
  2. 제1항에 있어서,
    상기 지연 고정 루프는 상기 전압 제어 지연선의 상기 마지막 클록 신호의 초기 지연값이 제1 임계값보다 작은 경우 Lower 신호를 발생시키고, 상기 마지막 클록 신호의 초기 지연값이 상기 제1 임계값보다 크고 제2 임계값보다 작은 경우 Active 신호를 발생시키고, 상기 마지막 클록 신호의 초기 지연값이 상기 제2 임계값보다 큰 경우 Upper 신호를 발생시키는 록 조절기를 더 포함하는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  3. 제2항에 있어서,
    상기 지연 고정 루프는 상기 Lower 신호 및 상기 Upper 신호에 의해서 이진 특성을 가지며, 상기 Active 신호에 의하여 선형 특성을 가지는 위상 검출기를 더 포함하는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  4. 제3항에 있어서,
    상기 위상 검출기는 상기 Lower 신호가 입력되면 UP 출력을 Low로 DN 출력을 High로 하며, 상기 Upper 신호가 입력되면 UP 출력을 High로 DN 출력을 Low로 하여 전하 펌프로 전달하는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  5. 제1항에 있어서,
    상기 AND 회로는 N개의 AND 게이트를 포함하며, N개의 상기 출력 펄스들을 생성하는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  6. 제5항에 있어서,
    상기 AND 게이트는 하나의 대칭 NAND 게이트 및 하나의 인버터를 포함하는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  7. 제5항에 있어서,
    상기 출력 차동 신호들이 B0-BN 및 Bb0-BbN인 경우, 상기 출력 펄스(Pn)는 Pn=Bn-1 · Bbn(n은 1부터 N까지의 정수)로 표현되는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  8. 제7항에 있어서,
    상기 주파수 체배된 출력 클록은 상기 출력 펄스(Pn)들 중에서 n이 홀수인 출력 펄스들의 합이며, 상기 출력 클록의 역신호는 상기 출력 펄스(Pn)들 중에서 n이 짝수인 출력 펄스들의 합인 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  9. 제1항에 있어서,
    상기 에지컴바이너는 짧은 충·방전 경로를 가지며, 교차된 PMOS 트랜지스터 2개를 포함하여 차동으로 동작하는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  10. 버퍼단을 통과한 기준 클록 신호(B0)에 N개의 지연단을 포함하는 전압 제어 지연선을 통과하여 상기 버퍼단을 지난 상기 전압 제어 지연선의 마지막 클록 신호(BN)를 록킹함으로써 지연 고정 루프를 록킹하는 단계;
    상기 지연 고정 루프가 록킹된 상태에서 상기 기준 클록 신호를 상기 전압 제어 지연선의 상기 지연단들을 통과시킴으로써 상기 지연단의 개수 N만큼 균등하게 분포된 차동 클록 신호들을 생성하는 단계;
    상기 차동 클록 신호들을 상기 버퍼단을 통과시켜 출력 차동 신호들을 발생시키는 단계;
    상기 출력 차동 클록 신호들로부터 출력 펄스들을 발생시키는 단계; 및
    상기 출력 펄스들을 모아 주파수 체배된 출력 클록 신호를 발생시키는 단계를 포함하는 지연 고정 루프 기반의 주파수 체배 방법.
  11. 제9항에 있어서,
    상기 지연 고정 루프는 상기 마지막 클록 신호(BN)가 상기 기준 클록 신호(B0)의 한주기 내에서 록킹되도록 조절하는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 방법.
  12. 제9항에 있어서,
    상기 출력 차동 신호들이 B0-BN 및 Bb0-BbN인 경우, 상기 출력 펄스(Pn)는 Pn=Bn-1 · Bbn(n은 1부터 N까지의 정수)로 표현되는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 방법.
  13. 제11항에 있어서,
    상기 주파수 체배된 출력 클록은 상기 출력 펄스(Pn)들 중에서 n이 홀수인 출력 펄스들의 합이며, 상기 출력 클록의 역신호는 상기 출력 펄스(Pn)들 중에서 n이 짝수인 출력 펄스들의 합인 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 방법.
  14. 주파수 체배에 사용되는 전압 제어 지연선의 록 조절기에 있어서,
    상기 전압 제어 지연선의 상기 마지막 클록 신호의 초기 지연값이 제1 임계값보다 작은 경우 Lower 신호를 발생시키는 수단;
    상기 마지막 클록 신호의 초기 지연값이 상기 제1 임계값보다 크고 제2 임계값보다 작은 경우 Active 신호를 발생시키는 수단; 및
    상기 마지막 클록 신호의 초기 지연값이 상기 제2 임계값보다 큰 경우 Upper 신호를 발생시키는 수단을 포함하는 록 조절기.
  15. 제13항에 있어서,
    상기 전압 제어 지연선은 상기 Lower 신호 및 상기 Upper 신호에 의해서 이진 특성을 가지며, 상기 Active 신호에 의하여 선형 특성을 가지는 위상 검출기를 포함하는 것
    을 특징으로 하는 록 조절기.
  16. 지연 고정 루프의 출력 신호인 버퍼단을 통과한 차동 클록 신호들로부터 출 력 펄스들을 생성하는 AND 회로; 및
    상기 출력 펄스들을 합성하여 주파수 체배된 출력 클록을 발생하는 에지컴바이너를 포함하는 지연 고정 루프 기반의 주파수 체배 장치.
  17. 제15항에 있어서,
    상기 AND 회로는 N개의 AND 게이트를 포함하며, N개의 상기 출력 펄스들을 생성하는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  18. 제16항에 있어서,
    상기 AND 게이트는 하나의 대칭 NAND 게이트 및 하나의 인버터를 포함하는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  19. 제16항에 있어서,
    상기 출력 차동 신호들이 B0-BN 및 Bb0-BbN인 경우, 상기 출력 펄스(Pn)는 Pn=Bn-1 · Bbn(n은 1부터 N까지의 정수)로 표현되는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  20. 제18항에 있어서,
    상기 주파수 체배된 출력 클록은 상기 출력 펄스(Pn)들 중에서 n이 홀수인 출력 펄스들의 합이며, 상기 출력 클록의 역신호는 상기 출력 펄스(Pn)들 중에서 n이 짝수인 출력 펄스들의 합인 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
  21. 제16항에 있어서,
    상기 에지컴바이너는 짧은 충·방전 경로를 가지며, 교차된 PMOS 트랜지스터 2개를 포함하여 차동으로 동작하는 것
    을 특징으로 하는 지연 고정 루프 기반의 주파수 체배 장치.
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