KR101276731B1 - 주파수 체배기 및 주파수 체배 방법 - Google Patents

주파수 체배기 및 주파수 체배 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 주파수 체배기는 복수의 지연 셀을 갖는 지연 고정 루프로부터 차동 클럭 신호를 전달받아 체배 클럭 신호 발생을 위한 펄스 신호를 생성하는 펄스 생성기를 포함하며, 상기 펄스 생성기는 상기 차동 클럭 신호를 전달받아 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단, 그리고 상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단을 포함한다.

Description

주파수 체배기 및 주파수 체배 방법{A frequency multiplier and a method using thereof}
본 발명은 주파수 체배기 및 주파수 체배 방법에 관한 것이다.
지연 고정 루프(Delay Locked Loop;DLL)는 전자 장치에서 내부 클럭을 발생시키기 위하여 이용될 수 있다. 일반적인 지연 고정 루프는 수신된 외부 클럭을 지연 라인을 이용하여 소정 시간만큼 지연시켜 외부 클럭에 동기된 내부 클럭을 발생한다. 이러한 지연 고정 루프 기반의 클럭 생성 장치는 위상 고정 루프 기반의 클럭 생성 장치 및 국부 발진기와 비교할 때 지터의 축적이 없어 위상 잡음이 적으며, 루프 필터의 구조가 간단하므로 소형화가 가능하다. 특히, 반도체 메모리 장치의 경우 외부 클럭의 주파수를 체배한 주파수를 갖는 내부 클럭을 이용함으로써 데이터 전송 속도를 증가시킬 수 있고, 정확한 위상 지연 및 듀티 비를 갖는 클럭들을 데이터 전송에 이용함으로써 고속 데이터 전송시 에러를 줄일 수 있다.
한편, 지연 고정 루프를 이용한 주파수 체배기는 일반적으로 펄스 생성기(pulse generator), 에지 컴바이너(edge combiner) 및 체배율 제어부로 구성된다. 펄스 생성기는 지연 고정 루프로부터 지연된 신호를 전달받아 플립플롭(flip-flop) 회로를 이용하여 펄스를 생성한다. 하지만, 이러한 펄스 생성기는 생성된 펄스들 간에 PVT 변화(Process, Voltage, Temperature variation)에 의한 중첩(overlap)이 발생한다. 이러한 중첩은 에지 컴바이너의 전력 소모 증가로 이어져, 결과적으로 주파수 체배기의 전력 소모를 증가시킨다.
또한, 에지 컴바이너는 PMOS 및 NMOS 트랜지스터를 이용하여 클럭 신호를 생성한다. 이 경우, 체배율이 높아질수록 필요한 PMOS 및 NMOS 트랜지스터 수가 증가하여 출력단의 접합 커패시턴스(junction capacitance)가 증가한다. 이로 인해, 체배율이 증가함에 따라 생성할 수 있는 최대 주파수의 크기가 감소하고, 주파수 체배기의 전력 소모가 증가하게 된다.
이에, 본 발명이 이루고자 하는 기술적 과제는 펄스 생성기로부터 생성되는 펄스들간의 중첩(overlap)을 보정하여 높은 체배율에서 동작 가능한 주파수 체배기를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 주파수 체배기의 전력 소모를 줄이는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 에지 컴바이너의 출력단의 접합 커패시턴스의 증가를 줄일 수 있는 주파수 체배기를 제공하는 데 있다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 주파수 체배기는 복수의 지연 셀을 갖는 지연 고정 루프로부터 차동 클럭 신호를 전달받아 체배 클럭 신호 발생을 위한 펄스 신호를 생성하는 펄스 생성기를 포함하며, 상기 펄스 생성기는 상기 차동 클럭 신호를 전달받아 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단, 그리고 상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단을 포함한다.
일 실시예에서, 상기 보정 펄스 신호를 전달받아 상기 체배 클럭 신호를 생성하는 에지 컴바이너를 더 포함할 수 있다.
일 실시예에서, 상기 에지 컴바이너는 상기 보정 펄스 신호를 전달받아 제1 중간 제어 신호를 생성하는 제어 NAND 논리 게이트, 상기 제1 중간 제어 신호를 전달받아 제1 입력 제어 신호를 생성하는 입력 NOR 논리 게이트, 상기 보정 펄스 신호를 전달받아 제2 중간 제어 신호를 생성하는 제어 NOR 논리 게이트, 그리고 상기 제2 중간 제어 신호를 전달받아 제2 입력 제어 신호를 생성하는 입력 NAND 논리 게이트를 포함할 수 있다.
일 실시예에서, 상기 에지 컴바이너는 상기 제1 입력 제어 신호를 입력받아 동작하는 PMOS 트랜지스터, 그리고 상기 제2 입력 제어 신호를 입력받아 동작하는 NMOS 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 중간 펄스 신호 생성단은 상기 차동 클럭 신호를 전달받아 중간 펄스 신호들을 생성하는 중간 NAND 논리 게이트 및 중간 NOR 논리 게이트를 포함할 수 있다.
일 실시예에서, 상기 중첩 보정단은 상기 중간 NAND 논리 게이트 및 중간 NOR 논리 게이트의 출력 신호를 전달받아 보정 펄스 신호를 생성하는 보정 NAND 논리 게이트 및 보정 NOR 논리 게이트를 포함할 수 있다.
본 발명의 일 실시예에 따른 주파수 체배기는 기준 신호를 순차적으로 지연시켜 출력하는 복수의 지연 셀을 갖는 제1 지연 라인 및 제2 지연 라인을 포함하는 지연 고정 루프, 상기 제1 지연 라인 및 제2 지연 라인과 연결되며, 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단, 그리고 상기 중간 펄스 신호 생성단과 연결되며, 상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단을 포함한다.
일 실시예에서, 상기 중간 펄스 신호 생성단은 상기 제2 지연 라인의 n(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제1 지연 라인의 n+1번째 지연 셀의 입력 신호를 전달받아 제1 중간 펄스 신호를 생성하는 중간 NOR 논리 게이트, 그리고 상기 제1 지연 라인의 n+1(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제2 지연 라인의 n+2번째 지연 셀의 입력 신호를 전달받아 제2 중간 펄스 신호를 생성하는 중간 NAND 논리 게이트를 포함할 수 있다.
일 실시예에서, 상기 중첩 보정단은 상기 중간 NOR 논리 게이트 중 n(n≥1, n은 홀수)번째 중간 NOR 논리 게이트의 출력 신호 및 상기 중간 NAND 논리 게이트 중 n+1번째 NAND 논리 게이트의 출력 신호를 입력받아 제1 보정 펄스 신호를 생성하는 보정 NAND 논리 게이트, 그리고 상기 중간 NOR 논리 게이트 중 n+2(n≥1, n은 홀수)번째 중간 NOR 논리 게이트 및 상기 중간 NAND 논리 게이트 중 n+1번째 중간 NAND 논리 게이트의 출력 신호를 입력받아 제2 보정 펄스 신호를 생성하는 보정 NOR 논리 게이트를 포함할 수 있다.
일 실시예에서, 상기 중첩 보정단과 연결되며, 상기 제1 보정 펄스 신호 및 제2 보정 펄스 신호를 전달받아 체배 클럭 신호를 생성하는 에지 컴바이너를 더 포함할 수 있다.
일 실시예에서, 상기 에지 컴바이너는 상기 보정 NAND 논리 게이트와 연결되는 제어 NAND 논리 게이트, 상기 제어 NAND 논리 게이트와 연결되는 입력 NOR 논리 게이트, 상기 보정 NOR 논리 게이트와 연결되는 제어 NOR 논리 게이트, 그리고 상기 제어 NOR 논리 게이트와 연결되는 입력 NAND 논리 게이트를 포함할 수 있다.
일 실시예에서, 상기 에지 컴바이너는 상기 입력 NOR 논리 게이트와 연결되는 PMOS 트랜지스터, 그리고 상기 입력 NAND 논리 게이트와 연결되는 NMOS 트랜지스터를 더 포함하며, 상기 PMOS 트랜지스터의 드레인 및 상기 NMOS 트랜지스터의 드레인은 서로 연결될 수 있다.
본 발명의 일 실시예에 따른 주파수 체배기는 기준 신호를 순차적으로 지연시켜 출력하는 복수의 지연 셀을 갖는 제1 지연 라인 및 제2 지연 라인을 포함하는 지연 고정 루프, 상기 제2 지연 라인의 n(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제1 지연 라인의 n+1번째 지연 셀의 입력 신호를 전달받아 제1 펄스 신호를 생성하는 복수의 NOR 논리 게이트, 그리고 상기 제1 지연 라인의 n+1(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제2 지연 라인의 n+2번째 지연 셀의 입력 신호를 전달받아 제2 펄스 신호를 생성하는 복수의 NAND 논리 게이트를 포함한다.
본 발명의 일 실시예에 따른 주파수 체배 방법에 있어서, 복수의 지연 셀을 갖는 지연 고정 루프로부터 차동 클럭 신호를 전달받아 체배 클럭 신호 발생을 위한 중간 펄스 신호들을 생성하는 단계, 상기 중간 펄스 신호들을 논리조합하여 상기 중간 펄스 신호들간의 중첩(overlap)이 보정된 보정 펄스 신호들을 생성하는 단계, 그리고 상기 보정 펄스 신호들을 이용하여 체배 클럭 신호를 생성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 체배 클럭 신호를 생성하는 단계는 상기 보정 펄스 신호들을 논리조합하여 중간 제어 신호를 생성하는 단계, 그리고 상기 중간 제어 신호들을 논리조합하여 입력 제어 신호를 생성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 주파수 체배기는 펄스 생성기로부터 생성되는 펄스 신호들간의 중첩을 보정할 수 있다.
본 발명의 일 실시예에 따른 주파수 체배기는 전력 소모를 줄일 수 있다.
본 발명의 일 실시예에 따른 주파수 체배기는 에지 컴바이너의 출력단의 접합 커패시턴스의 증가없이 생성할 수 있는 최대 주파수 크기를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 주파수 체배기를 개략적으로 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 펄스 생성기를 개략적으로 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 펄스 생성기의 처리 과정을 나타낸 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 에지 컴바이너를 개략적으로 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른 체배부를 통한 신호 처리 과정을 나타낸 타이밍 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 주파수 체배 방법을 나타낸 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 주파수 체배기의 체배율에 따른 면적을 나타낸 것이다.
도 8은 본 발명의 일 실시예에 따른 주파수 체배기의 체배 클럭 신호를 나타낸 것이다.
도 9는 본 발명의 일 실시예에 따른 주파수 체배기의 체배율에 따른 최대 주파수 크기를 나타낸 것이다.
이하에서, 다수의 다양한 실시 예, 또는 본 발명의 다양한 특징들을 구현하는 예시가 제공된다. 소자에 있어서 특정한 예시 및 배열은 본 발명을 간소하게 표현하기 위해 기술된다. 이와 같은 것들은 단순한 예시일 뿐이며, 한정적인 의미로 해석되지 않는다. 또한, 본 발명은 도면 식별 부호 및/또는 문자를 다양한 예시에서 반복한다. 이러한 반복은 간소화 및 명확화를 목적으로 사용되며, 다양한 실시 예 및/또는 논의되는 구성 간의 관계에 대하여 지정되는 것은 아니다.
또한 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 또한, 제1, 제2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어 질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어 질 것이다. 단지 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다.
본 발명의 실시예들은 주파수 체배기 및 이를 이용한 주파수 체배 방법에 관한 것이다. 본 발명의 일 실시예에 따른 주파수 체배기는 체배된 클럭 신호 생성이 요구되는 다양한 분야에 적용 가능하며, 구체적으로 반도체 메모리 등에 적용 가능하다.
본 발명의 실시예들에 따른 주파수 체배기는 체배 클럭 신호를 생성할 수 있다. 본 발명의 일 실시예에 따른 주파수 체배기의 펄스 생성기(pulse generator)는 체배 클럭 신호 생성을 위한 펄스 신호를 생성할 수 있다. 생성된 펄스 신호들 간의 중첩은 에지 컴바이너(edge combiner)의 PMOS 트랜지스터 및 NMOS 트랜지스터를 동시에 동작시켜 불필요한 전력 소모를 유발할 수 있다. 하지만, 본 발명의 일 실시예에 따른 주파수 페배기는 펄스 생성기로부터 생성되는 펄스 신호들 간의 중첩(overlap)을 보정할 수 있다. 따라서, 본 발명의 일 실시예에 따른 주파수 체배기는 전력 소모를 줄일 수 있다. 또한, 생성되는 최대 주파수 크기를 증가시킬 수 있다.
이하에서, 본 발명의 일 실시예에 따른 주파수 체배기 및 이를 이용한 주파수 체배 방법이 도면을 참조하여 상세히 설명될 것이다.
도 1은 본 발명의 일 실시예에 따른 주파수 체배기를 개략적으로 나타낸 것이다. 본 실시예에서는 예시적으로 16배의 체배율을 갖는 주파수 체배기가 설명될 것이나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 주파수 체배기는 지연 고정 루프(Delay-Locked Loop, 100) 및 체배부(200)를 포함하여 구성될 수 있다. 본 발명의 일 실시예에 따른 주파수 체배기는 지연 고정 루프(100)로부터 생성된 차동 클럭 신호들을 이용하여 체배 클럭 신호(CLKmul)를 생성할 것이다.
지연 고정 루프(100)는 전압 제어 지연 라인(Voltage Controlled Delay Line, 111), 버퍼(113), 위상 검출기(Phase Detector; PD, 115) 및 전하 펌프(Charge Pump; CP, 117)를 포함하여 구성될 수 있다. 지연 고정 루프(100)는 차동 구조로 설계될 수 있다. 본 실시예에서 전압 제어 지연 라인(111)은 기준 신호(CLKref)가 입력되는 제1 지연 라인(111a) 및 기준 신호의 역신호(CLKrefb)가 입력되는 제2 지연 라인(111b)을 포함할 수 있다. 이하에서, 기준 신호의 역신호(CLKrefb)는 '역기준 신호'로 호칭될 것이다. 제1 지연 라인(111a) 및 제2 지연 라인(111b) 각각은 복수의 지연 셀(S1 내지 S32)과 연결될 수 있다. 본 실시예에서 복수의 지연 셀(S1 내지 S32)은 예시적으로 32개일 수 있다.
지연 고정 루프(100)는 버퍼(113)를 통과한 기준 클럭 신호(D0)와 전압 제어 지연 라인(111)을 통과하여 버퍼(113)를 통과한 마지막 클럭 신호(D32)의 위상 차이를 위상 검출기(115)를 통해 검출할 수 있다. 전하 펌프(117)는 검출된 위상 차이에 상응하는 신호(UP, DN)를 전압 제어 신호(Vctrl)로 변경할 수 있다. 전압 제어 지연 라인(111)은 전압 제어 신호(Vctrl)에 비례하는 지연량을 발생시키고, 기준 클럭 신호(D0)와 마지막 클럭 신호(D32)의 위상차가 0이 되도록 락킹(locking)될 수 있다. 지연 고정 루프(100)가 락킹된 상태에서 전압 제어 지연 라인(111)은 한 주기 내에서 지연 셀(S1 내지 S32)의 개수만큼 지연된 클럭들을 발생시킬 수 있다. 구체적으로, 지연 고정 루프(100)는 차동 클럭 신호들(D0 내지 D32, D0b 내지 D32b)을 발생할 수 있다. 여기서, D0은 기준 신호(CLKref)일 수 있다. D0b는 역기준 신호(CLKrefb) 일 수 있다. 또한, Dn(n은 자연수)은 기준 클럭 신호(D0)가 지연 셀 개수만큼 지연된 신호이며, Dnb(n은 자연수)은 역기준 신호(D0b)가 지연 셀 개수만큼 지연된 신호를 의미할 수 있다. 본 실시예에서, 차동 클럭 신호들(D0 내지 D32, D0b 내지 D32b) 사이의 간격은 예시적으로 Tref/32 일 수 있다. Tref는 기준 신호(D0)의 주기를 의미할 수 있다.
체배부(200)는 펄스 생성기(210) 및 에지 컴바이너(edge combiner, 220)를 포함하여 구성될 수 있다. 펄스 생성기(210)는 체배 클럭 신호(CLKmul) 생성을 위한 펄스 신호를 생성할 수 있다. 에지 컴바이너(220)는 펄스 생성기로부터 생성된 펄스 신호의 상승 에지(rising edge) 및 하강 에지(falling edge) 마다 토글링(toggling)하여 체배 클럭 신호(CLKmul)를 생성할 수 있다.
구체적으로, 체배부(200)는 차동 클럭 신호들(D0 내지 D32, D0b 내지 D32b)을 전달받아 체배 클럭 신호(CLKmul)를 생성할 수 있다. 펄스 생성기(210)는 차동 클럭 신호들(D0 내지 D32, D0b 내지 D32b)을 이용하여 중간 펄스 신호들(M0 내지 M32)을 생성할 수 있다. 펄스 생성기(210)는 PVT(Process Voltage Temperature) 변화에 따른 중첩(overlap)이 보정된 펄스 신호들(P0 내지 P31)을 생성할 수 있다. 에지 컴바이너(220)는 보정된 펄스 신호들(P0 내지 P31)을 전달받아 체배 클럭 신호(CLKmul)를 생성할 수 있다. 본 실시예에서는 예시적으로 16배 체배된 체배 클럭 신호가 생성될 것이다. 펄스 생성기(210) 및 에지 컴바이너(220)의 더욱 상세한 구조에 대해서는 후술될 것이다.
도 2는 본 발명의 일 실시예에 따른 펄스 생성기를 개략적으로 나타낸 것이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 펄스 생성기(210)는 차동 클럭 신호들(D0 내지 D32, D0b 내지 D32b)을 전달받아 중간 펄스 신호들(M0 내지 M32)을 생성하는 중간 펄스 신호 생성단(212) 및 중간 펄스 신호들(M0 내지 M32) 간의 중첩을 보정하여 보정 펄스 신호들(P0 내지 P31)을 생성하는 중첩 보정단(213)을 포함하여 구성될 수 있다.
중간 펄스 신호 생성단(212)은 제1 지연 라인(111a) 및 제2 지연 라인(111b)과 연결될 수 있다. 구체적으로, 중간 펄스 신호 생성단(212)은 제2 지연 라인(111b)의 n(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 제1 지연 라인(111a)의 n+1번째 지연 셀의 입력 신호를 전달받아 제1 중간 펄스 신호를 생성하는 중간 NOR 논리 게이트(212a), 제1 지연 라인(111a)의 n+1(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 제2 지연 라인(111b)의 n+2 번째 지연 셀의 입력 신호를 전달받아 제2 중간 펄스 신호를 생성하는 중간 NAND 논리 게이트(212b)를 포함하여 구성될 수 있다. 중간 NOR 논리 게이트(212a) 및 중간 NAND 논리 게이트(212b)는 복수개 일 수 있으며, 지연 셀의 개수에 따라 달라질 수 있다. 본 실시예에서는 예시적으로, 중간 NOR 논리 게이트(212a) 및 중간 NAND 논리 게이트(212b)는 각각 16개일 수 있다. 중간 NOR 논리 게이트(212a) 및 중간 NAND 논리 게이트(212b)는 교대로 배치될 수 있다.
중첩 보정단(213)은 중간 NOR 논리 게이트 중 n(n≥1, n은 홀수)번째 중간 NOR 논리 게이트의 출력 신호 및 중간 NAND 논리 게이트 중 n+1번째 중간 NAND 논리 게이트의 출력 신호를 입력받아 제1 보정 펄스 신호를 생성하는 보정 NAND 논리 게이트(213a), 중간 NOR 논리 게이트 중 n+2(n≥1, n은 홀수)번째 중간 NOR 논리 게이트의 출력 신호 및 중간 NAND 논리 게이트 중 n+1번째 중간 NAND 논리 게이트의 출력 신호를 입력받아 제2 보정 펄스 신호를 생성하는 보정 NOR 논리 게이트(213b)를 포함하여 구성될 수 있다. 보정 NAND 논리 게이트(213a) 및 보정 NOR 논리 게이트(213b)는 복수개 일 수 있으며, 지연 셀의 개수에 따라 달라질 수 있다. 본 실시예에서는 예시적으로, 보정 NAND 논리 게이트(213a)는 16개, 보정 NOR 논리 게이트(213b)는 15개일 수 있다. 보정 NAND 논리 게이트(213a) 및 보정 NOR 논리 게이트(213b)는 교대로 배치될 수 있다.
상술한 구성들의 동작은 도 3의 타이밍 다이어그램을 참조하여 보다 상세히 설명될 것이다.
도 3은 본 발명의 일 실시예에 따른 펄스 생성기의 처리 과정을 나타낸 타이밍 다이어그램이다.
도 2 및 도 3을 참조하면, 기준 신호(CLKref)는 지연 고정 루프(100)의 제1 지연 라인(111a)으로 입력될 수 있다. 역기준 신호(CLKrefb)는 지연 고정 루프(100)의 제2 지연 라인(111b)으로 입력될 수 있다. D0b는 역기준 신호(CLKrefb)를 의미할 수 있다. D1은 기준 신호(CLKref)가 Tref/32 만큼 지연된 신호를 의미할 수 있다. D2b는 D0b가 Tref/16 만큼 지연된 신호를 의미할 수 있다. D3는 D1이 Tref/16 만큼 지연된 신호를 의미할 수 있다. D4b는 D2b가 Tref/16 만큼 지연된 신호를 의미할 수 있다.
중간 NOR 논리 게이트(212a)는 D0b 및 D1을 입력받을 수 있다. NOR 논리 게이트의 경우 입력되는 신호가 모두 논리 로우(ex. 0)인 경우에만 논리 하이(ex. 1)를 출력한다. 따라서, 중간 펄스 신호(M0)는 D0b 와 D1이 모두 논리 로우(ex. 0)인 구간에서 논리 하이(ex. 1)를 출력할 것이다. 즉, D0b의 하강 펄스 구간에서는 상승하고, D1의 상승 펄스 구간에서는 하강할 것이다.
중간 NAND 논리 게이트(212b)는 D1 및 D2b를 입력받을 수 있다. NAND 논리 게이트의 경우 입력되는 신호가 모두 논리 하이(ex. 1)인 경우에만 논리 로우(ex. 0)를 출력한다. 따라서, 중간 펄스 신호(M1)는 D1 와 D2b가 모두 논리 하이(ex. 1)인 구간에서 논리 로우(ex. 0)를 출력할 것이다. 즉, D1의 상승 펄스 구간에서는 하강하고, D2b의 하강 펄스 구간에서는 상승할 것이다.
계속해서, D2b 및 D3는 다음 중간 NOR 논리 게이트로 입력될 것이다. 그 동작은 상술한 중간 NOR 논리 게이트(212a)의 동작과 같을 수 있다. 또한, D3 및 D4b는 다음 중간 NAND 논리 게이트로 입력될 것이다. 그 동작은 상술한 중간 NAND 논리 게이트(212b)의 동작과 같을 수 있다.
도 3에서는 예시적으로, D0b 내지 D3, M0 내지 M2에 대해서만 도시되었지만, 이에 한정되는 것은 아니다. 즉, 상술한 중간 NOR 논리 게이트 및 중간 NAND 논리 게이트들의 동작을 통해 중간 펄스 신호(M0 내지 M32)가 생성될 수 있다. 결과적으로, 상술한 중간 NOR 논리 게이트(212a)들의 동작을 통해 제1 중간 펄스 신호(M0, M2, M4, …, M32)가 생성될 수 있다. 또한, 중간 NAND 논리 게이트(212b)들의 동작을 통해 제2 중간 펄스 신호(M1, M3, M5, …, M31)가 생성될 수 있다.
보정 NAND 논리 게이트(213a)는 M0 및 M1을 입력받을 수 있다. 이 경우, 보정 NAND 논리 게이트(213a)는 M0의 상승 펄스 구간에서 하강 펄스 구간을 갖는 보정 펄스 신호(P0)를 출력할 것이다. 보정 NOR 논리 게이트(213b)는 M1 및 M2를 입력받을 수 있다. 이 경우, 보정 NOR 논리 게이트(213b)는 M1의 하강 펄스 구간에서 상승 펄스 구간을 갖는 보정 펄스 신호(P1)를 출력할 것이다.
M2 및 M3는 다음 보정 NAND 논리 게이트로 입력될 것이다. 그 동작은 상술한 보정 NAND 논리 게이트(213a)의 동작과 동일할 수 있다. 따라서, 다음 보정 NAND 논리 게이트는 보정 펄스 신호(P2)를 출력할 것이다. 또한, M3 및 M4는 다음 보정 NOR 논리 게이트로 입력될 것이다. 그 동작은 상술한 보정 NOR 논리 게이트(213b)의 동작과 동일할 수 있다. 따라서, 다음 보정 NOR 논리 게이트는 보정 펄스 신호(P3)를 출력할 것이다.
결과적으로, 상술한 보정 NAND 논리 게이트(213a)들의 동작을 통해 제1 보정 펄스 신호(P0, P2, P4, …, P30)가 생성될 수 있다. 또한, 보정 NOR 논리 게이트(213b)들의 동작을 통해 제2 보정 펄스 신호(P1, P3, P5, …, P31)가 생성될 수 있다.
본 발명의 일 실시예에 따른 주파수 체배기의 펄스 생성기는 상술한 과정을 통해 생성된 중간 펄스 신호들(M0 내지 M32)간의 PVT 변화에 따른 중첩(overlap)을 보정할 수 있다. 구체적으로, 본 발명의 일 실시예에서는 차동 클럭 신호(D0 내지 D32, D0b 내지 D32b)을 전달받아 생성된 중간 펄스 신호들(M0 내지 M32)을 NAND 논리 게이트 및 NOR 논리 게이트를 이용하여 논리조합 함으로써 PVT 변화에 따른 중첩을 제거할 수 있다. 예를 들면, M0 와 M1 사이의 중첩, M1과 M2 사이의 중첩을 제거할 수 있다. 생성된 펄스 신호들 간의 중첩은 에지 컴바이너(edge combiner)의 PMOS 트랜지스터 및 NMOS 트랜지스터를 동시에 동작시켜 불필요한 전력 소모를 유발할 수 있다. 따라서, 본 발명의 일 실시예에 따른 주파수 체배기는 전력 소모를 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 에지 컴바이너를 개략적으로 나타낸 것이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 에지 컴바이너(220)는 펄스 생성기(210)의 중첩 보정단(213)으로부터 제1 보정 펄스 신호(P0, P2, P4, P6, …, P28, P30)를 전달받아 제1 중간 제어 신호를 생성하는 제어 NAND 논리 게이트들(221a), 제1 중간 제어 신호를 전달받아 제1 입력 제어 신호를 생성하는 입력 NOR 논리 게이트들(221b), 펄스 생성기(210)의 중첩 보정단(213)으로부터 제2 보정 펄스 신호(P1, P3, P5, P7, …, P29, P31)를 전달받아 제2 중간 제어 신호를 생성하는 제어 NOR 논리 게이트들(222a) 및 제2 중간 제어 신호를 전달받아 제2 입력 제어 신호를 생성하는 입력 NAND 논리 게이트들(222b)을 포함하여 구성될 수 있다.
예시적으로, 2개의 제어 NAND 논리 게이트(221a) 및 입력 NOR 논리 게이트(221b)는 PMOS 입력 제어단(221)을 구성할 수 있다. 2개의 제어 NOR 논리 게이트(222a) 및 입력 NAND 논리 게이트(222b)는 NMOS 입력 제어단(222)을 구성할 수 있다.
또한, 본 발명의 일 실시예에 따른 에지 컴바이너(220)는 제1 입력 제어 신호(I0, I2, I4, I6)를 각각 입력받아 동작하는 PMOS 트랜지스터(Q0, Q2, Q4, Q6) 및 제2 입력 제어 신호(I1, I3, I5, I7)를 각각 입력받아 동작하는 NMOS 트랜지스터(Q1, Q3, Q5, Q7)를 더 포함하여 구성될 수 있다. PMOS 트랜지스터(Q0, Q2, Q4, Q6) 및 NMOS 트랜지스터(Q1, Q3, Q5, Q7)의 드레인은 서로 연결될 수 있다. 체배 클럭 신호(CLKmul)는 PMOS 트랜지스터(Q0, Q2, Q4, Q6) 및 NMOS 트랜지스터(Q1, Q3, Q5, Q7)의 드레인과 연결된 출력단을 통해 생성될 것이다.
상술한 구성들의 동작은 도 5의 타이밍 다이어그램을 참조하여 보다 상세히 설명될 것이다.
도 5는 본 발명의 일 실시예에 따른 체배부를 통한 신호 처리 과정을 나타낸 타이밍 다이어그램이다.
도 4 및 도 5를 참조하면, 제어 NAND 논리 게이트(221a)는 각각 제1 보정 펄스 신호(P0, P2, P4, P6, …, P28, P30)를 입력받을 수 있다. 구체적으로, 제어 NAND 논리 게이트(221a)는 순차적으로 제1 보정 펄스 신호(P0, P2, P4, P6, …, P28, P30)를 두 개씩 입력받을 수 있다. 따라서, 제어 NAND 논리 게이트(221a)는 예시적으로 8개일 수 있다. 제어 NAND 논리 게이트(221a)는 예시적으로 제1 보정 펄스 신호(P0, P2)를 논리조합하여 제1 중간 제어 신호(R0)를 생성할 수 있다.
제어 NOR 논리 게이트(222a)는 각각 제2 보정 펄스 신호(P1, P3, P5, P7, …, P29, P31)를 입력받을 수 있다. 구체적으로, 제어 NOR 논리 게이트(222a)는 순차적으로 제2 보정 펄스 신호(P1, P3, P5, P7, …, P29, P31)를 두 개씩 입력받을 수 있다. 따라서, 제어 NOR 논리 게이트(222a)는 예시적으로 8개일 수 있다. 제어 NOR 논리 게이트(222a)는 예시적으로 제2 보정 펄스 신호(P1, P3)를 논리조합하여 제2 중간 제어 신호(R1)를 생성할 수 있다.
상술한 과정의 반복을 통해 제어 NAND 논리 게이트들은 제1 중간 제어 신호(R0, R2,…, R14)를 각각 생성할 수 있다. 제어 NOR 논리 게이트들은 제2 중간 제어 신호(R1, R3,…, R15)를 각각 생성할 수 있다.
입력 NOR 논리 게이트(221b) 각각은 제1 중간 제어 신호(R0, R2,…, R14)를 전달받아 제1 입력 제어 신호(I0, I2, I4, I6)를 생성할 수 있다. 입력 NAND 논리 게이트(222b) 각각은 제2 중간 제어 신호(R1, R3,…, R15)를 전달받아 제1 입력 제어 신호(I1, I3, I5, I7)를 생성할 수 있다.
생성된 제1 입력 제어 신호(I0, I2, I4, I6)는 PMOS 트랜지스터(Q0, Q2, Q4, Q6)의 게이트로 각각 입력될 수 있다. 구체적으로, 제1 입력 제어 신호(I0)는 PMOS 트랜지스터(Q0)의 게이트로 입력될 것이다. 제2 입력 제어 신호(I1, I3, I5, I7)는 NMOS 트랜지스터(Q1, Q3, Q5, Q7)의 게이트로 각각 입력될 수 있다. 구체적으로, 제2 입력 제어 신호(I1)은 NMOS 트랜지스터(Q1)의 게이트로 입력될 수 있다.
이에 따른 에지 컴바이너(220)의 동작은 다음과 같다. 먼저 제1 입력 제어 신호(I0) 및 제2 입력 제어 신호(I1)의 입력에 따라 PMOS 트랜지스터(Q0) 및 NMOS 트랜지스터(Q1)가 각각 동작할 것이다. 구체적으로, I0의 입력에 따라 PMOS 트랜지스터(Q0)가 동작하여 체배 클럭 신호(CLKmul)를 하이(high)로 출력하고, I1의 입력에 따라 NMOS 트랜지스터(Q1)가 동작하여 체배 클럭 신호(CLKmul)를 로우(low)로 출력할 것이다. 제1 입력 제어 신호(I0) 및 제2 입력 제어 신호(I1)의 입력에 따라 상술한 동작을 4회 반복하여 체배 클럭 신호(CLKmul)의 4개의 펄스를 생성할 수 있다.
PMOS 트랜지스터(Q2, Q4, Q6)의 동작 역시 PMOS 트랜지스터(Q0)와 동일할 수 있다. NMOS 트랜지스터(Q3, Q5, Q7)의 동작은 NMOS 트랜지스터(Q1)과 동일할 수 있다.
따라서, 제1 입력 제어 신호(I0, I2, I4, I6) 및 제2 입력 제어 신호(I1, I3, I5, I7)가 각각 PMOS 트랜지스터(Q0, Q2, Q4, Q6) 및 NMOS 트랜지스터(Q1, Q3, Q5, Q7)로 입력되면, 16배 체배된 체배 클럭 신호(CLKmul)가 생성될 수 있다.
본 발명의 일 실시예에 따른 에지 컴바이너(220)는 4개의 PMOS 트랜지스터 및 4개의 NMOS 트랜지스터를 사용하여 16배 체배된 체배 클럭 신호를 생성할 수 있다. 따라서, 출력단의 접합 커패시턴스의 증가를 막을 수 있으므로 최대 주파수 크기를 증가시킬 수 있다. 또한, 전력 소모를 감소시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 주파수 체배 방법을 나타낸 흐름도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 주파수 체배 방법은 차동 클럭 신호 생성 단계(S110), 중간 펄스 신호 생성 단계(S120), 보정 펄스 신호 생성 단계(S130), 중간 제어 신호 생성 단계(S140), 입력 제어 신호 생성 단계(S150) 및 체배 클럭 신호 생성 단계(S160)를 포함하여 수행될 수 있다.
차동 클럭 신호 생성 단계(S110)는 지연 고정 루프의 복수의 지연 셀을 통해 기준 신호(CLKref) 및 역기준 신호(CLKrefb)를 순차적으로 지연시켜 클럭 신호를 생성하는 과정을 의미할 수 있다.
중간 펄스 신호 생성 단계(S120)는 중간 NOR 논리 게이트 및 중간 NAND 논리 게이트를 통해 상기 차동 클럭 신호를 논리조합하여 각각 제1 중간 펄스 신호 및 제2 중간 펄스 신호를 생성하는 과정을 의미할 수 있다.
보정 펄스 신호 생성 단계(S130)는 보정 NAND 논리 게이트를 통해 상기 제1 중간 펄스 신호 및 제2 중간 펄스 신호를 논리조합하여 제1 보정 펄스 신호를 생성하고, 보정 NOR 논리 게이트를 통해 제1 중간 펄스 신호 및 제2 중간 펄스 신호를 논리조합하여 제2 보정 펄스 신호를 생성하는 과정을 의미할 수 있다.
중간 제어 신호 생성 단계(S140)는 제어 NAND 논리 게이트를 통해 제1 보정 펄스 신호를 논리조합하여 제1 중간 제어 신호를 생성하고, 제어 NOR 논리 게이트를 통해 제2 보정 펄스 신호를 논리조합하여 제2 중간 제어 신호를 생성하는 과정을 의미할 수 있다.
입력 제어 신호 생성 단계(S150)는 입력 NOR 논리 게이트를 통해 제1 중간 제어 신호를 논리조합하여 제1 입력 제어 신호를 생성하고, 입력 NAND 논리 게이트를 통해 제2 중간 제어 신호를 논리조합하여 제2 입력 제어 신호를 생성하는 과정을 의미할 수 있다.
체배 클럭 신호 생성 단계(S160)는 제1 입력 제어 신호를 PMOS 트랜지스터의 게이트로, 제2 입력 제어 신호를 NMOS 트랜지스터의 게이트로 입력하여 출력 신호를 생성하는 과정을 의미할 수 있다.
도 7은 본 발명의 일 실시예에 따른 주파수 체배기의 면적을 나타낸 것이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 주파수 체배기는 체배율이 증가할수록 일반적인 주파수 체배기에 비해 면적이 작아진다. 특히, 체배율이 16배인 경우 일반적인 경우에 비해 본 발명의 일 실시예에 따른 주파수 체배기의 면적 감소가 뚜렷함을 확인할 수 있다. 여기서, 일반적인 주파수 체배기는 플립플롭회로를 이용하여 펄스 생성기를 구현하고, PMOS 트랜지스터 및 NMOS 트랜지스터만으로 에지 컴바이너를 구현한 경우를 의미한다. 오늘날 대다수의 전자기기에서 고배율의 체배 클럭 신호가 요구되는 경우가 많으므로, 본 발명의 일 실시예에 따른 주파수 체배기는 16배 이상의 체배율이 요구되는 전자기기에 보다 활용도가 높을 것이다.
도 8은 본 발명의 일 실시예에 따른 주파수 체배기의 체배 클럭 신호를 나타낸 것이다. 도 8을 참조하면, 본 발명의 일 실시예에 따른 16배의 체배율을 갖는 주파수 체배기의 체배 클럭 신호가 도시된다. 예시적으로, 300 MHz의 기준 클럭 신호가 4.8 GHz의 주파수를 갖는 신호로 체배된 것을 확인할 수 있다.
도 9는 본 발명의 일 실시예에 따른 주파수 체배기의 체배율에 따른 최대 주파수 크기를 나타낸 것이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 주파수 체배기의 경우, 체배율이 증가할수록 생성되는 최대 주파수의 크기 감소가 일반적인 경우에 비해 적은 것을 확인할 수 있다. 여기서, 일반적인 주파수 체배기는 플립플롭회로를 이용하여 펄스 생성기를 구현하고, PMOS 트랜지스터 및 NMOS 트랜지스터만으로 에지 컴바이너를 구현한 경우를 의미한다. 일반적인 주파수 체배기의 경우, 펄스 생성기로부터 생성된 펄스들 간에 중첩이 발생하여 PMOS 트랜지스터 및 NMOS 트랜지스터가 동시에 턴-온(turn-on)되어 동작하기 때문이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100: 지연 고정 루프 212: 중간 펄스 신호 생성단
111: 전압 제어 지연 라인 213: 중첩 보정단
111a: 제1 지연 라인 221: PMOS 입력 제어단
111b: 제2 지연 라인 222: NMOS 입력 제어단
113: 버퍼
115: 위상 검출기
117: 전하 펌프
200: 체배부
210: 펄스 생성기
220: 에지 컴바이너

Claims (15)

  1. 복수의 지연 셀을 갖는 지연 고정 루프로부터 차동 클럭 신호를 전달받아 체배 클럭 신호 발생을 위한 펄스 신호를 생성하는 펄스 생성기를 포함하며,
    상기 펄스 생성기는
    상기 차동 클럭 신호를 전달받아 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단; 그리고
    상기 중간 펄스 신호들이 분리되도록 상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단을 포함하는 주파수 체배기.
  2. 제1 항에 있어서,
    상기 보정 펄스 신호를 전달받아 상기 체배 클럭 신호를 생성하는 에지 컴바이너를 더 포함하는 주파수 체배기.
  3. 제2 항에 있어서,
    상기 에지 컴바이너는
    상기 보정 펄스 신호를 전달받아 제1 중간 제어 신호를 생성하는 제어 NAND 논리 게이트;
    상기 제1 중간 제어 신호를 전달받아 제1 입력 제어 신호를 생성하는 입력 NOR 논리 게이트;
    상기 보정 펄스 신호를 전달받아 제2 중간 제어 신호를 생성하는 제어 NOR 논리 게이트; 그리고
    상기 제2 중간 제어 신호를 전달받아 제2 입력 제어 신호를 생성하는 입력 NAND 논리 게이트를 포함하는 것을 특징으로 하는 주파수 체배기.
  4. 제3 항에 있어서,
    상기 에지 컴바이너는
    상기 제1 입력 제어 신호를 입력받아 동작하는 PMOS 트랜지스터; 그리고
    상기 제2 입력 제어 신호를 입력받아 동작하는 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 주파수 체배기.
  5. 복수의 지연 셀을 갖는 지연 고정 루프로부터 차동 클럭 신호를 전달받아 체배 클럭 신호 발생을 위한 펄스 신호를 생성하는 펄스 생성기를 포함하며,
    상기 펄스 생성기는
    중간 NAND 논리 게이트 및 중간 NOR 논리 게이트를 포함하여, 상기 차동 클럭 신호를 전달받아 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단;
    상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단; 및
    상기 보정 펄스 신호를 전달받아 상기 체배 클럭 신호를 생성하는 에지 컴바이너를 포함하는 주파수 체배기.
  6. 제5 항에 있어서,
    상기 중첩 보정단은
    상기 중간 NAND 논리 게이트 및 상기 중간 NOR 논리 게이트의 출력 신호를 전달받아 보정 펄스 신호를 생성하는 보정 NAND 논리 게이트 및 보정 NOR 논리 게이트를 포함하는 것을 특징으로 하는 주파수 체배기.
  7. 기준 신호를 순차적으로 지연시켜 출력하는 복수의 지연 셀을 연결하는 제1 지연 라인 및 상기 복수의 지연 셀을 연결하는 제2 지연 라인을 포함하는 지연 고정 루프;
    상기 제1 지연 라인 및 상기 제2 지연 라인과 연결되며, 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단; 그리고
    상기 중간 펄스 신호 생성단과 연결되며, 상기 중간 펄스 신호들이 분리되도록 상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단을 포함하는 주파수 체배기.
  8. 기준 신호를 순차적으로 지연시켜 출력하는 복수의 지연 셀을 연결하는 제1 지연 라인 및 상기 복수의 지연 셀을 연결하는 제2 지연 라인을 포함하는 지연 고정 루프;
    상기 제1 지연 라인 및 상기 제2 지연 라인과 연결되며, 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단; 그리고
    상기 중간 펄스 신호 생성단과 연결되며, 상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단을 포함하며,
    상기 중간 펄스 신호 생성단은
    상기 제2 지연 라인의 n(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제1 지연 라인의 n+1번째 지연 셀의 입력 신호를 전달받아 제1 중간 펄스 신호를 생성하는 중간 NOR 논리 게이트; 그리고
    상기 제1 지연 라인의 n+1(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제2 지연 라인의 n+2번째 지연 셀의 입력 신호를 전달받아 제2 중간 펄스 신호를 생성하는 중간 NAND 논리 게이트를 포함하는 것을 특징으로 하는 주파수 체배기.
  9. 제8 항에 있어서,
    상기 중첩 보정단은
    상기 중간 NOR 논리 게이트 중 n(n≥1, n은 홀수)번째 중간 NOR 논리 게이트의 출력 신호 및 상기 중간 NAND 논리 게이트 중 n+1번째 NAND 논리 게이트의 출력 신호를 입력받아 제1 보정 펄스 신호를 생성하는 보정 NAND 논리 게이트; 그리고
    상기 중간 NOR 논리 게이트 중 n+2(n≥1, n은 홀수)번째 중간 NOR 논리 게이트 및 상기 중간 NAND 논리 게이트 중 n+1번째 중간 NAND 논리 게이트의 출력 신호를 입력받아 제2 보정 펄스 신호를 생성하는 보정 NOR 논리 게이트를 포함하는 것을 특징으로 하는 주파수 체배기.
  10. 제7 항에 있어서,
    상기 중첩 보정단과 연결되며, 상기 보정 펄스 신호 전달받아 체배 클럭 신호를 생성하는 에지 컴바이너를 더 포함하는 주파수 체배기.
  11. 제9 항에 있어서,
    상기 보정 NAND 논리 게이트와 연결되는 제어 NAND 논리 게이트;
    상기 제어 NAND 논리 게이트와 연결되는 입력 NOR 논리 게이트;
    상기 보정 NOR 논리 게이트와 연결되는 제어 NOR 논리 게이트; 그리고
    상기 제어 NOR 논리 게이트와 연결되는 입력 NAND 논리 게이트;
    를 포함하는 에지 컴바이너를 더 포함하는 것을 특징으로 하는 주파수 체배기.
  12. 제11 항에 있어서,
    상기 에지 컴바이너는
    상기 입력 NOR 논리 게이트와 연결되는 PMOS 트랜지스터; 그리고
    상기 입력 NAND 논리 게이트와 연결되는 NMOS 트랜지스터를 더 포함하며,
    상기 PMOS 트랜지스터의 드레인 및 상기 NMOS 트랜지스터의 드레인은 서로 연결되는 것을 특징으로 하는 주파수 체배기.
  13. 기준 신호를 순차적으로 지연시켜 출력하는 복수의 지연 셀을 연결하는 제1 지연 라인 및 상기 복수의 지연 셀을 연결하는 제2 지연 라인을 포함하는 지연 고정 루프;
    상기 제2 지연 라인의 n(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제1 지연 라인의 n+1번째 지연 셀의 입력 신호를 전달받아 제1 펄스 신호를 생성하는 복수의 NOR 논리 게이트; 그리고
    상기 제1 지연 라인의 n+1(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제2 지연 라인의 n+2번째 지연 셀의 입력 신호를 전달받아 제2 펄스 신호를 생성하는 복수의 NAND 논리 게이트를 포함하는 주파수 체배기.
  14. 복수의 지연 셀을 갖는 지연 고정 루프로부터 차동 클럭 신호를 전달받아 체배 클럭 신호 발생을 위한 중간 펄스 신호들을 생성하는 단계;
    상기 중간 펄스 신호들을 논리조합하여 상기 중간 펄스 신호들이 분리되도록 상기 중간 펄스 신호들간의 중첩(overlap)이 보정된 보정 펄스 신호들을 생성하는 단계; 그리고
    상기 보정 펄스 신호들을 이용하여 체배 클럭 신호를 생성하는 단계를 포함하는 주파수 체배 방법.
  15. 제14 항에 있어서,
    상기 체배 클럭 신호를 생성하는 단계는
    상기 보정 펄스 신호들을 논리조합하여 중간 제어 신호를 생성하는 단계; 그리고
    상기 중간 제어 신호들을 논리조합하여 입력 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 주파수 체배 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110113009B (zh) * 2018-02-01 2023-05-23 长鑫存储技术有限公司 倍频电路及倍频器
KR102719706B1 (ko) * 2021-11-29 2024-10-18 연세대학교 산학협력단 광대역 임펄스 생성 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060108367A (ko) * 2005-04-13 2006-10-18 고려대학교 산학협력단 지연고정루프를 이용한 주파수 체배기
KR20080017641A (ko) * 2006-08-21 2008-02-27 삼성전자주식회사 클록 체배기 및 이를 포함하는 클록 생성기
KR20080088250A (ko) * 2007-03-29 2008-10-02 고려대학교 산학협력단 자가 보정 기능을 갖는 지연 고정 루프 기반의 주파수 체배장치 및 방법
KR20080096969A (ko) * 2007-04-30 2008-11-04 고려대학교 산학협력단 지연 고정 루프 기반의 주파수 체배 장치 및 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3517058B2 (ja) 1995-07-26 2004-04-05 東芝マイクロエレクトロニクス株式会社 周波数逓倍回路及び半導体集積回路
KR101000486B1 (ko) 2008-06-05 2010-12-14 고려대학교 산학협력단 지연고정 루프 기반의 주파수 체배기
US8058913B2 (en) * 2008-07-17 2011-11-15 Korea University Industrial & Academic Collaboration Foundation DLL-based multiphase clock generator
US7948274B2 (en) 2009-09-30 2011-05-24 Nokia Corporation Frequency generation circuitry and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060108367A (ko) * 2005-04-13 2006-10-18 고려대학교 산학협력단 지연고정루프를 이용한 주파수 체배기
KR20080017641A (ko) * 2006-08-21 2008-02-27 삼성전자주식회사 클록 체배기 및 이를 포함하는 클록 생성기
KR20080088250A (ko) * 2007-03-29 2008-10-02 고려대학교 산학협력단 자가 보정 기능을 갖는 지연 고정 루프 기반의 주파수 체배장치 및 방법
KR20080096969A (ko) * 2007-04-30 2008-11-04 고려대학교 산학협력단 지연 고정 루프 기반의 주파수 체배 장치 및 방법

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