CN104639157A - 定时调整电路和半导体集成电路装置 - Google Patents

定时调整电路和半导体集成电路装置 Download PDF

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Abstract

一种定时调整电路包括电压控制延迟线、相位检测器、控制电压生成电路以及启动电路。该电压控制延迟线接收输入时钟信号以及生成多相时钟，多相时钟中的每个时钟的延迟量根据控制电压而变化。该相位检测器对第一时钟与第二时钟之间的相位差进行检测，第一时钟是参考时钟，第二时钟是从电压控制延迟线生成的。该控制电压生成电路基于所检测到的相位差生成控制电压。该启动电路在激活后工作一定时间段，以及使控制电压在第一电压与第二电压之间连续地变化。

Description

定时调整电路和半导体集成电路装置
技术领域
本文中所讨论的实施方式涉及定时调整电路和半导体集成电路装置。
背景技术
近年来，用于计算机和其他信息处理装置的半导体存储器(例如，DRAM：动态随机存取存储器)、处理器等的性能有了显著改进。因此，优选的是在安装在电路板上的芯片之间以及芯片内的多个元件和电路块之间正确且迅速地实施信号传输。
鉴于此，例如，存在一种已知的技术，其中：将定时调整电路(例如，DLL电路：延迟锁相环电路)设置在接收侧；通过延迟通过DLL电路的输入时钟信号而生成多相时钟；以及以适当的定时读取(确定)数据。
另一方面，还存在一种已知的、在诸如计算机总线的高速接口处使串行数据和并行数据互换的SerDes(串行器/解串器)，并且DLL电路也被用在SerDes中。
例如，DLL电路具有多个级联的延迟单元以控制来自第一延迟单元(0度)的信号与来自第一延迟单元的后级的第二延迟单元(360度)的信号之间的相位差变为0。
然后，DLL电路使用来自第一延迟单元与第二延迟单元之间的延迟单元的信号生成多个具有不同相位(多相时钟)的信号。应注意，DLL电路(定时调整电路)不仅被用在SerDes中，而且被广泛用在各种电子电路(半导体集成电路装置)中。
如上所述，例如，具有多个级联的延迟单元的DLL电路被用在诸如SerDes的各种电子电路中。使用这种采用DLL电路的电子电路，存在下述的可能性：例如，DLL电路中的相位频率检测器(PFD：相位检测器)在通过电源应用启动时出现故障。
换句话说，当DLL电路的输入信号(输入时钟信号)的频率变得较高时，PFD的可操作范围变窄，因此，例如，PFD在启动时出现故障，这可能使得难以生成定时调整的输出信号。
在这方面，已经提出了各种定时调整电路。
专利文献1：日本公开特许公报No.2010-114873
专利文献2：日本公开特许公报No.2006-025131
专利文献3：日本公开特许公报No.2011-055482
非专利文献1：Kwon,Jae-Wook等人的“A 3.0 Gb/s clock datarecovery circuits based on digital DLL for clock-embedded displayinterface，”欧洲固态电路会议(ESSCIRC)，2012 Proceedings of the，IEEE，2012年9月。
因此，本实施方式一方面的目的是提供一种即使当输入时钟信号的频率高时仍正常工作而不发生故障的定时调整电路。
发明内容
根据实施方式的一方面，提供了一种包括电压控制延迟线、相位检测器、控制电压生成电路以及启动电路的定时调整电路。
电压控制延迟线接收输入时钟信号以及生成多相时钟，多相时钟中的每个时钟的延迟量根据控制电压而变化。相位检测器对第一时钟与第二时钟之间的相位差进行检测，第一时钟是参考时钟，第二时钟是从电压控制延迟线生成的。
控制电压生成电路基于所检测到的相位差生成控制电压。启动电路在激活后工作一定时间段，以及使控制电压在第一电压与第二电压之间连续地变化。
附图说明
图1是描绘了定时调整电路的示例的框图；
图2是描绘了图1中所描绘的定时调整电路中的延迟单元的示例的电路图；
图3A和图3B是示出了图1中所描绘的定时调整电路的操作的图；
图4A和图4B是示出了在图1中所描绘的定时调整电路中启动时的延迟的图；
图5A、图5B、图5C和图5D是示出了图1中所描绘的定时调整电路中的相位频率检测器针对不同的输入时钟信号的操作的图；
图6A、图6B和图6C是示出了图1中所描绘的定时调整电路中的相位频率检测器的正常工作状态和故障状态的图；
图7是描绘了定时调整电路的第一实施方式的框图；
图8是描绘了从图7中所描绘的第一实施方式的定时调整电路中提取的启动电路的电路图；
图9是示出了图8中所描绘的启动电路的操作的定时图；
图10是描绘了定时调整电路的第二实施方式的框图；
图11是示出了图10中所描绘的第二实施方式的定时调整电路的操作的图；
图12是描绘了定时调整电路的第三实施方式的框图；
图13是描绘了定时调整电路的第四实施方式的框图；
图14是示出了图13中所描绘的第四实施方式的定时调整电路的操作的图；
图15是示出了各实施方式的定时调整电路的效果的图；以及
图16是描绘了采用实施方式的定时调整电路的半导体集成电路装置的示例的框图。
具体实施方式
首先，在描述定时调整电路和半导体集成电路装置的实施方式之前，将参照图1至图6C描述定时调整电路及其有问题的点的示例。
图1是描绘了定时调整电路(DLL电路)的示例的框图。在图1中，附图标记1指示电压控制延迟线(VCDL)，附图标记101至附图标记112指示延迟单元，以及附图标记203至附图标记211指示波形整形单元。此外，附图标记3指示相位频率检测器(PFD：相位检测器)，附图标记4指示电荷泵(CP)以及附图标记5指示电容器。
如图1中所描绘的那样，VCDL 1具有多个级联的延迟单元101至延迟单元112，并且延迟单元103至延迟单元111的输出信号分别经由对应的波形整形单元203至波形整形单元211输出。
例如，波形整形单元203至波形整形单元211是缓冲电路，该缓冲电路通过将输出信号的振幅电平放大至典型的逻辑电平来对延迟单元103至延迟单元111的输出信号进行输出。例如，缓冲电路是互补金属氧化物半导体(CMOS)缓冲电路。
将波形整形单元203的输出信号给予PFD 3的一个输入端，波形整形单元203的输出信号即，通过对延迟单元103的输出信号(具有0度相位的信号)的波形进行整形而获得的信号(CK0：参考时钟信号)REF。
此外，将波形整形单元211的输出信号给予PFD 3的另一输入端，波形整形单元211的输出信号即，通过对延迟单元111的输出信号(具有360度相位的信号)的波形进行整形而获得的信号(CK360：反馈时钟信号)FB。
相位频率检测器(PFD)3对已经被输入到PFD 3中的、波形整形单元203的输出信号(参考时钟信号)REF与波形整形单元211的输出信号(反馈时钟信号)FB之间的相位差进行检测，并且将上升信号UP或下降信号DN输出至CP 4。
电荷泵(CP)4根据来自PFD 3的信号UP、信号DN对电容器5存储的电荷进行控制。因此，控制电压Vcntl被控制，以使得参考时钟信号REF的相位和反馈时钟信号FB的相位彼此同步(360度(＝0度))。
在图1中，七个延迟单元104至延迟单元110设置在延迟单元(第一延迟单元)103与延迟单元(第二延迟单元)111之间。然后，通过控制以将与第一延迟单元103的输出信号CK0对应的信号REF的相位和与第二延迟单元111的输出信号CK360对应的信号FB的相位同步，可以获得八相时钟CK0、时钟CK45、时钟CK90、……、时钟CK360。
当n和m是正整数且n小于m时，例如，参考时钟信号REF是来自第n级延迟单元的输出，以及反馈时钟信号FB是来自第m级延迟单元的输出。
图2是描绘了图1中所描绘的定时调整电路中的延迟单元的示例的电路图。图3A和图3B是示出了图1中所描绘的定时调整电路的操作的图。图3A描绘了信号CK0、信号CK90、信号CK180、信号CK270以及信号CK360之间的关系；图3B描绘了控制电压Vcntl与延迟时间之间的关系。
如图2中所描绘的那样，延迟单元100(延迟单元101至延迟单元112)都具有相同的电路配置，并且每个延迟单元具有p沟道MOS(pMOS)晶体管Qp1至p沟道MOS(pMOS)晶体管Qp5和n沟道MOS(nMOS)晶体管Qn1至n沟道MOS(nMOS)晶体管Qn4。
现在，采用图1中的延迟单元108作为描绘对应关系的示例。在图2中所描绘的延迟单元100(延迟单元108)的输入端的差分对晶体管Qn1和晶体管Qn2的栅极分别对应于差分输入端IN和差分输入端/IN。输入端IN指示正逻辑(非反向逻辑)输入端以及/IN指示负逻辑(反向逻辑)输入端。
此外，晶体管Qp2的漏极的连接节点(晶体管Qp1的栅极和漏极)和晶体管Qn1的漏极对应于负逻辑(反向逻辑)输出端/OUT。此外，晶体管Qp3的漏极的连接节点(晶体管Qp4的栅极和漏极)和晶体管Qn2的漏极对应于正逻辑(非反向逻辑)输出端OUT。
如图2中所描绘的那样，控制电压Vcntl被施加至nMOS晶体管Qn3和nMOS晶体管Qn4的栅极，以及晶体管Q3和晶体管Q4的驱动能力(流动电流)是由控制电压Vcntl的电压电平来控制的。
当控制电压Vcntl的电压电平为高时，晶体管Qn3充分导通并且晶体管Qn4也充分导通，从而晶体管Qp2和晶体管Qp3的栅极电压为低。以此方式，延迟单元100的驱动能力变大，从而缩短了延迟时间。另一方面，当控制电压Vcntl的电平为低时，由延迟单元100引起的延迟时间变长。
换句话说，如图3B中所描绘的那样，在初始状态下，控制电压Vcntl为0(Vcntl＝0)，其中VCDL 1(延迟单元101至延迟单元112)不传播信号。此外，已经被输入到PFD 3的反馈时钟信号FB和参考时钟信号REF不从0(REF＝0，FB＝0)通过。因此，控制电压Vcntl保持初始状态(Vcntl＝0)。
例如，当控制电压Vcntl的电平(电压)超过晶体管Qn3和晶体管Qn4的阈值电压Vth时，延迟单元100中的每个延迟单元(延迟单元101至延迟单元112)开始工作。随着控制电压Vcntl的电平(电压)变得越高，每个延迟单元的驱动能力变得越高，从而缩短了延迟时间。
应注意，波形整形单元203至波形整形单元211都具有相同的电路配置，并且每个波形整形单元的延迟时间是固定的。因此，例如，当DLL电路(定时调整电路)被锁定时，来自波形整形单元203至波形整形单元211的八相时钟输出与从延迟单元103至延迟单元111输出的其中每个具有45度相位差的八相时钟CK0、时钟CK45、时钟CK90、……、时钟CK360对应。
接下来，将通过消除由波形整形单元203至波形整形单元211引起的固定延迟定时描述来自延迟单元103至延迟单元111的输出信号，并且考虑将该输出信号作为多相时钟CK0至时钟CK360以简化描述。
参照图3A，图1中的延迟单元103、延迟单元105、延迟单元107、延迟单元109以及延迟单元111的输出信号将被描述作为波形整形单元203、波形整形单元205、波形整形单元207、波形整形单元209以及波形整形单元211的输出信号(时钟信号CK0、时钟信号CK90、时钟信号CK180、时钟信号CK270、时钟信号CK360)。
信号CK0是通过由三级延迟单元101至103对输入时钟信号CLK进行延迟而获得的信号。例如，输入时钟信号CLK表示正逻辑和负逻辑的差分(互补)输入时钟信号。
信号CK90是通过由五级延迟单元101至105对输入时钟信号CLK进行延迟而获得的信号，即，通过由两级延迟单元104和105对延迟单元103的输出信号CK0进行进一步延迟而获得的信号。
此外，信号CK180是通过由七级延迟单元101至107对输入时钟信号CLK进行延迟而获得的信号，即，通过由两级延迟单元106和107进一步对延迟单元105的输出信号CK90进行延迟而获得的信号。然后，通过由延迟单元进行顺序地延迟类似地生成其他信号CK270、CK360(＝CK0)。
当四相时钟CK0(CK360)、时钟CK90、时钟CK180、时钟CK270描绘于图3A中时，可以通过改变延迟单元的级数类似地生成八相时钟CK0、时钟CK45、时钟CK90、……、时钟CK360或其他多相时钟。
参照图1和图2所描述的DLL电路(定时调整电路)通过对输入时钟信号CLK进行顺序地延迟生成多相(八相)时钟信号。控制电压Vcntl被施加至所有延迟单元101至延迟单元112(延迟单元100)的晶体管Qn3和晶体管Qn4的栅极，并且控制电压Vcntl的电平被反馈控制以对信号REF和信号FB进行同步。
同样，通过对参考时钟信号REF的相位和反馈时钟信号FB的相位进行同步(调整至0度)，从延迟单元103至延迟单元111获得其中每个具有45度相位差的八个信号(八相时钟：多相时钟)。
应注意，当延迟单元101至112和波形整形单元203至211具有差分配置时，延迟单元101至112和波形整形单元203至211可以具有单端配置。应理解，VCDL 1的配置、设置在第一延迟单元103与第二延迟单元111之间的延迟单元的级数、延迟单元和波形整形单元的电路配置等可以以各种方式进行修改。
同时，在上述的图2中，当在启动时控制电压被限定为Vcntl＝0V时，由于对VCDL 1配置的延迟单元101至112(延迟单元100)不工作，所以如图1中所描绘的DLL电路(定时调整电路)没有被激活。因此，将参照图4A和图4B描述其中在启动时将电源电压(高电位电源电压)VDD给作控制电压Vcntl的情况。
图4A和4B是示出了图1中所描绘的定时调整电路在启动时的延迟的图。图4A描绘了控制电压Vcntl与延迟时间之间的关系；图4B描绘了在激活时(t0)控制电压Vcntl的时间过渡。
首先，通过将电源电压(高电位电源电压)VDD给作控制电压Vcntl以及，然后，由此减小控制电压Vcntl的电平，一个延迟单元100(延迟单元101至延迟单元112)的延迟时间如图4A中所示变化。
此外，如图4B所示，通过在激活时将电源电压VDD给作控制电压Vcntl以及，然后，通过上述的定时调整电路(DLL电路)执行反馈控制，控制电压Vcntl朝向其中生成稳定的多相时钟的锁定电压V锁定变化。
图5A、图5B、图5C和图5D是示出了图1中所描绘的定时调整电路中的相位频率检测器针对不同的输入时钟信号的工作的图。
图5A和图5C描绘了当输入时钟信号CLK是第一频率时的情况；图5B和图5D描绘了当输入时钟信号CLK是为第一频率的两倍的第二频率时的情况。例如，作为输入时钟信号CLK的频率，假设频率为大约几GHz到几十GHz。
此外，图5A和图5B描绘了PFD 3的输入信号REF、FB和输出信号UP、DN；图5C和图5D描绘了PFD 3的输入相位与输出相位之间的关系。应注意，图5A和图5B描绘了当参考时钟信号REF在反馈时钟信号FB的上升定时之前上升(REF的相位先于FB的相位)的情况。
例如，作为在激活时的控制，当启动VCDL 1的延迟控制时，控制电压Vcntl被设定成高于锁定电压V锁定的电压。因此，参考时钟信号REF被掩蔽一预定时间段，并且参考时钟信号REF在输出(上升的)反馈时钟信号FB之后被输出。
因此，虽然未在图1中描绘，例如，等效于如将在图7中描绘的掩蔽电路61、掩蔽电路62的电路被设置以在激活时在反馈时钟信号FB之后输出参考时钟信号REF。应注意，当REF是在FB之后输出时，下降信号DN首先从PFD 3输出。
此外，为了避免其中既不输出上升信号UP也不输出下降信号DN的情况，正常提供如图5A和图5B中所描绘的对信号UP和信号DN两者进行输出的同步导通时间段δ1。应注意，附图标记δ2指示设置时间段，在此期间，PFD 3对来自信号REF和信号FB的过渡(上升定时)的相位差进行检测并且对信号(脉冲)UP、信号DN进行控制。
如根据比较图5A和图5B所描述的那样，即使当输入时钟信号CLK的频率变为两倍(周期T变成一半：T/2)时，在其中信号UP、信号DN被同步输出期间，同步导通时间段δ1和PFD 3的设置时间段δ2不变。
换句话说，如根据比较图5C和图5D所描述的那样，即使当输入时钟信号CLK的频率变为两倍，其中PFD 3不能适当工作的非工作范围Rd(＝δ1+δ2)不变。然后，在PFD 3的输出相位中当输入时钟信号CLK的频率变为两倍多时，正常工作范围(可操作的相位范围)从Rca明显减小到Rcb。
图6A、图6B和图6C是示出了图1中所描绘的定时调整电路中的相位频率检测器的正常工作状态和故障状态的图。图6A和图6B描绘了PFD(相位频率检测器)3的输入信号REF、FB和输出信号UP、DN。图6A描绘了正常工作状态；图6B描绘了故障状态。
此外，图6C描绘了正常工作状态和故障状态下的控制电压Vcntl的时间过渡。在图6C中，曲线La指示正常工作状态下的控制电压Vcntl的时间过渡，而曲线Lb指示故障状态下的控制电压Vcntl的时间过渡。此外，在图6C中，附图标记t0指示激活定时，而t1指示发生故障的定时。
图6A至图6C描绘了当控制电压Vcntl从高电位电源电压VDD减小至生成稳定多相时钟的锁定电压V锁定的情况。参考时钟信号REF在反馈时钟信号FB的上升定时之前上升。换句话说，REF的相位先于FB的相位。
首先，如图6A中所描绘的那样，在正常工作状态下，控制电压Vcntl被控制为从高于锁定电压V锁定的电源电压VDD下降。换句话说，由于REF的上升定时在FB的上升定时之前到来，所以输出高电平“H”的长周期脉冲信号DN。应注意，如上所述，附图标记δ1指示在信号UP、信号DN被同步输出期间的同步导通时间段，以及δ2指示PFD 3的设置时间段。
然后，例如，如图6A中所描绘的那样，通过如图6C中的曲线La所指示的那样正常地执行反馈控制，控制电压Vcntl被控制成从电源电压VDD下降到收敛于锁定电压V锁定。
另一方面，如图6B中所描绘的那样，在故障状态下，例如，当PFD3通过确定REF的上升定时在FB的上升定时之后来执行处理时，输出其“H”时间段大于信号DN的脉冲信号UP。
应注意，当参考时钟信号REF或反馈时钟信号FB的下一个边缘在δ1+δ2的部分中上升时，可能会发生上述的故障状态。
同样，例如，当在定时t1确定REF的上升定时在FB的上升定时之后到来时，如图6C的曲线Lb所指示的那样，控制电压Vcntl被控制成增加以保持在电源电压VDD处。因此，DLL电路变得难以生成定时调整输出信号。
下面将参照附图详细描述定时调整电路和半导体集成电路装置的实施方式。图7是描绘了定时调整电路的第一实施方式的框图。
在图7中，附图标记1指示电压控制延迟线(VCDL)，附图标记101至附图标记112指示延延迟单元，附图标记203至附图标记211指示波形整形单元，以及附图标记3指示相位频率检测器(PFD：相位检测器)。此外，附图标记4指示电荷泵(CP)，附图标记5指示电容器，附图标记61和附图标记62指示掩蔽电路以及附图标记7指示启动电路。
如根据图7与上述图1之间的比较所描绘的那样，参照图1中所描绘的定时调整电路，第一实施方式的定时调整电路(DLL电路)具有附加的启动电路7。
应注意，在图7中，设置了由与非(NAND)门73(晶体管74的栅极信号xstup)的输出信号控制的掩蔽电路61、掩蔽电路62，并且参考时钟信号REF是在输出反馈时钟信号FB'之后输出的。
VCDL 1包括多个级联的延迟单元101至延迟单元112。延迟单元103至延迟单元111的输出信号经由相应的波形整形单元203至波形整形单元211分别输出作为时钟信号(多相时钟)CK0至时钟信号CK360。
在第一实施方式的定时调整电路中，例如，延迟单元101至延迟单元112和波形整形单元203至波形整形单元211可以采用等效于参照图1所描述的定时调整电路的那些延迟单元和波形整形单元或者任何已知的技术。特别地，例如，可以采用图2中所描绘的为延迟单元101至延迟单元112的延迟单元100。
例如，波形整形单元203至波形整形单元211是缓冲电路，该缓冲电路通过将输出信号的振幅电平放大至典型的逻辑电平来对延迟单元103至延迟单元111的输出信号进行输出。例如，缓冲电路是CMOS缓冲电路。通过由波形整形单元203对延迟单元103的输出信号(具有0度相位的信号)的波形进行整形而获得的信号(CK0：参考时钟信号)REF由掩蔽电路61掩蔽一预定时间段并且被设置作为给PFD 3的一个输入端的信号REF'。
另外，通过由波形整形单元211对延迟单元111的输出信号(具有360度相位的信号)的波形进行整形而获得的信号(CK360：反馈时钟信号)FB被掩蔽电路62掩蔽一预定时间段并且被设置作为给PFD 3的另一输入端的信号FB'。
PFD 3对输入参考时钟信号REF'与反馈时钟信号FB'之间的相位差进行检测并且将上升信号UP或下降信号DN输出给CP 4。例如，掩蔽电路61、掩蔽电路62是用来掩蔽控制REF和FB以使得在激活时在输出(上升的)信号FB'之后输出信号REF'并且通过与非门73的输出信号(xstup)进行控制。
CP 4根据来自PFD 3的信号UP、信号DN对电容器5存储的电荷进行控制。因此，控制电压Vcntl被控制以使得参考时钟信号REF(REF')的相位和反馈时钟信号FB(FB')的相位彼此同步(360度(＝0度))。
应注意，在图7中，以与参照图1所描述的方式相同的方式，设置在第一延迟单元103与第二延迟单元111之间的延迟单元的级数不限于七级，并且可以生成期望数目的多相时钟。此外，应注意，电路配置可以是单端配置以替代差分配置。
例如，启动电路7具有三级级联的触发器711至触发器713、反相器721、反相器722、与非门73以及pMOS晶体管74。启动电路7对控制电压Vcntl进行控制以使得在激活时控制电压Vcntl变成在瞄准目标电压(锁定电压)V锁定附近的电压。
同样，例如，即使当输入时钟信号CLK的频率为高并且PFD 3的可操作相位范围窄时，PFD 3不发生故障，从而使DLL电路(定时调整电路)能够生成定时调整输出信号。
图8是描绘了从图7中所描绘的第一实施方式的定时调整电路中提取的启动电路的电路图；图9是示出了图8中所描绘的启动电路的工作的时序图。
如图8中所描绘的那样，在启动电路7中，在三级级联的触发器711至触发器713中第一级触发器711的数据输入端D连接至高电位电源线，以使得可以施加高电位电源电压VDD。
应注意，代替掩蔽电路62的输出信号FB'，波形整形单元211的输出信号CK360(反馈时钟信号FB)被直接输入到触发器711至触发器713的时钟端CK。
第一级触发器711的数据输出端Q连接至第二级触发器712的数据输入端D，同时第二级触发器712的数据输出端Q连接至第三级触发器713的数据输入端D。来自第三级触发器713的数据输出端Q的输出信号经由反相器(inverter)722提供给与非门73的一个输入端。
通过由反相器721对激活信号(功率下降信号)PD进行逻辑反相而获得的信号被提供给与非门73的另一输入端，然后，与非门73的输出信号作为晶体管74的栅极信号xstup对晶体管74进行控制。
激活信号PD是在激活时(t0)从高电平“H”降落至低电平“L”的信号。此外，在初始状态下触发器711至触发器713中的每个触发器的数据输出端(Q)为“L”并且在激活t0时保持为“L”。因此，反相器722的输出信号为“H”。
如图9中所描绘的那样，例如，当在定时t0激活信号PD从“H”降落至“L”(掉电被释放)时，与非门73的两个输入信号变成“H”，并且因此与非门73的输出信号变为“L”。
因此，晶体管74的栅极信号xstup从“H”降落至“L”时，晶体管74导通，并且控制电压Vcntl连续地变化并且逐渐地上升。
例如，虽然在从定时t0至定时t2的时间段P1期间控制电压Vcntl连续上升，但是控制电压Vcntl低于如参照图2所描述的延迟单元100(延迟单元101至延迟单元112)中的每个延迟单元中的nMOS晶体管Qn3、nMOS晶体管Qn4的阈值电压Vth(Vcntl<Vth)。因此，VCDL 1中的相应的延迟单元101至延迟单元112不传播信号。
接下来，在定时t2，当控制电压Vcntl超过阈值电压Vth(Vcntl>Vth)时，延迟单元101至延迟单元112被驱动，并且每个延迟单元开始根据控制电压Vcntl给予相应的输入信号一定延迟量并且输出作为输出信号的信号传播操作。
虽然在时间段P2期间控制电压Vcntl还继续上升，但是信号没有被传输给延迟单元111(波形整形单元211)，然后，在定时t3，从波形整形单元211输出反馈时钟信号FB(CK360)。
然后，在时间段P3期间，在定时t3输出的反馈时钟信号FB由启动电路7中的触发器711至触发器713处理，并且，在信号FB的第三上升定时t4，晶体管74截止。
换句话说，反馈时钟信号FB被输入至三级触发器711至触发器713的时钟输入端CK，并且，在信号FB的第三上升定时t4，触发器713的数据输出端(Q)从“L”变为“H”。
同样，反相器722的输出从“H”变为“L”，与非门73的输出信号(xstup)从“L”上升为“H”，晶体管74截止并且启动电路停止。
通过在激活时启动电路7(晶体管74)的工作，控制电压Vcntl变成在目标锁定电压V锁定附近的电压。应注意，例如，当晶体管74截止时在定时t4之后的工作(即，在时间段P4期间的工作)与参照图1至图5D所描述的工作相同。
应注意，在当启动电路7停止时的定时t4，控制电压Vcntl被优选地设置为在锁定电压V锁定附近并且高于V锁定的电压(Vcntl>V锁定)。
为了将控制电压Vcntl设置成适当的Vcntl>V锁定，例如，可以调整启动电路7中的触发器(触发器711至触发器713)的级数和pMOS晶体管74的大小。另外，如将参照图10所描述的那样，通过调整设置在VCDL1的输入端的电容器81、电容器82的值，可以实现适当的Vcntl>V锁定。
换句话说，随着触发器(触发器711至触发器713)的级数增加，启动电路7工作的时间段更长，同时，随着晶体管74的大小变得更大，拉起控制电压Vcntl的驱动能力可能会更高。应注意，由于设置在VCDL 1的输入端的电容器81、电容器82的值较大，所以启动电路7工作的时间段可能会更长。
因此，第一实施方式的定时调整电路可以正常地工作而不发生故障，例如，即使当输入时钟信号CLK的频率为高并且PFD 3的可操作的相位范围窄时，诸如控制电压Vcntl停留在电源电压VDD。
在上述实施方式中，由于启动电路7除了在启动时其余时间都不工作，即，晶体管74除了在启动时其余为截止，当定时控制电路正在执行正常操作时，启动电路7不影响多相时钟的生成操作。
应注意，如上所述，参考时钟信号REF和反馈时钟信号的FB被控制以使得参考时钟信号REF和反馈时钟信号FB被掩蔽电路61和掩蔽电路62掩蔽预定时间段，并且在信号FB'被输出给PFD 3之后，信号REF'被输出。
换句话说，在激活时通过启动电路7在定时t4设置控制电压Vcntl之后，反馈时钟信号FB'首先上升，然后，参考时钟信号REF'上升。在这种情况下，下降信号DN首先从PFD 3输出。将在下面描述相同的被应用到其他实施方式中的情况。
图10是描绘了定时调整电路的第二实施方式的框图。如根据比较图10和上述的图7所描绘的那样，参照第一实施方式的定时调整电路，第二实施方式的定时调整电路具有附加的电容器81、电容器82和电阻器83、电阻器84。
因此，在第二实施方式的定时调整电路中，差分时钟信号CLKp、差分时钟信号CLKm经由电容器81、电容器82输入至VCDL(电压控制延迟线)1中的第一级延迟单元101的差分输入端INp、差分输入端INm。换句话说，输入时钟信号CLK(CLKp、CLKm)经由电容耦合输入至VCDL 1(第一级延迟单元101)。
此外，在第一级延迟单元101中，电阻器83被设置在正逻辑输入端INp与负逻辑输出端OUTm之间，以及，电阻器84被设置在负逻辑输入端INm与正逻辑输出端OUTp之间，以使得共模电压Vcm接近预定电压电平。
图11是示出了图10中所描绘的第二实施方式的定时调整电路的工作的图。在图11中，附图标记0(VCDL)和Vcm0分别指示延迟单元103的差分输出信号和公共电压，以及360(VCDL)和Vcm360分别指示延迟单元111的差分输出信号和公共电压。
如图11中所描绘的那样，当启动电路7在定时t0被激活(晶体管74导通)时，在时间段P1期间控制电压Vcntl逐渐上升。然而，由于控制电压Vcntl小于阈值电压Vth，所以延迟单元101至延迟单元112不传播信号。
接下来，在定时t2，当Vcntl变得大于Vth时，延迟单元101至延迟单元112开始传播信号。然而，虽然信号被传播，但是如在图11的时间段P2中所描绘的那样，延迟单元103、延迟单元111的差分输出信号0(VCDL)、差分输出信号360(VCDL)和公共电压Vcm0、公共电压Vcm360，这些信号变得难以被传输至波形整形单元203、波形整形单元211。
换句话说，由于设置在第一级延迟单元101的电容器81、电容器82，公共电压Vcm360是不稳定的，所以延迟单元111的差分输出信号360(VCDL)变成具有小振幅的信号，这使得难以驱动波形整形单元(CMOS缓冲器)211。同样，例如，直到当公共电压Vcm360变得稳定并且波形整形单元211被驱动以输出反馈时钟信号FB时的定时t3的时间段变长。
应注意，例如，在当晶体管74截止(启动电路7停止)时的定时t4之后的工作(即，在时间段P4期间的工作)与参照图1至图5D所描述的工作相同。
同样，第二实施方式的定时调整电路可以经由电容耦合通过将输入时钟信号CLK输入至VCDL 1(第一级延迟单元101)使启动电路7工作的时间段变长。例如，这可以减少启动电路7中的触发器711至触发器713的级数。
图12是描绘了定时调整电路的第三实施方式的框图。如根据比较图12和上述的图10所描绘的那样，在第三实施方式的定时调整电路中，附加的公共电压控制电路9被添加到第二个实施方式的定时调整电路中。
如图12所描绘的那样，公共电压控制电路9使用激活信号(功率下降信号)PD对开关91、开关92进行控制。
在参照图10所描述的第二实施方式中，例如，在激活时延迟单元103的差分输出信号0(VCDL)的公共电压Vcm0和延迟单元111的差分输出信号360(VCDL)的公共电压Vcm360是不稳定的。
因此，当定时调整电路没有被激活(当电源掉电)时，第一级延迟单元101的差分输出信号的公共电压(Vcm-90)被固定至预定电压电平(V偏压)。因此，当定时调整电路没有被激活时，激活信号PD为“H”，并且这个为“H”的激活信号PD接通开关91、开关92。
然后，响应于在定时t0处激活信号PD从“H”降落到“L”，开关91、开关92关断。因此，在定时调整电路被激活时，开关91、开关92关断以使得公共电压(第一级延迟单元101的差分输出端OUTp、差分输出端OUTm)处于浮置状态。
这样，例如，通过在激活时使公共电压处于预定电压电平(V偏压)，图11中的P2时间段的长度可以稳定。换句话说，电路可以是基于经由电容耦合将时钟信号CLK输入至第一级延时单元101所引起的启动电路7的工作时间段这样的认识而设计的。
图13是描绘了定时调整电路的第四实施方式的框图。如根据比较图13和上述图10所描绘的那样，在启动电路7的配置中，第四实施方式的定时调整电路不同于第二实施方式的定时调整电路。
第四实施方式的定时调整电路根据输入时钟信号CLK(CLKp，CLKm)的频率对启动电路7中的触发器的级数进行控制，从而对启动电路7工作的时间段进行控制。
如图13中所描绘的那样，在第四实施方式的定时调整电路中，除了图10中的电路配置以外，启动电路7还包括三级级联的触发器751至触发器753和或(OR)门76。
反馈时钟信号FB输入至触发器751至触发器753的时钟端CK，并且高电位电源电压VDD被施加至第一级触发器751的数据输入端D。
第一级触发器751的数据输出端Q连接至第二级触发器752的数据输入端D，同时第二级触发器752的数据输出端Q连接至第三级触发器753的数据输入端D。来自第三级触发器753的数据输出端Q的输出信号被提供给或门76的一个输入端。
应注意，选择信号SEL被提供给或门76的另一输入端，并且替代高电位电源电压VDD，或门76的输出信号被提供给图10中的启动电路7中的触发器711的数据输入端D。
图14是示出了图13中所描绘的第四实施方式的定时调整电路的工作的图。在图14中，当选择信号SEL为高电平“H”(SEL＝H)时，输入时钟信号CLK(CLKp、CLKm)的频率为f1，当选择信号SEL为低电平“L”(SEL＝L)时，输入时钟信号CLK的频率变成f1x2。
此外，附图标记Vcm360H指示当输入时钟信号CLK的频率为f1时延迟单元111的差分输出信号的公共电压，同时Vcm360L指示当时钟信号CLK的频率为f1x2时延时单元111的差分输出信号的公共电压。
如图14所描绘的那样，例如，当输入时钟信号CLK的频率为f1时，选择信号SEL为“H”，并且或门76的输出信号变成“H”。因此，由于触发器711的数据输入端D变为“H”，所以启动电路7以如上述图10所述的同样的方式起作用。换句话说，启动电路7在反馈时钟信号FB的第三上升定时停止。
另一方面，例如，当输入时钟信号CLK的频率为f1x2时，选择信号SEL为“L”，并且或门76的输出信号根据触发器753的数据输出端Q的信号电平而变化。因此，触发器753的数据输出端Q的信号输入至触发器711的数据输入端D，这意味着六级的触发器751至、753和触发器711至、713是级联的。因此，启动电路7在反馈时钟信号FB的第六上升定时停止。
这样，例如，不管CLK的频率是f1还是f1的两倍，可以适当地设置启动电路7对控制电压Vcntl进行调整的时间段。应注意，触发器的级数的切换不限于与输入时钟信号CLK的两个不同的频率对应的切换。
因此，根据第四实施方式的定时调整电路，例如，即使当采用具有不同频率的输入时钟信号CLK时，用于在激活时调整控制电压Vcntl的启动电路7的接通时间段也可以被适当设置。
图15是示出了各实施方式的定时调整电路的效果的图。在图15中，附图标记L1指示使用高速(高驱动能力)晶体管的控制电压Vcntl与时间之间的关系，而L3指示使用低速(低驱动能力)晶体管的控制电压Vcntl与时间之间的关系。此外，L2指示使用中速晶体管的控制电压Vcntl与时间之间的关系。
同时，例如，当制造半导体时，晶体管的特性有时会发生变化。根据本实施方式的定时调整电路，不管晶体管的特性如何，控制电压Vcntl都可以被设置为执行固定工作的目标锁定电压V锁定。
换句话说，如图15中的L1所描绘的那样，当所生成的定时调整电路中的晶体管的工作速度为高时，控制电压Vcntl可以被设置成适合使用高速晶体管的定时调整电路的锁定电压V锁定1。
此外，如图15中的L3所描绘的那样，当所生成的定时调整电路中的晶体管的工作速度为低时，控制电压Vcntl可以被设置成适合使用低速晶体管的定时调整电路的锁定电压V锁定3。
此外，如图15中的L2所描绘的那样，当所生成的定时调整电路中的晶体管的工作速度处于中间时，控制电压Vcntl可以被设置成适合使用中速晶体管的定时调整电路的锁定电压V锁定2。
以此方式，即使当晶体管的特性变化时，采用各实施方式的定时调整电路，控制电压Vcntl都可以被调整至适合于晶体管的特性的在锁定电压V锁定(V锁定1至V锁定3)附近的电压。
因此，例如，即使当输入时钟信号CLK的频率为高且PFD 3的可操作相位范围窄时，定时调整电路也可以通过消除PFD 3的故障而正常工作。
图16是描绘了采用实施方式的定时调整电路的半导体集成电路装置的示例的框图。图16描绘了时钟数据恢复(CDR)电路。
如图16中所描绘的那样，CDR电路包括定时调整电路(DLL电路)20、时钟提取电路21以及数据再生电路22，在图16中，采用上述的各实施方式的定时调整电路作为电路20。应注意，在图16中，延迟单元101至延迟单元112和波形整形单元203至波形整形单元211被绘制成反相器(延迟元件)11至反相器1n。
从外部输入的串行数据Din通过时钟提取电路21被分割成时钟信号CLK和数据信号(数据成分)SD，并且时钟信号CLK被输入至定时调整电路20。
定时调整电路20接收时钟信号CLK，生成具有不同相位的多个时钟(多相时钟)并且输出至数据再生电路22(内部电路)。数据再生电路22接收来自时钟提取电路21的数据成分SD，根据多相位时钟确定电平，并且输出预定并行数据Dout。
例如，当从定时调整电路20接收的多相时钟是八相时钟时，数据再生电路22在八相时钟的上升定时通过结合串行数据成分SD输出8比特(bit)并行数据Dout。应注意，当数据成分SD(串行数据Din)的比特率是A[bps]时，并行数据Dout的比特率变成A/8[bps]。
应注意，图16中所描绘的CDR电路仅仅是采用实施方式中的定时调整电路的半导体集成电路装置的示例。例如，在使用多相时钟的各种半导体集成电路装置中可以广泛地采用实施方式中的定时调整电路。

Claims (18)

1.一种定时调整电路，包括：
电压控制延迟线，所述电压控制延迟线接收输入时钟信号以及生成多相时钟，所述多相时钟中的每个时钟的延迟量根据控制电压而变化；
相位检测器，所述相位检测器对第一时钟与第二时钟之间的相位差进行检测，所述第一时钟是参考时钟，所述第二时钟是从所述电压控制延迟线生成的；
控制电压生成电路，所述控制电压生成电路基于所检测到的相位差生成所述控制电压；及
启动电路，所述启动电路在激活后工作一定时间段，以及使所述控制电压在第一电压与第二电压之间连续地变化。
2.根据权利要求1所述的定时调整电路，其中，
所述启动电路在激活后直至所述第二时钟从所述电压控制线生成为止的时间段期间，将所述控制电压调整至大概锁定电压的电压。
3.根据权利要求2所述的定时调整电路，其中，
当所述电压控制延迟线处于固定工作时，所述锁定电压是根据所述控制电压的电平被限定的。
4.根据权利要求2所述的定时调整电路，其中，
所述启动电路将所述控制电压调整为大于所述锁定电压的电压。
5.根据权利要求1所述的定时调整电路，其中，
所述启动电路在对所述第二时钟计数第一数目之后停止。
6.根据权利要求5所述的定时调整电路，其中，
所述启动电路包括：
对输入时钟信号进行计数的第一数目的触发器；
逻辑电路，所述逻辑电路对激活信号实施逻辑操作，所述激活信号指示所述第一数目的触发器的输出和激活定时；以及
晶体管，所述晶体管由所述逻辑电路的输出信号控制，以及对所述控制电压的电平进行调整。
7.根据权利要求1所述的定时调整电路，其中，
所述启动电路被配置成：
在当所述输入时钟信号的频率是第一频率时对所述第二时钟计数第二数目之后停止；以及
在当所述输入时钟信号的频率是大于所述第一频率的第二频率时对所述第二时钟计数大于所述第二数目的第三数目之后停止。
8.根据权利要求7所述的定时调整电路，其中，
所述启动电路包括：
第四数目的第一触发器，所述第一触发器当所述输入时钟信号的频率是所述第一频率时将所述第二时钟计数为所述第二数目；
第五数目的第二触发器，所述第二触发器当所述输入时钟信号的频率是所述第二频率时通过与所述第一触发器合作将所述第二时钟计数为所述第三数目；
第一逻辑电路，所述第一逻辑电路对激活信号实施逻辑操作，所述激活信号指示所述第一触发器的输出和激活定时；以及
第二逻辑电路，所述第二逻辑电路基于所述输入时钟信号的频率是所述第一频率还是所述第二频率，对在所述第一触发器的使用与所述第一触发器和所述第二触发器两者的使用之间的切换进行控制；
晶体管，所述晶体管由所述第一逻辑电路的输出信号控制并且对所述控制电压的电平进行调整。
9.根据权利要求1所述的定时调整电路，其中，
所述电压控制延迟线接收所述输入时钟信号，通过对所述输入时钟信号给予第一延迟量来生成所述第一时钟，以及通过对所述输入时钟信号给予大于所述第一延迟量的第二延迟量来生成所述第二时钟。
10.根据权利要求9所述的定时调整电路，其中，
所述控制电压生成电路生成所述控制电压，以使所述第一时钟的相位和所述第二时钟的相位同步。
11.根据权利要求1所述的定时调整电路，其中，
所述电压控制延迟线包括多个级联的延迟单元，所述多个级联的延迟单元中的每个延迟单元的延迟量根据所述控制电压而变化；
所述输入时钟信号输入至所述多个级联的延迟单元中的第一级延迟单元；以及
当n和m是正整数并且n小于m时，所述第一时钟是从多级的所述延迟单元中的第n级延迟单元输出的，以及所述第二时钟是从多级的所述延迟单元中的第m级延迟单元输出的。
12.根据权利要求11所述的定时调整电路，其中，
所述输入时钟信号经由电容器输入至所述第一级延迟单元。
13.根据权利要求12所述的定时调整电路，其中，
所述输入时钟信号是差分输入时钟信号，以及
所述电容器包括：
第一电容器，所述第一电容器设置在所述第一级延迟单元的正逻辑输入端，并且接收所述差分输入时钟信号的正逻辑输入时钟信号；以及
第二电容器，所述第二电容器设置在所述第一级延迟单元的负逻辑输入端，并且接收所述差分输入时钟信号的负逻辑输入时钟信号。
14.根据权利要求13所述的定时调整电路，所述定时调整电路还包括：
第一电阻器，所述第一电阻器设置在所述第一级延迟单元的所述正逻辑输入端与负逻辑输出端之间；以及
第二电阻器，所述第二电阻器设置在所述第一级延迟单元的所述负逻辑输入端与正逻辑输出端之间。
15.根据权利要求13所述的定时调整电路，所述定时调整电路还包括：
公共电压控制电路，在激活前所述公共电压控制电路将所述第一级延迟单元的差分输出信号的共模电压控制为固定电压，并且在激活后使所述第一级延迟单元的差分输出端处于浮置状态。
16.根据权利要求1至15中任一项所述的定时调整电路，所述定时调整电路进一步包括：
对所述第一时钟进行掩蔽的第一掩蔽电路；以及
对所述第二时钟进行掩蔽的第二掩蔽电路，
其中，所述第二掩蔽电路的输出信号在所述第一掩蔽电路的输出信号之前输出。
17.根据权利要求6或8所述的定时调整电路，所述定时调整电路还包括：
对所述第一时钟进行掩蔽的第一掩蔽电路；以及
对所述第二时钟进行掩蔽的第二掩蔽电路，其中，
所述第二掩蔽电路的输出信号在所述第一掩蔽电路的输出信号之前输出，及
所述第一掩蔽电路和所述第二掩蔽电路接收所述逻辑电路的输出信号以执行掩蔽控制。
18.一种半导体集成电路装置，包括：
定时调整电路；以及
内部电路，所述内部电路接收由所述定时调整电路生成的多相时钟并且执行处理，其中
所述定时调整电路包括：
电压控制延迟线，所述电压控制延迟线接收输入时钟信号以及生成多相时钟，所述多相时钟中的每个时钟的延迟量根据控制电压而变化；
相位检测器，所述相位检测器对第一时钟与第二时钟之间的相位差进行检测，所述第一时钟是参考时钟，所述第二时钟是从所述电压控制延迟线生成的；
控制电压生成电路，所述控制电压生成电路基于所检测到的相位差生成所述控制电压；及
启动电路，所述启动电路在激活后工作一定时间段，以及使所述控制电压在第一电压与第二电压之间连续地变化。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113366324A (zh) * 2019-02-12 2021-09-07 索尼半导体解决方案公司 检测器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543937B2 (en) * 2014-09-03 2017-01-10 Microsoft Technology Licensing, Llc Multi-phase clock generation
US9438255B1 (en) * 2015-07-31 2016-09-06 Inphi Corporation High frequency delay lock loop systems
US10615805B2 (en) 2017-02-03 2020-04-07 Microsoft Technology Licensing, Llc Output driver pulse overlap control
US11206026B2 (en) * 2019-09-06 2021-12-21 SK Hynix Inc. Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit
US11750201B2 (en) 2019-09-06 2023-09-05 SK Hynix Inc. Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit
KR20210081753A (ko) * 2019-12-24 2021-07-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 테스트 방법
CN113810029A (zh) * 2020-06-12 2021-12-17 圣邦微电子（北京）股份有限公司 一种检测数据相关性的电路

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1116466A (zh) * 1993-11-09 1996-02-07 摩托罗拉公司 锁相环同步电路和方法
CN1212522A (zh) * 1997-08-27 1999-03-31 日本电气株式会社 锁相环路电路
US20030076142A1 (en) * 2001-09-28 2003-04-24 Myeong-Iyong Ko Delay locked loop with multi-phases
US20050231249A1 (en) * 2004-04-19 2005-10-20 Fujitsu Limited DLL circuit with delay equal to one clock cycle
JP2006025131A (ja) * 2004-07-07 2006-01-26 Renesas Technology Corp Ｐｌｌ回路およびｄｌｌ回路
US20070024335A1 (en) * 2005-03-31 2007-02-01 Hiroki Sato Delay-locked loop circuit
TW200723696A (en) * 2005-12-08 2007-06-16 Novatek Microelectronics Corp Delay locked loop circuit and method
CN101048937A (zh) * 2004-08-30 2007-10-03 德州仪器公司 无误锁延迟锁相回路电路和方法
US20080069286A1 (en) * 2006-09-15 2008-03-20 Texas Instruments Incorporated Computation spreading for spur reduction in a digital phase lock loop
CN101183872A (zh) * 2007-11-01 2008-05-21 钰创科技股份有限公司 全频率宽度的多重相位延迟锁定回路及锁定频率的方法
TW200919418A (en) * 2007-09-20 2009-05-01 Anapass Inc Data driver circuit and delay-locked loop circuit
US20100117694A1 (en) * 2008-11-10 2010-05-13 Kim Kwan Dong Dll circuit and method of controlling the same
CN101714860A (zh) * 2008-09-29 2010-05-26 富士通天株式会社 振荡电路及影像显示装置
CN101753137A (zh) * 2008-12-09 2010-06-23 台湾积体电路制造股份有限公司 具有启动电路的锁相环
CN101997542A (zh) * 2009-08-04 2011-03-30 佳能株式会社 延迟锁定环电路
CN102195641A (zh) * 2010-03-09 2011-09-21 台湾积体电路制造股份有限公司 锁相回路启动电路
CN102289246A (zh) * 2010-06-03 2011-12-21 英特尔公司 用于延迟锁定环和锁相环的方法和装置
US20120133405A1 (en) * 2010-11-25 2012-05-31 Freescale Semiconductor, Inc Pll start-up circuit
CN102648581A (zh) * 2009-12-07 2012-08-22 高通股份有限公司 可配置数字模拟锁相环路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9008254B2 (en) * 2013-08-30 2015-04-14 Realtek Semiconductor Corp. Method and apparatus for suppressing a deterministic clock jitter

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1116466A (zh) * 1993-11-09 1996-02-07 摩托罗拉公司 锁相环同步电路和方法
CN1212522A (zh) * 1997-08-27 1999-03-31 日本电气株式会社 锁相环路电路
US20030076142A1 (en) * 2001-09-28 2003-04-24 Myeong-Iyong Ko Delay locked loop with multi-phases
US20050231249A1 (en) * 2004-04-19 2005-10-20 Fujitsu Limited DLL circuit with delay equal to one clock cycle
JP2006025131A (ja) * 2004-07-07 2006-01-26 Renesas Technology Corp Ｐｌｌ回路およびｄｌｌ回路
CN101048937A (zh) * 2004-08-30 2007-10-03 德州仪器公司 无误锁延迟锁相回路电路和方法
US20070024335A1 (en) * 2005-03-31 2007-02-01 Hiroki Sato Delay-locked loop circuit
TW200723696A (en) * 2005-12-08 2007-06-16 Novatek Microelectronics Corp Delay locked loop circuit and method
US20080069286A1 (en) * 2006-09-15 2008-03-20 Texas Instruments Incorporated Computation spreading for spur reduction in a digital phase lock loop
TW200919418A (en) * 2007-09-20 2009-05-01 Anapass Inc Data driver circuit and delay-locked loop circuit
CN101183872A (zh) * 2007-11-01 2008-05-21 钰创科技股份有限公司 全频率宽度的多重相位延迟锁定回路及锁定频率的方法
CN101714860A (zh) * 2008-09-29 2010-05-26 富士通天株式会社 振荡电路及影像显示装置
US20100117694A1 (en) * 2008-11-10 2010-05-13 Kim Kwan Dong Dll circuit and method of controlling the same
CN101753137A (zh) * 2008-12-09 2010-06-23 台湾积体电路制造股份有限公司 具有启动电路的锁相环
CN101997542A (zh) * 2009-08-04 2011-03-30 佳能株式会社 延迟锁定环电路
CN102648581A (zh) * 2009-12-07 2012-08-22 高通股份有限公司 可配置数字模拟锁相环路
CN102195641A (zh) * 2010-03-09 2011-09-21 台湾积体电路制造股份有限公司 锁相回路启动电路
CN102289246A (zh) * 2010-06-03 2011-12-21 英特尔公司 用于延迟锁定环和锁相环的方法和装置
US20120133405A1 (en) * 2010-11-25 2012-05-31 Freescale Semiconductor, Inc Pll start-up circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KWON ET AL.: "A 3.0 Gb/s Clock Data Recovery Circuits Based on Digital DLL for Clock-Embedded", 《IEEE》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113366324A (zh) * 2019-02-12 2021-09-07 索尼半导体解决方案公司 检测器
CN113366324B (zh) * 2019-02-12 2023-10-03 索尼半导体解决方案公司 检测器

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