CN1960184B - 可降低死区范围的相位频率检测器 - Google Patents

Abstract

相位频率检测器依据其第一与第二输入端所接收到的输入信号，分别于其第一与第二输出端产生相对应的输出信号，其包含两闩锁电路、两脉冲发生器、两二反相电路、两检测元件，以及一重设控制电路。检测元件检测闩锁电路第一端的电位，以控制脉冲发生器的操作。反相电路依据其第一端的电位，于其第二端产生相对应的信号至相位频率检测器的第一与第二输出端。重设控制电路依据该相位频率检测器第一与第二输出端的电位来产生重置信号。

Description

可降低死区范围的相位频率检测器

技术领域

本发明相关于一种相位频率检测器，尤其指一种可降低死区范围的相位频率检测器。

背景技术

在先前技术的锁相回路(phase lock loop，PLL)结构中，主要是利用一相位频率检测器(phase-frequency detector，PFD)来分别检测一输入信号与一反馈信号间的相位及频率差异，依据相位频率检测器检测的结果，经由一电荷泵(charge pump)、一回路滤波器(loop filter)和一压控振荡器(voltage-controlled oscillator，VCO)来调整锁相回路电路中的操作，直到反馈信号的频率及相位与输入信号相匹配为止。

请参考图1，其为先前技术中一锁相回路100的功能方块图。锁相回路100包含有一相位频率检测器110、一电荷泵120、一回路滤波器130、一压控振荡器140，以及一分频器(frequency divider)150。相位频率检测器110检测时钟信号FIN和FREF之间频率和相位的差异，并产生相对应的输出时钟信号UP及输出时钟信号DOWN，以决定是否需要向前或向后调整时钟信号FREF的相位。接下来，电荷泵120依据输出时钟信号UP及输出时钟信号DOWN来产生相对应的控制电流信号至回路滤波器130，回路滤波器130再依据控制电流信号产生相对应的控制电压信号至压控振荡器140，最后压控振荡器140依据控制电压信号产生相对应的输出时钟信号FOUT。同时，输出时钟信号FOUT亦会通过分频器150反馈至相位频率检测器110，分频器150依据输出时钟信号FOUT产生时钟信号FREF，使得输出时钟信号FOUT和时钟信号FREF的频率具有倍数关系。如此，锁相回路100可通过此反馈调整时钟信号FREF的相位，直到时钟信号FIN和时钟信号FREF的频率及相位相匹配为止。

随着高频应用的增加，锁相回路的功能也需提升。请参考图2，其为先前技术中相位频率检测器的输出信号图。在图2中，纵轴代表相位频率检测器的输出信号平均值(亦即输出时钟信号UP及输出时钟信号DOWN平均值)的电压电平VAVG，而横轴代表时钟信号FIN和时钟信号FREF之间的相位差ΔΦ。在如图2中所示的为理想情形下相位频率检测器的输出信号平均值的直流电压电平VAVG和相位差ΔΦ成正比。然而，相位频率检测器实际上操作时会产生两种不理想的输出区域：死区(dead-zone)和盲区(blind-zone)。死区发生在当时钟信号FIN和时钟信号FREF之间的相位差ΔΦ很小时，由于时钟信号FIN和时钟信号FREF的信号上升边缘(rising edge)过于接近，使得输出时钟信号UP及输出时钟信号DOWN没有足够时间来达到对应于相位差ΔΦ的电平，因此电荷泵120和回路滤波器130所产生的控制电压信号会较小，使的相位频率检测器无法正确地调整时钟信号FIN和时钟信号FREF之间的相位差ΔΦ。盲区发生在当时钟信号FIN和时钟信号FREF之间的相位差ΔΦ为2π的倍数时，相位频率检测器的重置和下一周期的信号上升边缘传来的时间十分接近，使得相位频率检测器无法正确判断相位差ΔΦ的值。好的相位频率检测器不但需要降低死区和盲区的范围，亦希望使用较少的主动元件，以减少锁相回路的噪声。

请参考图3，其为先前技术中使用RS触发器(flip-flop)的相位频率检测器300的功能方块图。相位频率检测器300包含两RS触发器310、320和一与门(AND gate)330。RS触发器310及320为边缘触发(edge-trigger)，当其R端和S端接受到的信号在上升边缘时，其Q端会产生相对应的输出。RS触发器310及320的S端分别接收时钟信号FIN和时钟信号FREF，RS触发器310及320的R端接收与门330产生的重置信号FRESET，RS触发器310及320的Q端分别产生相位频率检测器300的两输出时钟信号UP和DOWN。

请参考图4，其为先前技术中的相位频率检测器300操作时的三态(tri-state)示意图。相位频率检测器300的三种状态分别为：(1)输出时钟信号UP和输出时钟信号DOWN皆具有低逻辑电位(逻辑0)；(2)输出时钟信号UP具有低逻辑电位，而输出时钟信号DOWN具有高逻辑电位(逻辑1)；以及(3)输出时钟信号UP具有高逻辑电位，而输出时钟信号DOWN具有低逻辑电位。当输出时钟信号UP和输出时钟信号DOWN皆具有低逻辑电位(逻辑0)，一旦检测到时钟信号FIN的信号上升边缘时，则会跳到另一状态，也就是输出时钟信号UP具有高逻辑电位，而输出时钟信号DOWN具有低逻辑电位，此时若检测到时钟信号FREF的信号上升边缘时，则会跳回原来的状态，也就是输出时钟信号UP和输出时钟信号DOWN皆具有低逻辑电位。当输出时钟信号UP和输出时钟信号DOWN皆具有低逻辑电位(逻辑0)，一旦检测到时钟信号FREF的信号上升边缘时，则会跳到另一状态，也就是输出时钟信号UP具有低逻辑电位，而输出时钟信号DOWN具有高逻辑电位(逻辑1)，此时若检测到时钟信号FIN的信号上升边缘时，则会跳回原来的状态，也就是输出时钟信号UP和输出时钟信号DOWN皆具有低逻辑电位。

请参考图5，其为先前技术中一相位频率检测器500的电路图。相位频率检测器500包含两脉冲发生器512和522、两闩锁电路514和524、一重置控制电路510，以及反相器51、52。相位频率检测器500的第一和第二输入端分别接收时钟信号FIN和时钟信号FREF，并于其第一和第二输出端分别产生输出时钟信号UP和输出时钟信号DOWN。

闩锁电路514和524各包含反相器53、54和反相器55、56，反相器53的输入端和输出端分别耦接于和反相器54的输出端和输入端，反相器55的输入端和输出端分别耦接于和反相器56的输出端和输入端，如此闩锁电路514和524在其输出端能提供高逻辑电位或低逻辑电位(逻辑1或逻辑0)。

重置控制电路510包含两P型金属氧化物半导体晶体管(P-typemetal-oxide semiconductor transistor，PMOS transistor)TRESET、两N型金属氧化物半导体晶体管(N-type metal-oxide semiconductortransistor，NMOS transistor)TISO、一与非门(NAND gate)50，以及反相器57、58。当闩锁电路514和524的输出端具有低逻辑电位时，晶体管TISO会被关断，使得闩锁电路514和524分别和脉冲发生器512和522电分离。与非门50的两输入端分别通过反相器57和58耦接至闩锁电路514和524的输出端，当闩锁电路514和524的输出端皆具有低逻辑电位时，与非门50会于其输出端送出一重置信号FRESET以导通(使短路)晶体管TRESET，如此闩锁电路514和524的输出端会被重置而具有高逻辑电位。

脉冲发生器512和522各包含两N型金属氧化物半导体晶体管TSTART和TSTOP，以及分别包含反相器59和60。脉冲发生器512和522的晶体管TSTART的栅极分别耦接至相位频率检测器500的第一和第二输入端，而脉冲发生器512和522的晶体管TSTOP的栅极则分别通过反相器59和60耦接至相位频率检测器500的第一和第二输入端，可检测时钟信号FIN和时钟信号FREF。由于反相器59和60耦接于晶体管TSTART和TSTOP的栅极之间，可提供信号延迟以分别控制脉冲发生器512和522所产生的时钟信号。

先前技术中的相位频率检测器500经由反相器来提供信号延迟以控制脉冲发生器所产生的时钟信号，以达到如图4所示的三态操作。然而，每一反相器的内部特性不尽相同，也可能因为制程因素造成其特性偏离预定值，使得相位频率检测器无法有效操作。

发明内容

本发明提供了另一种结构的可降低死区范围的相位频率检测器，依据其第一与第二输入端所接收到的输入信号，于其第一与第二输出端产生相对应的输出信号，该相位频率检测器包含一第一闩锁电路、一第二闩锁电路、一重设控制电路、一第一脉冲发生器、一第二脉冲发生器、一第一反相电路、一第二反相电路、一第一检测元件，以及一第二检测元件。该第一闩锁电路的第二端耦接至该相位频率检测器的第一输出端。该第二闩锁电路的第二端耦接至该相位频率检测器的第二输出端。该重设控制电路耦接于该第一和第二闩锁电路的第二端以及该相位频率检测器的第一和第二输出端，用来依据该相位频率检测器第一与第二输出端的电位来分别产生相对应的信号至该第一和第二闩锁电路的第二端。该第一脉冲发生器包含一第一输入端，耦接于该相位频率检测器的第一输入端；一第二输入端；以及一输出端，耦接于该第一闩锁电路的第一端。该第二脉冲发生器包含一第一输入端，耦接于该相位频率检测器的第二输入端；一第二输入端；以及一输出端，耦接于该第二闩锁电路的第一端。该第一反相电路包含一输入端，耦接于该相位频率检测器的第一输入端；以及一输出端，耦接于该第一脉冲发生器的第二输入端。该第二反相电路包含一输入端，耦接于该相位频率检测器的第二输入端；以及一输出端，耦接于该第二脉冲发生器的第二输入端。该第一检测元件包含一第一端，耦接于该第一脉冲发生器的第二输入端；一第二端，耦接于该第一反相电路；以及一控制端，耦接于该第一闩锁电路的第一端。该第二检测元件包含一第一端，耦接于该第二脉冲发生器的第二输入端；一第二端，耦接于该第二反相电路；以及一控制端，耦接于该第二闩锁电路的第一端。

附图说明

图1为先前技术中一锁相回路的功能方块图。

图2为先前技术中相位频率检测器的输出信号图。

图3为先前技术中使用RS触发器的相位频率检测器的功能方块图。

图4为先前技术中的相位频率检测器操作时的三态示意图。

图5为先前技术中一相位频率检测器的电路图。

图6为本发明中另一种结构的可降低死区范围的相位频率检测器的电路图。

图7为本发明的脉冲发生器在操作时的状态图。

图8为本发明的重设控制电路在操作时的状态图。

主要元件符号说明

100  锁相回路    120  电荷泵

130  回路滤波器  140  压控振荡器

150  分频器      310、320  RS触发器

50  与非门       68、330  与门

66  延迟电路     510、610  重置控制电路

616、626  反相电路    618、628  检测元件

51-60、61-64  反相器

110、300、500、600  相位频率检测器

512、522、612、622  脉冲发生器

514、524、614、624  闩锁电路

TISO、TSTART、TSTOP、TRESET、TSENSE、

TP、TN、TSTART’、TSTOP’、TRESET’、

TSENSE’、TP’、TN’晶体管

具体实施方式

本发明提供了另一种结构的可降低死区范围的相位频率检测器，请参考图6，其为本发明中一相位频率检测器600的电路图。相位频率检测器600包含两脉冲发生器612和622、两闩锁电路614和624、两反相电路616和626、两检测元件618和628，以及一重设控制电路610。相位频率检测器600的第一和第二输入端分别接收时钟信号FIN和时钟信号FREF，并于其第一和第二输出端分别产生输出时钟信号UP和输出时钟信号DOWN。

首先说明相位频率检测器600中各电路的详细结构。在相位频率检测器600中，反相电路616和626可为互补型金属氧化物半晶体管(complementarymetal-oxide semiconductor transistor，CMOS transistor)的结构，可分别由一P型金属氧化物半导体晶体管和一N型金属氧化物半导体晶体管来组成。在反相电路616之中，其晶体管TP和晶体管TN的栅极互相耦接以作为反相电路616的输入端，反相电路616的输入端耦接至相位频率检测器600的第一输入端以检测时钟信号FIN，如此可依据时钟信号FIN来导通或关断反相电路616的晶体管TP和晶体管TN。此外，反相电路616的晶体管TP和晶体管TN的源极皆耦接至预定电位(例如分别耦接至一正电位和接地电位)，其漏极则通过检测元件618互相耦接。同理，在反相电路626之中，其晶体管TP’和晶体管TN’的栅极互相耦接以作为反相电路626的输入端，反相电路626的输入端耦接至相位频率检测器600的第二输入端以检测时钟信号FREF，如此可依据时钟信号FREF来导通或关断反相电路626的晶体管TP’和晶体管TN’。此外，反相电路626的晶体管TP’和晶体管TN’的源极皆耦接至预定电位(例如分别耦接至一正电位和接地电位)，其漏极则通过检测元件628互相耦接。反相电路616和626的输出端分别由图6中的”A”和”A’”来表示。

脉冲发生器612和622各包含两N型金属氧化物半导体晶体管。在脉冲发生器612中，晶体管TSTART的栅极为脉冲发生器612的第一输入端，耦接至相位频率检测器600的第一输入端以接收时钟信号FIN，而晶体管TSTOP的栅极为脉冲发生器612的第二输入端，耦接至反相电路616的输出端A。同时，晶体管TSTART的漏极和晶体管TSTOP的源极互相耦接，而晶体管TSTART的源极耦接至一预定电位(如接地电位)。晶体管TSTOP的漏极为脉冲发生器612的输出端，由图6中的”B’”来表示。同理，在脉冲发生器622中，晶体管TSTART’的栅极为脉冲发生器622的第一输入端，耦接至相位频率检测器600的第二输入端以接收时钟信号FREF，而晶体管TSTOP’的栅极为脉冲发生器622的第二输入端，耦接至反相电路626的输出端A’。同时，晶体管TSTART’的漏极和晶体管TSTOP’的源极互相耦接，而晶体管TSTART’的源极耦接至一预定电位(如接地电位)。晶体管TSTOP’的漏极为脉冲发生器622的输出端，由图6中的”B’”来表示。

重设控制电路610包含两重置晶体管TRESET和TRESET’、一与门68，以及一延迟电路66。重置晶体管TRESET和TRESET’可为N型金属氧化物半导体晶体管，其漏极分别耦接至相位频率检测器600的第一和第二输出端，可分别检测输出时钟信号UP和输出时钟信号DOWN，而其源极皆耦接至预定电位(如接地电位)。与门68的两输入端亦分别耦接至相位频率检测器600的第一和第二输出端，可分别检测输出时钟信号UP和输出时钟信号DOWN。延迟电路66耦接于两重置晶体管的栅极和与门68的输出端之间，可包含由电阻和电容组成的电阻电容延迟电路(RC delay circuit)，或是由多个反相器串接而成。

闩锁电路614和624的第一端分别耦接至脉冲发生器612的输出端B和脉冲发生器612的输出端B’，而第二端分别耦接至相位频率检测器600的第一和第二输出端，闩锁电路614和624可依据其第一端和第二端所检测到的电位维持在预定操作状态。在此实施例中，闩锁电路614和624各包含反相器61、62和反相器63、64，反相器61的输入端和输出端分别耦接于反相器62的输出端和输入端，反相器63的输入端和输出端分别耦接于反相器64的输出端和输入端，使得闩锁电路614和624能维持在预定操作状态。例如，当闩锁电路614和624维持在一第一操作状态时，其第一端具有高逻辑电位，而其第二端具有低逻辑电位；当闩锁电路614和624维持在一第二操作状态时，其第一端具有低逻辑电位，而其第二端具有高逻辑电位。

检测元件618和628各包含一晶体管TSENSE和一晶体管TSENSE’，晶体管TRESET和晶体管TSENSE’可为P型金属氧化物半导体晶体管，其栅极分别耦接至脉冲发生器612的输出端B和脉冲发生器622的输出端B’，源极分别耦接至脉冲发生器612和622的第二输出端，而漏极分别耦接至反相电路616和626。

接下来说明相位频率检测器600的操作。在起始状态时，相位频率检测器600的输出时钟信号UP和输出时钟信号DOWN同时具有低电位，而脉冲发生器612的输出端B和脉冲发生器622的输出端B’皆具有高电位。当时钟信号FIN被正向触发至高电位时，反相电路616的晶体管TP为关断，而晶体管TN会导通，此时晶体管TSTART和晶体管TSTOP会同时导通，而晶体管TSENSE仍为关断，因此脉冲发生器612输出端B的电位会通过导通的晶体管TSTART和晶体管TSTOP逐渐被拉低。当反相电路616的输出端A和脉冲发生器612的输出端B之间的电位差大于晶体管TSENSE的阈值电压时，晶体管TSENSE会导通，此时反相电路616输出端A的电位通过导通的晶体管TSENSE和晶体管TN逐渐被拉低，进而关断晶体管TSTOP。此时钟冲发生器612输出端B的电位不再受到时钟信号FI N的影响，闩锁电路614的第一端检测到输出端B的低电位后，会于其第二端送出具有高逻辑电位的输出时钟信号UP。同理，当时钟信号FREF被正向触发至高电位时，反相电路626的晶体管TP’为关断，而晶体管TN’会导通，此时晶体管TSTART’和晶体管TSTOP’会同时导通，而晶体管TSENSE’仍为关断，因此脉冲发生器622输出端B’的电位会通过导通的晶体管TSTART’和晶体管TSTOP’逐渐被拉低。当反相电路626的输出端A’和脉冲发生器622的输出端B’之间的电位差大于晶体管TSENSE’的阈值电压时，晶体管TSENSE’会导通，此时反相电路626输出端A’的电位通过导通的晶体管TSENSE’和晶体管TN’逐渐被拉低，进而关断晶体管TSTOP’。此时钟冲发生器622输出端B’的电位不再受到时钟信号FREF的影响，闩锁电路624的第一端检测到输出端B’的低电位后，会于其第二端送出具有高逻辑电位的输出时钟信号DOWN。

当输出时钟信号UP和输出时钟信号DOWN同时具有高逻辑电位时，与门68的输出端会送出具有高逻辑电位的重置信号FRESET，重置信号FRESET通过延迟电路66传至重置晶体管TRESET和TRESET’的栅极。因此，重置晶体管TRESET和TRESET’会导通，其漏极的电位会被拉低，输出时钟信号UP和输出时钟信号DOWN也会被重置至低逻辑电位。当闩锁电路614和624的第二端分别检测到具有低逻辑电位的输出时钟信号UP和输出时钟信号DOWN时，会于闩锁电路614和624第一端分别送出具有高逻辑电位的信号，使得脉冲发生器612的输出端B和脉冲发生器622的输出端B’皆重回高电位。

请参考图7，其为本发明脉冲发生器612和622在操作时的状态图。状态71为脉冲发生器612和622的初始状态，此时输出时钟信号UP和输出时钟信号DOWN同时具有低电位，而脉冲发生器612的输出端B和脉冲发生器622的输出端B’皆具有高电位。在经过正向触发后，时钟信号FFIN和时钟信号FREF皆具有高电位，如状态72所示。接着，晶体管TSTART、晶体管TSTOP、晶体管TSTART’及晶体管TSTOP’会导通，而脉冲发生器612的输出端B和脉冲发生器622的输出端B’皆会被拉低至低电位，如状态73和74所示。当脉冲发生器612的输出端B和脉冲发生器622的输出端B’具有低电位时，晶体管TSENSE和TSENSE’会导通，而输出时钟信号UP和输出时钟信号DOWN会被拉高至高电位，分别如状态75和76所示。此外，当晶体管TSENSE和TSENSE’导通后，晶体管TSTOP及TSTOP’会被关断，如状态77所示。

请参考图8，图8为本发明重设控制电路610在操作时的状态图。状态81为重设控制电路610的初始状态，此时输出时钟信号UP和输出时钟信号DOWN同时具有高电位。在检测到具有高电位的输出时钟信号UP和输出时钟信号DOWN后，与门68的输出端具有高电位，如状态82所示。接着，重置晶体管TRESET和TRESET’会导通，而输出时钟信号UP和输出时钟信号DOWN皆会被拉低至低电位，如状态83和84所示。最后，当脉冲发生器612的输出端B和脉冲发生器622的输出端B’会被拉高至高电位，如状态85所示。此时相位频率检测器600会回到如图7的状态71所示的初始状态。

在本发明的相位频率检测器600中，经由检测元件618和628来检测输出端B和B’的电位，可准确控制关断晶体管TSTOP和TSTOP’的时间，使得脉冲发生器612和622能有效地操作。同时，在本发明中，当输出时钟信号UP和输出时钟信号DOWN同时具有高电位时，与门68重置信号FRESET通过延迟电路66送出，可使输出时钟信号UP和输出时钟信号DOWN一定时间内维持在高电位，如此当相位频率检测器600接收到下一周期时钟信号FREF和时钟信号FREF，各元件能有足够时间反应，降低相位频率检测器600的死区范围。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所进行的等效变化与修改，皆应属本发明的涵盖范围。

Claims (10)

1.一种可降低死区范围的相位频率检测器，依据其第一与第二输入端所接收到的输入信号，于其第一与第二输出端产生相对应的输出信号，该相位频率检测器包含：

一第一闩锁电路，其具有第一端和第二端，该第二端耦接至该相位频率检测器的第一输出端；

一第二闩锁电路，其具有第一端和第二端，该第二端耦接至该相位频率检测器的第二输出端；

一重设控制电路，耦接于该第一和第二闩锁电路的第二端以及该相位频率检测器的第一和第二输出端，用来依据该相位频率检测器第一与第二输出端的电位来分别产生相对应的信号至该第一和第二闩锁电路的第二端；

一第一脉冲发生器，其包含：

一第一输入端，耦接于该相位频率检测器的第一输入端；

一第二输入端；以及

一输出端，耦接于该第一闩锁电路的第一端；

一第二脉冲发生器，其包含：

一第一输入端，耦接于该相位频率检测器的第二输入端；

一第二输入端；以及

一输出端，耦接于该第二闩锁电路的第一端；

一第一反相电路，其包含：

一输入端，耦接于该相位频率检测器的第一输入端；以及

一输出端，耦接于该第一脉冲发生器的第二输入端；

一第二反相电路，其包含：

一输入端，耦接于该相位频率检测器的第二输入端；以及

一输出端，耦接于该第二脉冲发生器的第二输入端；

一第一检测元件，其包含：

一第一端，耦接于该第一脉冲发生器的第二输入端；

一第二端，耦接于该第一反相电路；以及

一控制端，耦接于该第一闩锁电路的第一端；以及

一第二检测元件，其包含：

一第一端，耦接于该第二脉冲发生器的第二输入端；

一第二端，耦接于该第二反相电路；以及

一控制端，耦接于该第二闩锁电路的第一端。

2.如权利要求1所述的相位频率检测器，其中：

该第一闩锁电路包含：

一第一反相器，其输入端耦接于该第一闩锁电路的第二端，而输出端耦接于该第一闩锁电路的第一端；以及

一第二反相器，其输入端耦接于该第一反相器的输出端，而输出端耦接于该第一反相器的输入端；且

该第二闩锁电路包含：

一第三反相器，其输入端耦接于该第二闩锁电路的第二端，而输出端耦接于该第二闩锁电路的第一端；以及

一第四反相器，其输入端耦接于该第三反相器的输出端，而输出端耦接于该第三反相器的输入端。

3.如权利要求1所述的相位频率检测器，其中：

该第一脉冲发生器包含：

一第一N型金属氧化物半导体晶体管，其包含：

一栅极，耦接于该第一脉冲发生器的第一输入端；以及

一第二N型金属氧化物半导体晶体管，其包含：

一栅极，耦接于该第一脉冲发生器的第二输入端；

一源极，耦接于该第一N型金属氧化物半导体晶体管的漏极；以及

一漏极，耦接于该第一脉冲发生器的输出端；且

该第二脉冲发生器包含：

一第三N型金属氧化物半导体晶体管，其包含：

一栅极，耦接于该第二脉冲发生器的第一输入端；以及

一第四N型金属氧化物半导体晶体管，其包含：

一栅极，耦接于该第二脉冲发生器的第二输入端；

一源极，耦接于该第三N型金属氧化物半导体晶体管的漏极；以及

一漏极，耦接于该第二脉冲发生器的输出端。

4.如权利要求3所述的相位频率检测器，其中该第一和第二N型金属氧化物半导体晶体管另各包含一源极，耦接于接地电位。

5.如权利要求1所述的相位频率检测器，其中：

该第一检测元件包含一第一P型金属氧化物半导体晶体管，其包含：

一栅极，耦接于该第一检测元件的控制端；

一源极，耦接于该第一检测元件的第一端；以及

一漏极，耦接于该第一检测元件的第二端；且

该第二检测元件包含一第二P型金属氧化物半导体晶体管，其包含：

一栅极，耦接于该第二检测元件的控制端；

一源极，耦接于该第二检测元件的第一端；以及

一漏极，耦接于该第二检测元件的第二端。

6.如权利要求1所述的相位频率检测器，其中该第一反相电路与该第二反相电路各包含一互补型金属氧化物半晶体管结构的反相器。

7.如权利要求1所述的相位频率检测器，其中该重设控制电路包含：

一与门，其第一与第二输入端分别耦接至该相位频率检测器的第一和第二输出端；

一第一重置N型金属氧化物半导体晶体管，其包含：

一栅极，耦接至该与门的输出端；

一漏极，耦接至该第一闩锁电路的第二端；以及

一源极，耦接至一偏压；以及

一第二重置N型金属氧化物半导体晶体管，其包含：

一栅极，耦接至该与门的输出端；

一漏极，耦接至该第二闩锁电路的第二端；以及

一源极，耦接至一偏压。

8.如权利要求7所述的相位频率检测器，其中该第一和第二重置N型金属氧化物半导体晶体管的源极耦接至接地电位。

9.如权利要求7所述的相位频率检测器，其中该重设控制电路还包含一延迟元件，耦接于该第一和第二重置N型金属氧化物半导体晶体管的栅极与该与门的输出端之间。

10.如权利要求9所述的相位频率检测器，其中该延迟元件包含由电阻和电容组成的电阻电容延迟电路或是多个串接的反相器。

Images