KR20100079123A - 아날로그 지연 동기 루프 회로 - Google Patents

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Abstract

본 발명은 아날로그 지연 동기 루프 회로를 제공한다. 일정한 레벨로 수렴 상승하는 레벨을 갖는 조악 전압 및 일정한 레벨로 수렴 하강하는 레벨을 갖는 정밀 전압에 제어되어, 입력 클럭 신호를 서로 다른 시간만큼 지연하여 다수 개의 출력 클럭 신호를 발생하는 전압 제어 지연부와, 전압 제어 지연부에서 가장 나중에 지연되어 출력되는 출력 클럭 신호와 입력 클럭 신호의 주파수 및 위상차를 검출하고, 검출된 주파수 및 위상차에 상응하는 업 및 다운 펄스를 발생하는 위상/주파수 검출부와, 업 펄스 및 다운 펄스에 응답하여 펌핑된 레벨을 갖는 제1 신호를 출력하는 제1 전하 펌프와, 업 펄스 및 다운 펄스에 응답하여 펌핑된 레벨을 갖는 제2 신호를 발생하는 제2 전하 펌프 및 제1 신호에 상응하는 조악 전압을 발생하고, 제2 신호에 상응하는 정밀 전압을 발생하는 루프 필터를 구비하는 것을 특징으로 한다. 그러므로, 2차 하모닉 락(Harmonic Lock)을 개선시킬 수 있고, 지연 셀을 구동시킬 때 적은 전력을 소모할 수 있고, 낮은 지터(Jitter) 특성을 보이는 효과를 갖는다.
Figure P1020080137538
지연 동기 루프(DLL), 이중 전하 펌프

Description

아날로그 지연 동기 루프 회로{Analog delay Locked Loop Circuit}
본 발명은 전자 회로에 관한 것으로서, 특히, 아날로그(anlogue) 지연 동기 루프(DLL:Delay Locked Loop) 회로에 관한 것이다.
최근의 VLSI 시스템이 고속화, 고집적화의 경향으로 발전됨에 따라 통신, 무선시스템, 디지털 회로, 디스크 드라이브 등의 시스템에 사용되는 클럭 구동 회로에도 많은 변화가 요구되고 있다. 아울러, 시스템의 성능 향상과 더불어 하나의 보드(Board)에 여러 개의 집적 회로(IC)들을 포함하는 경향이 늘어나면서, 여러 칩들간에 클럭을 배분하고, 이들을 동기화 하는 것이 중요한 문제로 대두되고 있다. 이러한 응용에 적합한 소자들중 하나가 지연 동기 루프(DLL:Delay-Locked Loop) 회로이다.
이하, 일반적인 아날로그 DLL 회로의 구성 및 동작을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1은 일반적인 아날로그 DLL 회로를 개략적으로 나타내는 회로도이다.
도 1에 도시된 아날로그 DLL 회로는 지연 셀(delay cell)(5)들로 구성되는 전압 제어 지연 록(VCDL:Voltage Control Delay Lock)부(10)과, 위상 검출부(phase detector)(20) 및 전하 펌프(charge pump)(30)로 구성된다.
도 2a 및 도 2b는 도 1에 도시된 아날로그 DLL 회로의 정상적인 로킹(Locking) 동작 및 2차 하모닉 로킹(Harmonic Locking) 동작을 각각 나타내는 파형도들이다.
도 1에 도시된 아날로그 DLL은 도 2a에 도시된 바와 같이, VCDL부(10)의 지연시간(Tvcdl)이 한 클럭(Clock) 만에 동기(40)되어 정상적으로 락킹(locking)이 이루어져야 한다면, 도 2b와 같이 두 번째 클럭 만에 동기(42) 되는 2차 하모닉 로킹이 발생할 가능성이 높다.
또한, 설계자마다 VCDL부(10)에 포함되는 지연 셀의 개수를 달리 사용하므로, 도 1에 도시된 일반적인 아날로그 DLL은 전력을 많이 소모할 수 있고 높은 지터(High Jitter)특성을 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 저전력의 낮은 지터(jitter) 성능을 갖는 아날로그 지연 동기 루프 회로를 제공하는 데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 의한 아날로그 지연 동기 루프 회로는, 일정한 레벨로 수렴 상승하는 레벨을 갖는 조악 전압 및 상기 일정한 레벨로 수렴 하강하는 레벨을 갖는 정밀 전압에 제어되어, 입력 클럭 신호를 서로 다른 시간만큼 지연하여 다수 개의 출력 클럭 신호를 발생하는 전압 제어 지연부와, 상기 전압 제어 지연부에서 가장 나중에 지연되어 출력되는 상기 출력 클럭 신호와 상기 입력 클럭 신호의 주파수 및 위상차를 검출하고, 상기 검출된 주파수 및 위상차에 상응하는 업 및 다운 펄스를 발생하는 위상/주파수 검출부와, 상기 업 펄스 및 상기 다운 펄스에 응답하여 펌핑된 레벨을 갖는 제1 신호를 출력하는 제1 전하 펌프와, 상기 업 펄스 및 상기 다운 펄스에 응답하여 펌핑된 레벨을 갖는 제2 신호를 발생하는 제2 전하 펌프 및 상기 제1 신호에 상응하는 상기 조악 전압을 발생하고, 상기 제2 신호에 상응하는 상기 정밀 전압을 발생하는 루프 필터로 구성되는 것이 바람직하다.
본 발명에 의한 아날로그 지연 동기 루프 회로는 이중 전하 펌프(Dual Charge Pump)에 의해 발생시킨 조악 전압(coarse_control_volt)과 정밀 전 압(fine_control_volt)을 이용하여 지연 셀들을 정밀하게 제어할 수 있으므로, 일반적인 아날로그 지연 동기 루프 회로가 갖는 2차 하모닉 락(Harmonic Lock)을 개선시킬 수 있고, 지연 셀을 구동시킬 때 적은 전력을 소모할 수 있고, 낮은 지터(Jitter) 특성을 보이는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 아날로그 지연 동기 루프(DLL:Delay Locked Loo) 회로의 실시예 및 DLL 회로 내부에 포함되는 소자들의 각 실시예를 첨부된 도면들을 참조하여 다음과 같이 설명한다. 이러한 소자들의 실시예들은 이해를 돕기 위한 일 례에 불과하며, 본 발명에 의한 아날로그 DLL 회로는 이러한 실시예들의 모습에 국한되지 않는다.
도 3은 본 발명의 실시예에 의한 아날로그 DLL 회로의 회로도이다.
도 3에 아날로그 DLL 회로는 전압 제어 지연부(100), 위상/주파수 검출부(PFD:Phase-Frequency Detector)(200), 제1 및 제2 전하 펌프(charge pump)들(302 및 304) 및 루프 필터(loop filter)(400)로 구성된다.
전압 제어 지연부(100)는 루프 필터(400)를 통해 출력되는 조악 전압(Coarse_Control_Volt)과 정밀 전압(Fine_Control_Volt)에 의해 제어되어, 입력 클럭 신호(REF_CLK)를 서로 다른 시간만큼 지연하고, 지연된 다수 개의 출력 클럭 신호들(N1 내지 NN)을 발생한다. 도 3의 경우, N=8인 경우이므로, 출력 클럭 신호들(N1 내지 N8)의 개수는 8개이다.
도 4는 도 3에 도시된 조악 전압과 정밀 전압의 특성을 나타내는 그래프로 서, 횡축은 시간을 나타내고, 종축은 전압을 각각 나타낸다.
전압 제어 지연부(100)는 도 4에 도시된 바와 같이 일정한 레벨(CL:Constant Level)로 수렴 상승하는 레벨을 갖는 조악 전압에 응답하여 지연된 출력 클럭 신호의 발생 속도를 증가시키고, 도 4에 도시된 바와 같이 일정한 레벨(CL)로 수렴 하강하는 레벨을 갖는 정밀 전압에 응답하여 지연된 출력 클럭 신호의 발생 속도를 감소시킨다. 즉, 전압 제어 지연부(100)는 조악 전압에 응답하여 빠른 클럭 지연을 생성하고, 정밀 전압에 응답하여 느린 클럭 지연을 생성한다.
이를 위해, 전압 제어 지연부(100)는 복수(N) 개의 지연 셀(120)들로 이루어질 수 있다. 각 지연 셀은 조악 전압과 정밀 전압에 제어된다. 본 발명에 의하면, 지연 셀들의 개수(N)는 8개인 것이 바람직하다. 이하, 각 지연 셀(120)의 구성에 대해 살펴보면 다음과 같다.
도 5는 도 3에 도시된 각 지연 셀(120)의 본 발명의 실시예(120A)에 의한 회로도이다.
본 발명에 의한 지연 셀(120A)은 도 5에 도시된 바와 같이, 제1 및 제2 인버터들(102 및 104), 제1 내지 제12 MOS 트랜지스터들(M1 내지 M12), 커패시터들(C3 및 C4)로 구성된다. 여기서, 제1, 제2, 제8 내지 제12 MOS 트랜지스터들은 NMOS 트랜지스터들이고, 제3 내지 제7 MOS 트랜지스터들은 PMOS 트랜지스터들이지만 본 발명은 이에 국한되지 않는다.
제1 인버터(102)는 입력 클럭 신호(REF_CLK)를 반전하여 출력하고, 제2 인버터(104)는 제1 인버터(102)의 출력을 반전하여 출력한다.
제1 MOS 트랜지스터(M1)는 제1 인버터(102)의 출력과 커패시터(C3)의 사이에 연결되는 드레인 및 소스를 갖고, 정밀 전압(Fine_Control_Volt)에 연결되는 게이트를 갖는다. 제2 MOS 트랜지스터(M2)는 제2 인버터(104)의 출력과 커패시터(C4)의 사이에 연결되는 드레인 및 소스를 갖고, 정밀 전압에 연결되는 게이트를 갖는다.
커패시터(C3)는 제1 MOS 트랜지스터(M1)의 소스와 기준 전압(VSS) 사이에 연결되고, 커패시터(C4)는 제2 MOS 트랜지스터(M2)의 소스와 기준 전압(VSS) 사이에 연결된다.
제3 MOS 트랜지스터(M3)는 공급 전압(VDD)과 연결되는 소스를 갖고 다이오드 결선형으로 서로 연결된 드레인 및 게이트를 갖는다. 제4 MOS 트랜지스터(M4)는 공급 전압(VDD)과 연결되는 소스를 갖고, 제3 MOS 트랜지스터(M3)의 게이트 및 드레인과 연결되는 게이트를 갖는다. 제5 MOS 트랜지스터(M5)는 공급 전압(VDD)과 연결되는 소스를 갖고, 제3 MOS 트랜지스터(M3)의 게이트와 연결되는 게이트를 갖는다. 제6 MOS 트랜지스터(M6)는 제4 MOS 트랜지스터(M4)의 드레인과 연결되는 소스를 갖고, 제2 인버터(104)의 출력과 연결되는 게이트를 갖는다. 제7 MOS 트랜지스터(M7)는 제5 MOS 트랜지스터(M5)의 드레인과 출력 클럭 신호(FEED_CLK)의 사이에 연결되는 소스 및 드레인을 갖고, 제6 MOS 트랜지스터(M6)의 드레인과 연결되는 게이트를 갖는다. 제8 MOS 트랜지스터(M8)는 제6 MOS 트랜지스터(M6)의 드레인 및 제7 MOS 트랜지스터(M7)의 게이트와 연결되는 드레인을 갖고, 제2 인버터(104)의 출력과 연결되는 게이트를 갖는다. 제9 MOS 트랜지스터(M9)는 출력 클럭 신호(FEED_CLK)와 연결되는 드레인을 갖고, 제6 MOS 트랜지스터(M6)의 드레인과 연결되는 게이트를 갖는다. 제10 MOS 트랜지스터(M10)는 제3 MOS 트랜지스터(M3)의 게이트와 기준 전압(VSS) 사이에 연결되는 드레인 및 소스를 갖고, 조악 전압(Coarse_Control_Volt)과 연결되는 게이트를 갖는다. 제11 MOS 트랜지스터(M11)은 제10 MOS 트랜지스터(M10)의 게이트와 연결되는 게이트, 제8 MOS 트랜지스터(M8)의 소스와 기준 전압(VSS) 사이에 각각 연결되는 드레인 및 소스를 갖는다. 제12 MOS 트랜지스터(M12)는 제10 및 제11 MOS 트랜지스터들(M10 및 M11)의 게이트와 연결되는 게이트를 갖고, 제9 MOS 트랜지스터(M9)의 소스와 기준 전압(VSS) 사이에 연결되는 드레인 및 소스를 갖는다.
전술한 제1 및 2 MOS 트랜지스터들(M1 및 M2)은 도 4에 도시된 정밀 전압의 레벨이 일정한 레벨(CL)에 수렴한 후에도 턴 온될 수 있고, 제10, 11 및 12 MOS 트랜지스터들(M10, M11 및 M12)은 도 4에 도시된 조악 전압의 레벨이 일정한 레벨(CL)에 수렴한 후에도 턴 온될 수 있다.
한편, 위상/주파수 검출부(200)는 전압 제어 지연부(100)에서 가장 나중에 지연되어 출력되는 출력 클럭 신호(N8 또는 FEED_CLK)와 입력 클럭 신호(REF_CLK)의 주파수 및 위상차를 검출하고, 검출된 주파수 및 위상차에 상응하는 업 펄스(UP) 및 다운 펄스(DOWN)를 발생하고, 발생된 업 펄스(UP) 및 다운 펄스(DOWN)를 제1 전하 펌프(302)로도 출력하고, 제2 전하 펌프(304)로도 출력한다.
도 6은 도 3에 도시된 위상/주파수 검출부(200)의 본 발명의 실시예(200A)에 의한 블럭도이다.
위상/주파수 검출부(200A)는 도 6에 도시된 바와 같이, 제1 및 제2 D 플립플 롭들(210 및 220)과 서브 지연부(230) 및 논리곱부(232)로 구성된다.
제1 D 플립플롭(210)은 입력 클럭 신호(REF_CLK)와 연결되는 클럭 단자, 공급 전압(VDD)과 연결되는 데이터 입력단자(D) 및 업 펄스(UP)를 출력하는 정출력단자(Q)를 갖는다. 제2 D 플립플롭(220)은 출력 클럭 신호(FEED_CLK)와 연결되는 클럭 단자, 공급 전압(VDD)과 연결되는 데이터 입력단자(D) 및 다운 펄스(DOWN)를 출력하는 정출력단자(Q)를 갖는다.
논리곱부(232)인 AND 게이트는 제1 및 제2 D 플립플롭들(210 및 220)의 정 출력(Q)들을 논리곱하고, 논리곱한 결과를 서브 지연부(230)로 출력한다. 서브 지연부(230)는 논리곱부(232)의 출력을 일정 시간 동안 지연하여 제1 및 제2 D 플립플롭들(210 및 220)의 리셋(reset) 단자들로 출력한다.
한편, 도 3에 도시된 제1 전하 펌프(302)는 위상/주파수 검출부(200)로부터 받은 업 펄스(UP) 및 다운 펄스(DOWN)에 응답하여 펌핑된 레벨을 갖는 제1 신호를 발생한다. 또한, 제2 전하 펌프(304)는 위상/주파수 검출부(200)로부터 받은 업 펄스(UP) 및 다운 펄스(DOWN)에 응답하여 펌핑된 레벨을 갖는 제2 신호를 발생한다. 즉, 제1 및 제2 전하 펌프들(302 및 304)은 디지털 형태의 업 펄스(UP) 및 다운 펄스(DOWN)를 받아서 전압 제어 지연부(100)를 제어하기에 적합한 아날로그 형태의 제1 및 제2 신호로 변환하는 역할을 한다.
도 7은 도 3에 도시된 제1 또는 제2 전하 펌프(302 또는 304)의 본 발명에 의한 실시예(300)의 회로도로서, 제5 내지 제8 커패시터들(C5, C6, Cu 및 Cd), 제1 및 제2 전류원들(340 및 342), 연산 증폭기(310), 저항(R1)(320) 및 제1 내지 제4 스위치들(330 내지 336)로 구성된다.
연산 증폭기(310)는 서로 연결된 음의 입력단자(-)와 출력 단자를 갖고, 전하 펌프(300)의 출력 측(OUT)에 연결되는 양의 입력 단자(+)를 갖는다. 만일, 도 7에 도시된 전하 펌프(300)가 제1 전하 펌프(302)인 경우 연산 증폭기(310)의 양의 입력단자(+)는 제1 신호에 연결된다. 그러나, 도 7에 도시된 전하 펌프(300)가 제2 전하 펌프(304)인 경우 연산 증폭기(310)의 양의 입력단자(+)는 제2 신호에 연결된다.
저항(R1)은 연산 증폭기(310)의 양의 입력단자(+)와 제5 커패시터(C5) 사이에 연결되고, 제5 커패시터(C5)는 저항(R1)과 기준 전압(VSS) 사이에 연결된다. 제6 커패시터(C6)는 연산 증폭기(310)의 양의 입력단자(+)와 기준 전압(VSS) 사이에 연결된다.
제7 커패시터(Cu)와 제1 전류원(340)은 공급 전압(VDD)과 제1 노드(N1) 사이에 병렬 연결된다. 제2 전류원(342) 및 제8 커패시터(Cu)는 제2 노드(N2)와 기준 전압(VSS) 사이에 병렬 연결된다.
제1 스위치(S1)(330)는 제1 노드(N1)와 연산 증폭기(310)의 양의 입력단자(+) 사이에 연결되며, 각 전하 펌프(302 또는 304)의 업 펄스 입력단자(UP')로 들어오는 신호에 응답하여 스위칭된다. 여기서, 제1 전하 펌프(302)의 경우 업 펄스 입력단자(UP')를 통해 업 펄스(UP)가 들어오고 제2 전하 펌프(304)의 경우 업 펄스 입력단자(UP')를 통해 다운 펄스(DOWN)가 들어온다. 제2 스위치(S2)(332)는 제1 노드(N1)와 연산 증폭기(310)의 출력 단자 사이에 연결되며, 각 전하 펌프(302 또는 304)의 업 펄스 입력단자(UP')로 들어오는 신호의 반전된 신호에 응답하여 스위칭한다.
제3 스위치(S3)(334)는 연산 증폭기(310)의 양의 입력단자(+)와 제2 노드(N2) 사이에 연결되어, 각 전하 펌프(302 또는 304)의 다운 펄스 입력단자(DOWN')로 들어오는 신호에 응답하여 스위칭한다. 여기서, 제1 전하 펌프(302)의 경우 다운 펄스 입력단자(DOWN')를 통해 다운 펄스(DOWN)가 들어오고 제2 전하 펌프(304)의 경우 다운 펄스 입력단자(DOWN')를 통해 업 펄스(UP)가 들어온다. 제4 스위치(S4)(336)는 연산 증폭기(310)의 출력단자와 제2 노드(N2) 사이에 연결되어, 각 전하 펌프(302 또는 304)의 다운 펄스 입력 단자(DOWN')로 들어오는 신호의 반전된 신호에 응답하여 스위칭한다.
한편, 도 3에 도시된 루프 필터(400)는 제1 신호에 상응하는 조악 전압을 발생하고, 제2 신호에 상응하는 정밀 전압을 발생하여 전압 제어 지연부(100)로 출력한다. 루프 필터(400)는 제1 및 제2 신호들에 포함된 고주파 성분을 제거하는 역할을 한다. 이를 위해, 루프 필터(400)는 제1 신호와 기준 전압 예를 들면 접지 사이에 연결되는 커패시터(C2) 및 제2 신호와 기준 전압 예를 들면 접지 사이에 연결되는 커패시터(C1)로 구성된다.
결국, 전술한 본 발명에 의한 아날로그 DLL 회로는 제1 및 제2 전하 펌프들(302 및 304)를 사용하여, 도 4에 도시된 바와 같이 기준 전압(Ground Level)의 레벨부터 상승하여 일정한 레벨(CL)에 도달하는 조악 전압(Coarse_Control_Volt)과 공급 전압(VDD)의 레벨부터 하강하여 일정한 레벨(CL)에 도달하는 정밀 전 압(Fine_Control_Volt)를 발생한다. 이와 같이 발생한 조악 전압과 정밀 전압을 이용하여 전압 제어 지연부(100)의 각 지연 셀(120)들의 출력 속도를 적절하게 제어한다. 그러므로, 전압 제어 지연부(100)의 지연 시간을 보다 정밀하게 제어할 수 있다. 따라서, 단순하게 입력 클럭 신호(REF_CLK)를 지연하여 동기를 맞추는 과정에서 2차 하모닉 록(Harmonic Lock) 및 높은 지터(Jitter)의 특성을 갖는 일반적인 도 1에 도시된 아날로그 DLL 회로와 달리 2차 하모닉 록을 개선할 수 있고, 낮은 지터 특성을 가질 수 있다.
게다가, VCDL부(10)에 포함되는 지연 셀(5)의 개수를 설계자 마다 다른 기준으로 설정하므로 인해 구동할 때 발생하는 전력 소모가 증가되는 아날로그 DLL 회로와 달리, 본 발명에 의한 아날로그 DLL 회로는 전압 제어 지연부(100)에 포함되는 지연 셀(120)의 개수를 8개로 고정함으로써 전력 소모를 최소화시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 아날로그 DLL 회로를 개략적으로 나타내는 회로도이다.
도 2a 및 2b는 도 1에 도시된 아날로그 DLL 회로의 정상적인 로킹 동작 및 2차 하모닉 로킹 동작을 각각 나타내는 파형도들이다.
도 3은 본 발명의 실시예에 의한 아날로그 DLL 회로의 회로도이다.
도 4는 도 3에 도시된 조악 전압과 정밀 전압의 특성을 나타내는 그래프이다.
도 5는 도 3에 도시된 각 지연 셀의 본 발명의 실시예에 의한 회로도이다.
도 6은 도 3에 도시된 위상/주파수 검출부의 본 발명의 실시예에 의한 블럭도이다.
도 7은 도 3에 도시된 제1 또는 제2 전하 펌프의 본 발명에 의한 실시예의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 전압 제어 지연부 120 : 지연 셀
200 : 위상/주파수 검출부 302, 302 : 전하 펌프
400 : 루프 필터

Claims (8)

  1. 일정한 레벨로 수렴 상승하는 레벨을 갖는 조악 전압 및 상기 일정한 레벨로 수렴 하강하는 레벨을 갖는 정밀 전압에 제어되어, 입력 클럭 신호를 서로 다른 시간만큼 지연하여 다수 개의 출력 클럭 신호를 발생하는 전압 제어 지연부;
    상기 전압 제어 지연부에서 가장 나중에 지연되어 출력되는 상기 출력 클럭 신호와 상기 입력 클럭 신호의 주파수 및 위상차를 검출하고, 상기 검출된 주파수 및 위상차에 상응하는 업 및 다운 펄스를 발생하는 위상/주파수 검출부;
    상기 업 펄스 및 상기 다운 펄스에 응답하여 펌핑된 레벨을 갖는 제1 신호를 출력하는 제1 전하 펌프;
    상기 업 펄스 및 상기 다운 펄스에 응답하여 펌핑된 레벨을 갖는 제2 신호를 발생하는 제2 전하 펌프; 및
    상기 제1 신호에 상응하는 상기 조악 전압을 발생하고, 상기 제2 신호에 상응하는 상기 정밀 전압을 발생하는 루프 필터를 구비하는 것을 특징으로 하는 아날로그 지연 동기 루프 회로.
  2. 제1 항에 있어서, 상기 전압 제어 지연부는
    상기 조악 전압에 응답하여 상기 출력 클럭 신호의 발생 속도를 증가시키고, 상기 정밀 전압에 응답하여 상기 출력 클럭 신호의 발생 속도를 감소시키는 것을 특징으로 하는 아날로그 지연 동기 루프 회로.
  3. 제1 항에 있어서, 상기 전압 제어 지연부는
    각각이 상기 조악 전압과 상기 정밀 전압에 제어되는 복수 개의 지연 셀들을 구비하는 것을 특징으로 하는 아날로그 지연 동기 루프 회로.
  4. 제3 항에 있어서, 상기 지연 셀의 개수는 8개인 것을 특징으로 하는 아날로그 지연 동기 루프 회로.
  5. 제3 항에 있어서, 상기 각 지연 셀은
    상기 입력 클럭 신호를 반전하는 제1 인버터;
    상기 제1 인버터의 출력을 반전하는 제2 인버터;
    상기 제1 인버터의 출력에 연결되는 드레인을 갖고, 상기 정밀 전압에 연결되는 게이트를 갖는 제1 MOS 트랜지스터;
    상기 제1 MOS 트랜지스터의 소스와 기준 전압 사이에 연결되는 제1 커패시터;
    상기 제2 인버터의 출력과 연결되는 드레인을 갖고, 상기 정밀 전압에 연결되는 게이트를 갖는 제2 MOS 트랜지스터;
    상기 제2 MOS 트랜지스터의 소스와 기준 전압 사이에 연결되는 제2 커패시터;
    공급 전압과 연결되는 소스를 갖고 다이오드 결선형으로 서로 연결된 드레인 및 게이트를 갖는 제3 MOS 트랜지스터;
    상기 공급 전압과 연결되는 소스 및 상기 제3 MOS 트랜지스터의 게이트와 연결되는 게이트를 갖는 제4 MOS 트랜지스터;
    상기 공급 전압과 연결되는 소스를 갖고, 상기 제3 MOS 트랜지스터의 게이트와 연결되는 게이트를 갖는 제5 MOS 트랜지스터;
    상기 제4 MOS 트랜지스터의 드레인과 연결되는 소스를 갖고, 상기 제2 인버터의 출력과 연결되는 게이트를 갖는 제6 MOS 트랜지스터;
    상기 제5 MOS 트랜지스터의 드레인과 상기 출력 클럭 신호의 사이에 연결되는 소스 및 드레인을 갖고, 상기 제6 MOS 트랜지스터의 드레인과 연결되는 게이트를 갖는 제7 MOS 트랜지스터;
    상기 제6 MOS 트랜지스터의 드레인 및 상기 제7 MOS 트랜지스터의 게이트와 연결되는 드레인을 갖고, 상기 제2 인버터의 출력과 연결되는 게이트를 갖는 제8 MOS 트랜지스터;
    상기 출력 클럭 신호와 연결되는 드레인을 갖고, 상기 제6 MOS 트랜지스터의 드레인과 연결되는 게이트를 갖는 제9 MOS 트랜지스터;
    상기 제3 MOS 트랜지스터의 게이트와 상기 기준 전압 사이에 연결되는 드레인 및 소스를 갖고, 상기 조악 전압과 연결되는 게이트를 갖는 제10 MOS 트랜지스터;
    상기 제10 MOS 트랜지스터의 게이트와 연결되는 게이트, 상기 제8 MOS 트랜지스터의 소스와 상기 기준 전압 사이에 연결되는 드레인 및 소스를 갖는 제11 MOS 트랜지스터; 및
    상기 제10 및 제11 MOS 트랜지스터들의 게이트와 연결되는 게이트를 갖고, 상기 제9 MOS 트랜지스터의 소스와 상기 기준 전압 사이에 연결되는 드레인 및 소스를 갖는 제12 MOS 트랜지스터를 구비하는 것을 특징으로 하는 아날로그 지연 동기 루프 회로.
  6. 제1 항에 있어서, 상기 위상/주파수 검출부는
    상기 입력 클럭 신호와 연결되는 클럭 단자, 공급 전압과 연결되는 데이터 입력단자 및 상기 업 펄스를 출력하는 정출력단자를 갖는 제1 D플립플롭;
    상기 출력 클럭 신호와 연결되는 클럭 단자, 상기 공급 전압과 연결되는 데이터 입력단자 및 상기 다운 펄스를 출력하는 정출력단자를 갖는 제2 D플립플롭;
    상기 제1 및 상기 제2 D 플립플롭들의 정 출력들을 논리곱하는 논리곱부; 및
    상기 논리곱부의 출력을 지연하여 상기 제1 및 상기 제2 D 플립플롭들의 리셋 단자들로 출력하는 서브 지연부를 구비하는 것을 특징으로 하는 아날로그 지연 동기 루프 회로.
  7. 제1 항에 있어서, 상기 제1 전하 펌프는
    서로 연결된 음의 입력단자와 출력 단자, 상기 제1 신호에 연결되는 양의 입력 단자를 갖는 연산 증폭기;
    상기 양의 입력단자와 기준 전압 사이에 직렬 연결되는 저항 및 제5 커패시 터;
    상기 양의 입력단자와 상기 기준 전압 사이에 연결되는 제6 커패시터;
    공급 전압과 제1 노드 사이에 병렬 연결되는 제1 전류원 및 제7 커패시터;
    상기 제1 노드와 상기 양의 입력단자 사이에 연결되며, 상기 업 펄스에 응답하여 스위칭하는 제1 스위치;
    상기 제1 노드와 상기 출력 단자 사이에 연결되며, 반전된 상기 업 펄스에 응답하여 스위칭하는 제2 스위치;
    상기 양의 입력단자와 제2 노드 사이에 연결되어, 상기 다운 펄스에 응답하여 스위칭하는 제3 스위치;
    상기 출력단자와 상기 제2 노드 사이에 연결되어, 반전된 상기 다운 펄스에 응답하여 스위칭하는 제4 스위치; 및
    상기 제2 노드와 상기 기준 전압 사이에 병렬 연결되는 제2 전류원 및 제8 커패시터를 구비하는 것을 특징으로 하는 아날로그 지연 동기 루프 회로.
  8. 제1 항에 있어서, 상기 제2 전하 펌프는
    서로 연결된 음의 입력단자 및 출력 단자와, 상기 제2 신호에 연결되는 양의 입력 단자를 갖는 연산 증폭기;
    상기 양의 입력단자와 기준 전압 사이에 직렬 연결되는 저항 및 제5 커패시터;
    상기 양의 입력단자와 상기 기준 전압 사이에 연결되는 제6 커패시터;
    공급 전압과 제1 노드 사이에 병렬 연결되는 제1 전류원 및 제7 커패시터;
    상기 제1 노드와 상기 양의 입력단자 사이에 연결되며, 상기 다운 펄스에 응답하여 스위칭하는 제1 스위치;
    상기 제1 노드와 상기 출력 단자 사이에 연결되며, 반전된 상기 다운 펄스에 응답하여 스위칭하는 제2 스위치;
    상기 양의 입력단자와 제2 노드 사이에 연결되어, 상기 업 펄스에 응답하여 스위칭하는 제3 스위치;
    상기 출력단자와 상기 제2 노드 사이에 연결되어, 반전된 상기 업 펄스에 응답하여 스위칭하는 제4 스위치; 및
    상기 제2 노드와 상기 기준 전압 사이에 병렬 연결되는 제2 전류원 및 제8 커패시터를 구비하는 것을 특징으로 하는 아날로그 지연 동기 루프 회로.
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