CN1212522A

CN1212522A - 锁相环路电路

Info

Publication number: CN1212522A
Application number: CN98117395A
Authority: CN
Inventors: 野川浩道
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-08-27
Filing date: 1998-08-27
Publication date: 1999-03-31
Also published as: US6154071A; JPH1173739A; EP0899883B1; DE69815770T2; KR19990023908A; EP0899883A1; JP3179382B2; DE69815770D1; KR100324189B1; TW421921B

Abstract

在一PLL电路中,有一相位比较器,用于检测在具有预定频率的一基准信号或有不规则时间间隔信号转变点的一复制信号与一要作比较的信号之间的相位差并输出一相位差错信号;一掩蔽电路,按照基准信号或复制信号、一来自相位比较器的相位差错信号的输出差、以及要作比较的信号,控制至少部分或全部相位差错信号的传送或中断。

Description

锁相环路电路

本发明涉及一种锁相环路(PLL)电路，而且特别涉及一种用于复制一转换成数字信号并记录在诸如磁带、磁卡或磁盘之类的记录载体上的信息信号的复制的PLL电路。

在常规情况下，为复制作为数字信号记录的信息信号所用的PLL电路是用来产生一供读出所记录的数字数据的基准时钟。尤其是，对于以不规则时间间隔产生改变点的数字信号，是抽取数字信号的边缘产生脉冲信号的。通过利用脉冲信号重复频率的频谱成分，就能产生作为连续脉冲信号的时钟。

首先，参照图1中所示第一现有技术已知的常规PLL电路的方框图将对-PLL电路的问题进行描述。

图1中所示的PLL电路包括一相位比较器1201，它输出一相位差错信号，此相位差错信号与在一基准信号和一要进行比较的信号之间的相位差成正比；一充电泵1202，它接收相位差错信号并输出一与该相位差错信号对应的电流；一环路滤波器1203，它将来自充电泵的输出信号平滑成一输出的控制信号并用作确定PLL电路的电路配置、顺序以及响应特性的一重要电路元件；一VCO(电压控制振荡器)1204，它作为一个振荡器按照来自环路滤波器1203的控制信号改变其输出频率；以及一个分频器1205，用于对来自VCO1204的输出频率进行分频。

为了缩短这一PLL电路的牵引时间，就必须提高环路的增益以获得更高的响应速度。一旦锁住一信号，PLL电路就必须不仅对正常的噪音而且还要对由于信号缺陷产生的噪音避免过分灵敏以使PLL电路稳定。为了达到这一目的，一旦PLL电路被锁定，环路就必须降低增益以降低响应速度。

在一般情况下，采用下列办法降低PLL电路的响应速度。

(1)降低相位比较器1201的增益常数。

(2)减少由充电泵1202输出的电流。

(3)提高环路滤波器1203的翻转因子。

(4)使环路滤波器1203的带宽减窄。

(5)降低VCO1204的F-V(频率-电压)转换增益常数。

在未经审查的日本专利公报No.4-162263中公开一种自标时的PLL电路，它从记录在磁带或光盘之类的记录载体上的信号中抽取时标。

图2为上述第二现有技术的PLL电路的方框图。参照图2，可以认为相位比较器1301、环路滤波器1303、和VCO1304与图1中所示PLL电路的相位比较器1201、环路滤波器1203、和VCO1204是相同的。

作为第二现有技术的特征性能，使用具有相同特性的两个充电泵，即一第一充电泵1302a和一第二充电泵1302b。

单稳多谐振荡器1308是在一读出门信号上升之后的一预定周期而输出一高电平信号的电路。利用由单稳多谐振荡器1308输出的信号去打开AND门电路1309和1310。

接着将描述图2中所示PLL电路的运行。

复制信号是从光盘之类的信息记录载体(未示出)中复制出来的。读出门信号是由一控制器(未示出)产生的。读出门信号输出至开关1311并用以转换成信号S1输入至在复制信号和一预定基准时钟之间的相位比较器1301。

单稳多谐振荡器1308刚一接收到读出门信号就向AND电路1309和1310输出一在读出门信号上升之后的一段预定时间T内变高的信号S2。AND电路1309和1310在此预定时间T为开路，使一相位前引信号和一相位滞后信号从相位比较器1301分别经AND电路1309和1310向第二充电泵1302b输出。

对于时间T当来自单稳多谐振荡器1308的输出信号处于高电平时，正常工作的第一充电泵和第二充电泵都同时工作。由于这一原因，由第一充电泵1302a和第二充电泵1302b输出的电流总量超过由第一充电泵1302a输出电流的两倍。这就提高了PLL电路的环路增益，使PLL电路的响应速度能够被提高。为了从这一状态降低响应速度，将信号S2设于低电平，以致使得只有第一充电泵1302a能够工作。

然而，对于这种PLL电路，必须用PLL电路之外的控制器产生读出门信号。由于这一原因，此PLL电路不能用于从没有VFO(频率可变的振荡器)或AM(地址标记)图形格式的复制信号中抽取时标，因而不能设置读出门的间隔。

此外，为了设置若干个环路增益，必需配备相应数量的充电泵，这造成了电路规模的增大。

在未经审查的日本专利公报No.5-37370中公开了一种通过按所需频率控制PLL环路中的VCO的转换增益保持宽带PLL环路的稳定性或是使锁定时间提前的PLL技术。

图3为上述第三现有技术的PLL电路的方框图。这一常规的PLL电路包括一相位比较器1401，它检测由一第一可编程序分频器1404分频的信号Fout/N和一从基准振荡器1407输出的基准时标f之间的相位差并输出一相位差错信号；一使相位差错信号平滑的低通滤波器1402；一按照低通滤波器1402的输出信号改变振荡频率的VCO1403；一个对VCO1403的输出频率进行分频的第二可编程序分频器1408；以及对第二可编程序分频器1408的输出信号进行分频的第一可编程序分频器1404。

接着将对PLL电路的运行进行描述。

通过对VCO1403的输出信号用M分频得到由第二可编程序分频器1408输出的一信号Fout，再经第一可编程序分频器1404用N分频而后通过相位比较器1401与基准时标f进行比较。PLL环路的运行使得基准时标f和信号Fout/N之间的相位差变为零。由于这一原因，保持住Fout=N·f的关系。

PLL电路的环路增益G表示为G=Kd·Fo·Ko/(MN)，其中Kd为相位比较器1401的转换增益，Fo为低通滤波器1402的转换增益，Ko为VCO的转换增益，而N和M则分别为第一和第二可编程序分频器1404和1408的分频比。

在此现有技术中。在用常数值M和N进行的控制中，能够通过向第一电压控制振荡器电路1409送入一控制信号控制第一电压控制振荡电路的转换增益。由于能够按照输出频率将环路增益设置在所需数值处，因此能在宽带范围内稳定地运行。

此PLL电路能够有效地用于得到超过N倍基准信号f的输出信号Fout。然而，此PLL电路并不适用于从所记录的自身数字数据中抽取时标的自标时的用途。尤其是，当所记录的数据有不规则时间间距的改变点时，就不能抽取时标。

更具体地说，作为读出数据的标时信号，要使用向相位比较器1401输入作比较的信号(基准信号f)，而且在基准信号f的输出一侧不能安排分频器。也就是说，不能用与输出频率无关的电路安排确定分频比。

此外，在使用预定的基准信号当中，当可编程序分频器的分频比变高时，VCO1403的振荡频率也相应提高。由于环路增益G=Kd·Fo·Ko/(MN)中的Ko/(MN)不变，因而PLL电路的环路增益作为一个整体不变。

而且，增加可编程序分频器违反心愿地增大了电路尺寸。为了精细地设置分频比，扩大分频比，于是就必需提高VCO1403的振荡频率。在此情况下，VCO就难以设计，并要提出各种各样的问题。也就是，VCO1403的耗用电流增加，或是振荡输出象是噪音进入电路。

在未经审查的日本专利公报No.302072中公开了一种具有提高相位电路中的抗噪音及缩短牵引时间的PLL电路。此PLL电路有一锁定检测装置并使用一个只在包括输入同步信号检测边界时限的间隙内通过复制信号的门装置。

在此PLL电路中，锁位范围由边界时限间隙确定。当边界时限间隙的窗口宽度在边界前和后的N％范围内时，锁位范围在N％达到最大，使锁位范围不能再增大。

对于未经审查的日本专利公报No.4-162263中公开的PLL电路，必需由PLL电路之外的控制器产生读出门信号。由于这一原因，这种PLL电路就无法从处于不能设置读出门间隙格式的复制信号中提取时标。

此外，为了设置若干增益，就必需准备相应数量的充电泵，这就增大了电路规模。

在未经审查的日本专利公报No.5-37370中公开的PLL电路很难用于从所记录的数字数据自身中抽取时标的自标时用途。尤其是在所记录的数据以不规则的时间间隙改变记录点时，就无法抽取时标。

此外，在使用一预定的基准信号中，当可程序分频器的分频比例变高时，VCO1403的振荡频率就相应增高。由于环路增益G中的Ko/(MN)不变，PLL电路的环路增益G=Kd·Fo·Ko/(MN)作为一个整体就不能变动。

而且，增加了可编程序分频器又违反心愿地增大了电路规模。为了精细地设置分频比例，增大分频比例，就必需相应地提高VCO1403的振荡频率。在此情况下，VCO就难以设计，并会提出各种各样的问题，也就是，VCO1403的耗用电流增大，或是振荡输出象是噪音进入电路。

在未经审查的日本专利公报No.7-302072中公开的PLL电路安排了插入一边界时限间隙，且复制信号只能从此间隙中通过。由于这一安排未能跟随一比此边界间隙有更大起伏的信号，就无法读出所记录的信号。由于这一原因，就要依据系统的结构对锁位范围或相位比较器的转换增益施加可观的限制。

本发明对现有技术中的上述情况进行了考虑，并提出了作为其目的是要提供一种抗噪音的PLL电路，它即使是以没有PLL牵引间隙的格式记录信号也能调节环路增益，当PLL电路未锁定时通过提高环路增益将牵引时间提前，而一旦PLL电路被锁定就降低环路的增益。

本发明的第二项目的是要提供一种无需使用一控制器或类似装置设置读出门间隙的PLL电路。

本发明的第三项目的是要提供一种能够使用少量电路元件设置数种环路增益的PLL电路。

本发明的第四项目的是要提供一种PLL电路，它有宽阔的锁位范围并在从数字记录信号中抽取时标时不提升VCO的最大频率。

为了实现上述目的，按照本发明的主要方式，所提供的PLL电路具有用于检测在一有预定频率的基准信号或一有不规则时间间隙信号改变点的复制信号与一要作比较的信号之间的相位差并输出一相位差错信号的相位比较器，该PLL电路包含：

按照基准信号或复制信号、来自由相位比较器输出的相位差错信号与要作比较的信号的输出差、将基准信号或复制信号延迟任意一段时间获得的一信号、或是对相位差错信号分频获得的一信号进行对至少部分或全部相位差错信号的传送控制与对至少部分或全部相位差错信号的中断控制中的一种控制的掩蔽装置。

按照本发明的另一方式，相位差错信号中断在(T_min-0.5T)至(T_min-1.5T)的宽度处。

从本发明PLL电路的上述方式明显可见，由相位比较器输出的用以掩蔽相位差错信号的掩蔽信号是在向相位比较器输入的基准信号(复制信号)和要作比较的信号的基础上产生出来的。由于这一PLL电路不因用一分频器对要作比较的信号进行分频而改变环路的增益，它可以不依赖于输入信号的格式与设计而改变环路增益。

因而，这一PLL电路对于即使没有读出门间隙或PLL牵引间隙的输入信号也能适用。

由于环路增益是根据对由相位比较器输出的相位差错信号进行掩蔽的掩蔽信号的脉冲宽度或脉冲间隙确定的，环路增益就能以任意的数值和时限设置。

由于确定环路增益的电路简单，电路元件的数量就能减少。

由于环路增益不因用一分频器对要作比较的信号进行分频而受改变，VCO的振荡频率就能如同复制信号或基准信号一样作为向相位比较器输入的信号。这就使得VCO的振荡频率无需升高。

在对由相位比较器输出的相位差错信号进行掩蔽的掩蔽期以外的期间内，相位差错信号与在常规PLL电路的运行中一样。由于本发明使用掩蔽信号的方法不影响相位比较范围，就能增宽锁定范围。

参阅下面的详细说明和附图，专业技术人员们将弄清楚本发明的上述和其它许多目的、特征和优点，其中通过示例的方式表示出与本发明的原则相结合的最佳实施例。

图1为一示意表示第一现有技术PLL电路的总配置的方框图；

图2为一示意表示第二现有技术PLL电路的总配置的方框图；

图3为一示意表示第三现有技术PLL电路的总配置的方框图；

图4为一示意表示本发明第一实施例PLL电路的总配置的方框图；

图5为用以说明图1中所示PLL电路运行的时卡；

图6示出一用以说明EFM调制的时卡和和表示凹坑的图；

图7为表示本发明第一实施例的一相位比较器和一掩蔽配时产生部件的电路图；

图8为一用以说明图7中所示相位比较器和掩蔽配时产生部件的运行的时卡；

图9为表示本发明第二实施例的一相位比较器和一掩蔽配时产生部件的电路图；

图10为一用以说明图9中所示相位比较器和掩蔽配时产生部件的运行的时卡；

图11为一示意表示本发明第三实施例PLL电路的总配置的方框图；

图12为一用以说明图11中所示PLL电路的运行的时卡；

图13为一示意表示本发明第四实施例PLL电路的总配置的方框图；以及

图14为表示本发明PLL电路的角频率和环路增益之间关系的曲线图。

下面将参照附图具体描述本发明的几项最佳实施例。

图4为一表示本发明一项实施例的PLL电路的方框图。在图4中，一相位比较器101通常有两个输入端并且输出作为与向输入端输入的一基准信号(复制信号)和一要作比较的信号之间的差相对应的相位差错信号的一UP信号和一DOWN信号。PLL电路运行使得相位差错信号变为零。因而，当PLL电路被锁住时，基准信号的改变点与要作比较的信号相互匹配。

根据由相位比较器101获得的相位差错信号或是一脉冲信号的前引/后延边信号以及外加的控制信号，一掩蔽配时产生部件102产生一MASK信号并将MASK信号输往一掩蔽门103。

掩蔽门103受由掩蔽配时产生部件102产生的MASK信号的控制，对由相位比较器101输出的相位差错信号作出是掩蔽还是通过的选择。

-充电泵104将被允许通过掩蔽门103的来自相位比较器101的输出的相位差错信号，即UP信号和DOWN信号作为所需的电流，即-POMP信号输出。

一环路滤波器105对由充电泵输出的电流进行平滑并将它作为一电压或电流输出。作为环路滤波器105，采用了利用一电阻和一电容的低通滤波器或是利用一运算放大器的低通滤波器。

一VCO106是一振荡器，它的振荡频率根据来自环路滤波器105的输出电压或输出电流变动。一分频器107将由VCO106输出的频率分频成为所需的频率。

接着将参照图4的方框图和图5的时卡对该实施例PLL电路的运行进行描述。

如图5中所示，向图4中所示相位比较器101输入的基准信号(复制信号)可以粗略分类为基准信号A和基准信号B。基准信号A有预定间隔的转变点。对于基准信号B来说，参照取样间隔T作为从信号的上升到下降或是从信号的下降到上升时间间隔，从脉冲信号的上升到下降或是从脉冲信号的下降到上升的最小时间间隔定义为最小转换间隔Tmin，而从脉冲信号的上升到下降或是从脉冲信号的下降到上升的最大时间间隔定义为最大转换间隔Tmax。基准信号B的转变点是在从最小转换间隔Tmin至最大转换间隔Tmax的不规则间隔范围的预定条件下产生的。

一个类似于基准信号B具有不规则时间间隔转变点的信号是按照一定的规则通过转换数字信号得到的。这种转换通常称为调制。有各种各样的调制方案，诸如NRZ(非回归零)、PE(相位编码)、MFM(变频调制)、以及EFM(八至十四调制)。对于本实施例的PLL电路来说，除去NRZ之类的调制方案不能抽取时标之外，可以使用任何能够自标时的调制。

图5中的取样间隔T代表作为数字数据最小数据单位的一个通道位的时间宽度。为读出一个通道位的通道位时标是由本实施例的PLL电路产生的。具有取样间隔T的一个通道位时标(此后要称为一个位时标)表示成要在图4和5中进行比较的信号。

如图5中的一基准信号C所表示的，若在基准信号和要作比较的信号之间产生一相位移(将相位前引/后延定义为要与基准信号进行比较的信号的相位的前引/后延)，图4中所示的相位比较器101就检测到在基准信号C和所要比较的信号之间的相位差并输出图5中所示的UP信号和DOWN信号。

由图4中所示掩蔽配时产生部件102所产生的MASK信号有如图5中所示的50％的占空比。假设在MASK信号处于高电平的同时图4中所示的掩蔽门103掩蔽UP信号或DOWN信号，而在MASK信号处于低电平的同时则通过UP信号，而在MASK信号处于低电平的同时则通过UP信号或DOWN信号。在此情况下，就由充电泵104中输出图5中所示的POMP信号。

更具体地说，在t1期间，要作比较的信号的下降已在基准信号C的上升或下降之先。由于这一原因，相位比较器101经掩蔽门103向充电泵104输出DOWN信号以延迟要作比较的信号的相位。

在另一方面，在t2期间，要作比较的信号相对于基准信号C有一相位后延。因而，相位比较器101经掩蔽门103向充电泵104输出UP信号使得要作比较的信号的相位提前。

然而，图5中所示的UP信号U1a、U2a、和U3a以及DOWN信号D1a、D2a、和D3a是在MASK信号处于高电平的期间输出的，它们被掩蔽门103掩蔽住不能输往充电泵104。

在另一方面，UP信号U1b、U2b、和U3b以及DOWN信号D1b和D2b是在MASK信号处于低电平的期间输出的，它们经掩蔽门103输往充电泵104。

如图5中所示，POMP信号作为由充电泵104输出的信号有未被掩蔽门103掩蔽的信号的1/2计数的脉冲信号。由于这一原因，本实施例PLL电路的环路增益为掩蔽门全部通过相位差错信号的1/2。

作为对图4中所示本实施例的基准信号进行调制的一项方案，将对在光盘(CD)或类似载体中所使用的EFM调制进行详细描述。

EFM调制能够进行自标时。然而，与记录在CD或类似载体上的信号上升或下降相对应的转变点不是按有规则的时间间隔出现的。在EFM调制中，称为8位记录符号的数字数据被转换成包括14通道位的图形。在这一EFM调制中，考虑到为便于提取位的同步信息、高密度记录、以及信号的DC成分，根据取样间隙T将最小转换间隙Tmin定义为3T，而将最大转换间隙Tmax定义为11T。

图6示出一EFM调制的时卡并示出记录在与EFM信号相对应的CD表面上的称为凹坑的小孔的位置图。在EFM调制中，记录成凹坑的数字数据用一激光束(未示出)从一检测头中读出并转换为电平“0”和“1”的二进制信号。一个EFM信号有如所定义的从3T至11T的数据间隙。为了从由凹坑中读出的数据中抽取时标，利用了信号的前沿和后沿。

对于一个正常的记录信号，这些边沿是以3T至11T的间隔出现。利用连续脉冲的重复信号的频谱成分产生一连续的脉冲串。

图7示出相位比较器101和一掩蔽配时产生部件102A的门级电路图，接着将参照它对图4中所示的相位比较器101和掩蔽配时产生部件102进行详细描述。

在图7中，触发器405至411构成七位移位寄存器。向第一触发器405的一数据输入端D输入一EFM信号。向时钟输入端C和反转时钟输入端CB输入一要作比较的信号。为了使所产生的MASK信号的边沿延迟，向触发器405、407、409、和411的时钟输入端C以及触发器406、408、和410的反转时钟输入端CB输入要作比较的信号。

一“异一或”门401接收EFM复制信号以及来自触发器405的Q输出并输出一UP信号。一“异一或”门402接收来自触发器407和408的Q输出并输出一DOWN信号。

一“异一或”门403接收来自触发器406和409的Q输出并输出一UP MASK信号。一“异一或”门404接收来自触发器409和411的Q输出并输出一DOWN MASK信号。UPMASK信号和DOWN MASK信号是UP信号和DOWN信号的MASK信号，它们独立地控制UP信号和DOWN信号的传送和掩蔽。

参照图7的方框图和图8的时卡，接着将对图7中所示的相位比较器101和掩蔽配时产生部件102的运行进行详细描述。

根据取样间隔T,EFM复制信号以从3T至11T的间隔范围转变，并向触发器405的数据输入端D输入。触发器405至411在时钟输入C上升时启动。来自触发器405至411的Q输出具有如图8中所示的波形。

由于“异一或”门401接收EFM复制信号以及来自触发器405的Q输出，作为来自“异一或”门401的输出的UP信号具有图8中所示的波形。更具体地说，在锁定状态中的UP信号是以自EFM复制信号的改变点起T/2的脉冲宽度从“异一或”门输出的。

在时间t1,EFM复制信号的下降领先于要作比较的信号的下降。在此情况下，UP信号是以EFM复制信号的相位前引时间宽度的加宽脉冲宽度输出的。假设EFM复制信号领先于要作比较的信号αT。在此情况下，UP信号的脉冲宽度用(1/2+α)·T表示，也就是，将因EFM复制信号的相位前引而产生的脉冲宽度增量加到锁定状态中的UP信号宽度上。

与此相反，在时间t2,EFM复制信号的上升滞后于要作比较的信号的下降。在此情况下，UP信号是以EFM复制信号的相位滞后时间宽度缩短的脉冲宽度输出的。假设EFM复制信号滞后于要作比较的信号βT。在此情况下，UP信号的脉冲宽度用(1/2-β)·T表示，也就是，将因EFM复制信号的相位滞后而产生的脉冲宽度减少量从锁定状态中的UP信号宽度中减去。

如从图8中可明显看到的那样，DOWN信号是自UP信号下降起滞后一段时间1T以T/2的脉冲宽度输出的。在EFM复制信号与要作比较的信号(位时标)之间的相位差并不影响DOWN信号的脉冲宽度。也就是说，DOWN信号的脉冲宽度在锁定状态中以及在时间t1或t2时固定在T/2。

在锁定状态中，无论是UP信号还是DOWN信号都是以相同的脉冲计数以T/2的脉冲宽度向充电泵104输入。作为由充电泵104输出的POMP信号经图4中所示的环路滤波器105得到平滑。由于VCO 106的控制电压不变，作为来自VCO 106的分频信号的要作比较的信号(位时标)也不会改变。

在时间t1当EFM复制信号对要作比较的信号(位时标)有一αT的相位前引时，UP信号的脉冲宽度为(1/2+α)·T，而DOWN信号的脉冲宽度则为T/2，即UP信号的脉冲宽度加宽了αT。当作为来自充电泵104的输出的POMP信号由图4中所示的环路滤波器105进行平滑时，来自环路滤波器105的输出电压由于αT而升高，而且VCO 106的控制电压也升高。由于这一原因，VCO106的振荡频率以及作为分频信号的要作比较的信号(位时标)的频率也升高了。

也就是说，当EFM复制信号对要作比较的信号(位时标)有相位前引时，PLL电路的运行通过提高要作比较的信号(位时标)的频率造成相位差为零。

在时间t2当EFM复制信号相对于要作比较的信号(位时标)有相位滞后βT时，UP信号的脉冲宽度为(1/2-β)·T，而DOWN信号的脉冲宽度则为T/2，即DOWN信号的脉冲宽度大出βT。当作为来自充电泵104的输出的POMP信号由图4中所示的环路滤波器105进行平滑时，来自环路滤波器105的输出电压由于βT而降低，而且VCO106的控制电压也降低。由于这一原因。VCO106的振荡频率以及作为分频信号的要作比较的信号(位时标)的频率也降低了。

也就是说，当EFM复制信号相对于要作比较的信号(位时标)有一相位滞后时，PLL电路的运行通过降低要作比较的信号(位时标)的频率使得相位差为零。

在EFM调制中，如前所述，将最小转换间隔确定为3T。因而，当自转变点起以小于3T的间隔复制一信号时，复制信号就象是电噪音或是一信号缺陷。

采用能使PLL电路避免小于3T间隔的相应转变点的电路设计，就能得到稳定的要作比较的信号(位时标)。当以小于3T间隙的转变点产生的UP信号和DOWN信号受到掩蔽不向充电泵104输出时，VCO的振荡频率就不改变，从而就能避免由于噪音或信号缺陷所造成的差错动作。

在本实施例，UP信号和DOWN信号是以确定的时间间隔从相位比较器101中独立地输出。因而，UP信号和DOWN信号的MASK信号也必须独立地产生。

考虑到事实上在从相位比较器101中输出UP信号和DOWN信号之后，要确保由于MOS晶体管的特性变化而产生的图8中用A所表示的余量，而且UP信号以图8中的宽度B变动，UP信号和DOW信号最好用式(1)所表示的Tmask进行掩蔽：

Tmask=3T-0.5T-0.5T-0.5T=1.5T …(1)其中第一项代表最小转换间隔Tmin；第二项为UP信号或DOWN信号的宽度；第三项为图8中所示A部分的余量；而第四项则为图8中所示B部分的余量。

如前所述，由图4中所示掩蔽配时产生部件102向掩蔽门103输出的与UP信号对应的控制信号为UP MASK信号；而由图4中所示的由掩蔽配时产生部件102向掩蔽门输出的与DOWN信号对应的控制信号则为DOWN MASK信号。当UP MASK信号或DOWN MASK信号处于高电平时，图4中所示的掩蔽门103掩蔽UP信号或DOWN信号，而当UP MASK信号或DOWNMASK信号处于低电平时，则通过UP信号或DOWN信号。

在图8中，t3表示由于噪音或类似原因所产生的EFM复制信号中所包含的小于3T的间隙的转变点状态。在此情况下，同样由于受到用C表示出的UP MASK信号的掩蔽，在时间t3处产生的UP信号不向图4中所示的充电泵输出。与此类似，DOWN信号则受到图8中用D表示的DOWN MASK信号的掩蔽。

因而，即使在以小于3T的间隔产生噪音时，PLL电路仍能保持稳定而不致变动PLL电路的环路增益。

当MASK信号的脉冲宽度扩展到掩蔽小于4T宽度的信号时，PLL电路就不能对EFM复制信号中以小于3T的间隔产生的转变点作出响应。

在一般情况下，当高达11T的时间间隔的全部转变点比例为100％时，以3T的时间间隔转变的比例为35％至40％。若这一比例合适，相位比较计数就下降35％至40％，而且PLL电路的环路增益G作为整体能下降35％至40％。

当LOCK信号不论PLL电路是不是锁定都是用作图4中所示掩蔽配时产生部件102的控制信号时，而且POMP信号只在PLL电路锁定时才产生，就能在PLL电路的牵引状态中保持高的环路增益的同时提高响应速度，使得能够进行快速牵引。一旦完成牵引，就能用MASK信号防止由电噪音或信号缺陷造成的差错运行，从而能够实现稳定电路运行。

如前所述，当将LOCK信号用作图4中所示的掩蔽配时产生部件102的控制信号时，就能实现具有各种锁定和非锁定状态PLL环路增益的PLL电路。

掩蔽配时产生部件102还能用一来自微型计算机的控制信号控制。更具体地说，由掩蔽配时产生部件102产生的掩蔽信号(UPMASK信号或DOWN MASK信号)的脉冲宽度是用一选择在3T至11T范围内的程序控制在3T至11T的范围内。采用这种配置，就能用微型计算机以任意配时设置PLL电路的环路增益。

基准信号不限于EFM复制信号。即使当使用另一种调制方案的信号或是有一预定时间间隔的转变点的复制信号时，也能通过控制MASK信号的脉冲宽度任意设置PLL电路的环路增益。

作为掩蔽配时产生部件102的控制信号，不论是来自微型计算机的控制信号还是LOCK信号都能使用。

相位比较器以及UP信号和DOWN信号输出方案的配置不受本实施例的上述限制。直至电路的配置能用由一掩蔽配时产生部件输出的MASK信号控制掩蔽门。而且来自相位比较器的相位差错信号经由掩蔽门输出到充电泵，应用本发明的技术概念就能改变PLL电路的环路增益，或是易于构成在保持一预定的环路增益的同时能够避免因噪音或信号缺陷而造成差错运行的PLL电路。

当进行了相位比较时，就可按一预定的周期或按一任意的脉冲宽度输出MASK信号。

若是基准信号是一有不规则间隔转变点并有要作比较的信号的两倍或更高频率的复制信号，最好配置一频率比较电路使复制信号的频率与要作比较的信号频率相比，用以使PLL电路避免差错锁定。

参照图9将本发明的第二实施例进行描述。在图9中标号101如在图7中那样表示图4中所示相位比较器101的门级电路图；而102B，则为图4中所示掩蔽配时产生部件102的门级电路图。触发器405至408构成移位寄存器。向第一触发器405的数据输入端输入一复制信号。

如同图7中所示的相位比较器101那样，一“异一或”门401产生一UP信号，以及一“异一或”门402产生一DOWN信号。

构成掩蔽配时产生部件102B的触发器601是供接收UP信号作为反转时钟的反转触发器。触发器601产生一UP MASK信号作为UP信号的MASK信号。与其类似，触发器602接收DOWN信号作为反转时钟并产生DOWN MASK信号。

参照图9的方框图和图10的时卡接着将对图9中所示的相位比较器101和掩蔽配时产生部件102B的运行进行详细描述。

触发器405至408具有图7中所示的同样电路配置，并将省略去对它们的具体描述。由于触发器601从一反转时钟的输入端CB接收UP信号，如图10中所示，在每次UP信号下降时UP MASK重复地趋向高和低。

触发器602在每次DOWN信号下降对也输出一重复地趋向高和低的信号。也就是说，从触发器601和602的输出分别具有UP信号和DOWN信号两倍的周期。当将这些输出用作MASK信号时，就能使UP信号和DOWN信号有二分之一的占空比。

这也使PLL电路的环路增益减半。当如第一实施例中那样，用一LOCK信号作为控制信号，并在PLL电路被锁定后产生MASK信号(当LOCK信号在高电平代表锁定状态时，就使用图9中的RESET信号)，通过提高处于牵引状态中的PLL电路的环路增益使PLL电路的响应速度提高，并在锁定状态之后，将环路增益降至1/2，就能实现抗噪音的稳定运行。尽管环路增益被限于1/2，电路却能由最少量的器件组成。

此外，当由反转触发器构成的掩蔽配时产生部件102B用分频器或计数器的电路配置取代时，而且每单位时间MASK信号上升或下降的产生比改变成1/2至1/n(n为一自然数)，就能任意设置PLL电路的环路增益。

参照图11的方框图。接着将对本发明第三实施例的PLL电路进行描述。

图11中所示的PLL电路未使用掩蔽配时产生部件102和掩蔽门103构成图4中所示的PLL电路。取代它的是，经一1/M分频器801向相位比较器101输入一基准信号(复制信号)．1/M分频器801是由一普通的可编程序分频器或计数器构成的，用它将基准信号(复制信号)作为输入信号被M分频并输出信号。通过一控制信号可以改变分频比例或是可以对分频功能进行转换开/关。

参照图12的时卡，接着将对本发明第三实施例的PLL电路的运行进行描述。在图12中，UP信号1和DOWN信号1是当未插入图11中所示的1/M分频器向相位比较器101输入基准信号(复制信号)时由相位比较器101输出的一UP信号和一DOWN信号。

当1/M分频器801作为1/2分频器运作时，经1/M分频器801传送的基准信号(复制信号)变成图12中所示的一个1/2分频的复制信号。相位比较器101将分频的信号和要作比较的信号(位时标)进行相位比较并向一充电泵104输出UP信号2和DOWN信号2。

由于UP信号2和DOWN信号2的占空比为UP信号1和DOWN信号1的1/2,PLL电路的环路增益也下降至1/2。因而，与第一实施例的PLL电路不同，当使用1/M分频器801时，不使用MASK信号就能将PLL电路的环路增益降至1/M。

参照图13的方框图，接着将对本发明第四实施例的PLL电路进行说明。

图13中所示的PLL电路，在构成图1中所示的PLL电路的相位比较器101、充电泵104、环路滤波器105、以及VCO106之外再增加1/M分频器801和1004、一掩蔽电路1001、以及一检测到的边沿延迟电路1002。图13中所示的1/N分频器1003为一与图4中所示的分频器107具有相同功能的分频器。

检测到的边沿延迟电路1002检测一输入复制信号的前引和后延边沿并使脉冲信号延迟一任意时间以产生一MASK信号。当用一设置信号控制延迟时间或脉冲信号的脉冲宽度时，就能将PLL电路的环路增益设置于所需的数值处。

掩蔽电路1001利用由检测到的边沿延迟电路1002产生的MASK信号对从相位比较器101输出的相位差错信号进行掩蔽。如前所述，当按照LOCK信号对掩蔽电路的掩蔽运行转换开/关时，就能实现具有锁定和非锁定状态不同环路增益的PLL电路。

当用1/M分频器801将复制信号(基准信号)以M进行分频时，无论复制信号(基准信号)是一有不规则时间间隙转变点信号还是一以预定时间间隙转变的信号都能独立地精确设置环路增益。

图14为表示本发明的所有PLL电路的环路增益均变动时角频率和环路增益之间关系的曲线图。假设等于1的环路增益表示为0dB。将环路增益下降至1/2、1/3、和1/4就意味着环路增益分别降至-6dB、-9dB、和-12dB。

在以上描述中，也就是在第一至第四实施例的描述中，掩蔽门103或掩蔽电路1001是与充电泵104分开的。然而，当一MOS晶体管或一模拟开关与充电泵104的源或漏侧相连时，掩蔽门103或相位比较器101与充电泵104就能作为一个电路块形成。

此外，UP信号和DOWN信号的输出形式也不限于以上实施例中的描述。任何二进制的脉冲信号均能方便地用于本发明的PLL电路。

Claims

1、一种PLL电路，有一相位比较器，所述的相位比较器用于检测在具有预定频率的一基准信号或有不规则时间间隙信号转变点的一复制信号和一要作比较的信号之间的相位差并输出一相位差错信号，所述PLL电路的特征在于，它还包含有掩蔽装置，

所述掩蔽装置按照基准信号或复制信号、一来自相位比较器的相位差错信号的输出差、以及要作比较的信号，对至少部分或全部相位差错信号的传送控制和至少部分或全部相位差错信号的中断控制进行其中的一种控制。

2、一种PLL电路，有一相位比较器，所述的相位比较器用于检测在具有预定频率的一基准信号或有不规则时间间隙信号转变点的一复制信号和一要作比较的信号之间的相位差并输出一相位差错信号，所述PLL电路的特征在于，它还包含有掩蔽装置，

所述掩蔽装置利用通过使基准信号或复制信号延迟任意时间获得的一信号，对至少部分或全部相位差错信号的传送控制和至少部分或全部相位差错信号的中断控制进行其中的一种控制。

3、按照权利要求1所述的电路，其特征在于，基准信号或复制信号是向包含级联触发器的一第一移位寄存器中输入的，而由第一移位寄存器的输出则向包含级联触发器的一第二移位寄存器中输入，而且

对至少部分或全部相位差错信号的传送控制和至少部分或全部相位差错信号的中断控制中的一种进行的控制是利用

由接收来自构成第一移位寄存器的任一触发器的输出和来自构成第二移位寄存器的任一触发器的输出的第一“异一或”门的一输出信号，以及

由接收来自构成第二移位寄存器的任一触发器的输出和来自构成第二移位寄存器的另一触发器的输出的第二“异一或”门的一输出信号。

4、按照权利要求1所述的电路，其特征在于，基准信号或复制信号是向包含级联触发器的一第一移位寄存器中输入的，根据接收来自构成第一移位寄存器的触发器的一输出和基准信号或复制信号的一“异一或”门的输出产生相位差错信号，而且所述的电路还包含一反转触发器用于接收相位差错信号并输出一控制信号对至少部分或全部相位差错信号的传送控制和至少部分或全部相位差错信号的中断控制中的一种进行控制。

5、一种PLL电路，有一相位比较器，所述相位比较器检测在具有预定频率的一基准信号或具有不规则时间间隔信号转变点的一复制信号和一要作比较的信号之间的相位差并输出一相位差错信号，所述PLL电路的特征在于，它还包含有掩蔽装置，

所述掩蔽装置按照由对相位差错信号分频所获得的一信号对至少部分或全部相位差错信号的传送控制和至少部分或全部相位差错信号的中断控制中的一种进行控制。

6、一种PLL电路，有一相位比较器，所述相位比较器检测在具有预定频率的一基准信号或具有不规则时间间隔信号转变点的一复制信号和一要作比较的信号之间的相位差并输出一相位差错信号，所述PLL电路的特征在于，

基准信号或复制信号经分频装置向相位比较器中输入。

7、按照权利要求1所述的电路，其特征在于，所述的掩蔽装置当所述PLL电路锁定时中断部分基准信号或复制信号，而当所述PLL电路未锁定时则传送基准信号或复制信号。

8、按照权利要求1所述的电路，其特征在于，所述掩蔽装置能够任意设置一段中断从一外电路输出相位差错的时间。

9、一种PLL电路，有一相位比较器，所述相位比较器检测在一要作比较的信号和具有不规则时间间隔信号转变点的一复制信号之间的相位差并按照一取样时间T以不少于从脉冲信号的一次下降到一上升的最短时间间隔Tmin记录在一记录载体上，并输出一相位差错信号，所述PLL电路的特征在于，它还包含有掩蔽装置，

所述掩蔽装置以(Tmin-0.5T)至(Tmin-1.5T)的宽度中断相位差错信号。

10、按照权利要求2所述的电路，其特征在于，所述的掩蔽装置当所述PLL电路锁定时中断部分基准信号或复制信号，而当所述PLL电路未锁定时则传送基准信号或复制信号。

11、按照权利要求5所述的电路，其特征在于，所述的掩蔽装置当所述PLL电路锁定时中断部分基准信号或复制信号，而当所述PLL电路未锁定时则传送基准信号或复制信号。

12、按照权利要求2所述的电路，其特征在于，所述掩蔽装置能够任意设置一段中断从一外电路输出相位差错的时间。

13、按照权利要求5所述的电路，其特征在于，所述掩蔽装置能够任意设置一段中断从一外电路输出相位差错的时间。