TW421921B - PLL circuit - Google Patents

PLL circuit Download PDF

Info

Publication number
TW421921B
TW421921B TW087114020A TW87114020A TW421921B TW 421921 B TW421921 B TW 421921B TW 087114020 A TW087114020 A TW 087114020A TW 87114020 A TW87114020 A TW 87114020A TW 421921 B TW421921 B TW 421921B
Authority
TW
Taiwan
Prior art keywords
signal
circuit
phase
pll circuit
phase error
Prior art date
Application number
TW087114020A
Other languages
English (en)
Inventor
Hiromichi Nogawa
Original Assignee
Nippon Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co filed Critical Nippon Electric Co
Application granted granted Critical
Publication of TW421921B publication Critical patent/TW421921B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted

Description

421 92 1 五、發明說明（1) ' ----- 本發明是有關於一種PLL電路（相鎖迴路），且特別是 有關=一種用以羞生資訊信號，其轉換成數位信號並記錄 於錄^帶、卡片或磁碟等記錄媒體，之重製pLL電路。 習知’重製資訊信號’其利用數位信號記錄，的pu ，路是用來產生—讀取記錄數位資料用的參考時脈。特別 疋’對於在不規則時間間隔產生改變點的數位信號而言， 數，信號的邊緣係取出以產生脈衝信號。而脈衝信號重覆 頻率的頻譜成分則用來產生時脈，藉以作為連接脈衝信 號。 首先’將配合第1圖（第一習知技術之PLL電路之圖示） 說明PLL電路的問題。 第1圖的PLL電路包括一相位比較器丨2 〇 1，其用以輸出 一相位誤差信號至一參考信號及一欲比較信號之相位差， 一充電系1202 ’其用以接收該相位誤差信號並輸出一對應 電流’ 一迴路濾波器i 2〇 3 ’其平滑該充電泵之輸出信號以 輸出一控制信號、並作為決定該PLL電路排列、順序、響 應之重要電路元件’一VCO振盪器（電壓控制振盪 器）1 2 0 4，其輸出頻率係依據該迴路濾波器丨2 〇 3之控制信 號改變’及’ 一頻率分割器1 205，其分割該VCO振盪器 1204之輸出頻率》 .
為在淳.種PLL電路中得到短達成時間（Pul卜in t i me)，迴路增益必須增加以得到較高響應速度。當信競 鎖住時’ PLL電路必須避免同時對正常雜訊及因信號缺陷 產生的雜訊敏感’藉以保持PLL電路的穩定。為此，當PLL
電路鎖住時，迴路增益必須降低以減緩響應速度。 通常’下列方法可用以降低PLL電路的響應速度。 (1) 降低相位比較器12〇1的增益常數。 (2) 減少充電泵丨202的輪出電流。 (3) 增加迴路濾波器12〇3的傾倒因數（Dumping factor)。 C 4 )縮窄迴路濾波器丨2 〇 3的頻寬。 (5)降低VC0振盪器1204的F-V(頻率-電壓）轉換增益當 數0 日本公開4 - 1 6 2 2 6 3係揭露一種自我計時 (Self-ciocking)的PLL電路，其可以取出一記錄在磁帶、 CD等記錄媒體之信號。 第2圖係第二習知技術pLL電路的方塊圖。請參考第2 圖，相位比較器1301、迴路濾波器13〇3、VC0振盈器1304 係等同於第1圖所示的相位比較器1 2 0 1、迴路渡波器 1 203、VC0 振盪器 1 204。 ° 第二習知技術之特徵係使用兩個特性相同之充電果， 即第一充電泵1302a及第二充電泵130 2b。 7 單穩態多階振動器1 308是在讀取閘極信號上升後、輸 出預定時間之高位準信號的電路。單穩態多階振動器i 3〇8 的輸出信薄.則用以開啟AND電路1 30 9、1310的閘極。 第2圖PLL電路的動作說明如下。 重製信號是由資訊記錄媒體（未示）重製，如光碟。讀 取閛極信號則是以控制器（未示）產生。讀取閑極信號係輸
C:\PrOgram Files\Patent\2126-2134-P.ptd第 5 頁 42 1 92 1 五、發明說明（3) 入開關1 3 11 ’用以將信號S1切換至重製信及預定參考信號 間的相位比較器1 3 01。 接到讀取閘極信號時，單穩態多階振動器1 308會在讀 取閘極信號上升後輸出預定時間T的高位準信號S2至AND電 路1 309、1310。AND電路1 30 9、1310的閘極則開啟預定時 間T ’使相位比較器1 3〇 1的相位領先信號及相位落後信號 分別經AND電路1309、1310輸出至第二充電泵1302b。 當單穩態多階振動器丨3 〇 8的輸出信號S2在高位準雉持 時間T ’正常動作的第一充電泵i3〇2a及第二充電泵130 2b 會同時動作。為此’第一充電泵13〇2a及第二充電泵13〇2b 的輸出電流和會兩倍於第一充電泵1 302a的輸出電流。這 會使得PLL電路的迴路增益升高，提高PLL電路的響應速 度。為降低這種狀態的響應速度’信號§ 2可設定在低位 準’如此便只有第一充電泵13〇2a可以動作。 不過，在這種PLL電路中，讀取閘極信號必須由PLl電 路的外部控制器操作。因此’ PLl電路便不能自沒有VF 〇或 AM(位址符號）圖案型式的重製信號中取出時脈，亦不能設 定讀取閘極間隔。 另外’為設定迴路增益必須準備對應數量的充電泵， 這也會導致電路規模的增加。 . 曰本舍開5-37 370係揭露在寬頻中維持pLL迴路穩定 性，或在PLL迴路中根據預定頻率控制Vc〇轉換增益，藉以 改進鎖住時間（Lock-up time)的PLL電路技術。 第3圖係第三習知技術PLL電路的方塊圖。這種pLL電
路具有相位比較器1401，其用以偵測第一程式頻率分割器 1404分割之信號F0Ut/N及參考振盪器14〇7輸出之參考時脈 f間的相位差、並輸出一相位誤差信號，一低通濾波器 1 4 0 2 ’其用以平滑該相位誤差信號，一 vc〇振盪器丨4 〇 3， 其振盪頻率隨低通j慮波器1402之輸出信號而改變，一第二 程式頻率分割器1 408，其用以分割VC0振盪器1403的輸出 頻率，及第一程式頻率分割器1404，其用以頻率分割第二 程式頻率分割器丨4 〇 8的輸出信號。 接著說明PLL電路的動作》 第二程式頻率分割器1408的輸出信號F〇ut，其頻率分 割VC0振盪器1 40 3的輸出信號Μ倍以得到，是由第一程式頻 率分割器1 4 0 4頻率分割Ν倍’然後再與相位比較器1 4 〇 1的 參考時脈f比較。PLL迴路則操作以使參考時脈f及信號 Fout間的相位差變成〇。因此’ F〇ut =n . f的關係可成立。 PLL電路的迴路增益G係G = Kd .F〇 .ΚοΛΜΝ)，其中，
Kd係相位比較器1 4 〇 1的轉換增益，f 〇係低通濾波器140 2的 轉換增益，Κο係VC0振盪器1403的轉換增益，而ν及Μ則分 別是第一及第二程式頻率分割器14〇4及1408的頻率分割 比。 習知技術在利用常數Μ，Ν的控制中，第二電壓控制振 盪電路1 40 9.的轉換增益可將控制信號傳遞至第一電壓控制 振盪電路1409以控制。由於迴路増益可根據輸出頻率設定 在預定值，故寬頻操作可以維持穩定。 這種PLL電路可有效地得到Ν倍該參考信號f的輸出信
C:\ProgramFiles\Patent\2126-2134-P. ptd第 7 頁 42 1 92 1 五、發明說明（5) " '~ 號Font。不過’這種PLL電路並不能自記錄數位資料中取 出時脈以自我計時。特別是，當記錄資料在不規則時間間 隔具有改變點時，時脈便無法擷取。 再者’在讀取資料的時序信號時，輸入相位比較器的 欲比較信號（參考信號f)係使用，且無頻率分割器可排列 於參考信號f的輸出側。即，頻率分割比不能由與輸出頻 率無關的電路排列決定。 ，在使用預定參考信號時，當程式頻率分割器的 頻率为割比升高時，VC0振盤器1 403的振靈頻率亦會提 高。由於迴路增益G=Kd .Fo ·Κ0/(ΜΝ)裡面的K0/(MN)不會 改變’整個PLL電路的迴路增益亦不會改變。 再者，程式頻率分割器會非預期地增加電路規模。為 適當設定頻率分割比’頻率分割率增加時，vc〇 # '' 頻率亦必須增加。這種情況下，yc〇振盈器並 :且亦會有極多問題衍生’如：VC0振盈器 訊…等。 盈輸出進入電路後成為雜 曰本公開7-302072係揭露一種具有抗 電 成時間的PLL·電路。這種PLL·電路且右# €阻及短逯 , . 略具有鎖住偵測裝置 上Γ认eCtl〇n顧㈣、並利用閘極裝置使重製信 號只在具蟓入同步信號偵測邊緣時序之 在這種PLL電路中，擷取範圍係決定· B 過。一， 邊緣時間間隔的視窗寬度在邊緣前後;的、間間隔。當 圍最大細’且無法增加。南❹的範圍内，擷取範
421 92 1 五、發明說明（6) 在日本公開4- 1 6226 3揭露的PLL電路中， 號必須由PLL電路的外部控制器產生。因此，這^ 不能自無法設定閘極間隔的重製信號中取出時脈。以電路 另外，為設定複數個增益亦必須準備對應^ 泵，亦導致電路規模的增加。 曰的死電 日本公開5- 37 3 70揭露的PLL電路幾乎無法自記 資料本身取出時脈以自我計時。特別《’當記錄資料：： 規則時間間隔具有改變點時，時脈便無從取得。、# + 另外，在預定參考信號的使用中，當程式頻率分 的頻率分割率升高時’ VCO振盪器14 03的振盪頻率亦會 之上升。由於迴路增益G = Kd ,F〇 .Ko/(MN)裡面的K〇/(M 不會改變’故整個PLL電路的迴路增益亦不會改變^ 另外’增加額外的程式頻率分割器會加大電路規模。 為適當設定頻率分割比，頻率分割比增加時，Vc〇振盡器 1403的振盪頻率亦必須隨之增加。這種情況下，vc〇振盪 器並不容易設計’且亦會有極多問題衍生，如：Vc〇振蘆 器1403的電流消耗增加’或，振蘆輸出進入電路後成為雜 訊…等。 日本公開7- 3 0 2 0 72揭露的PL L電路係插入邊緣時間間 隔’並使重製信號僅在這段間隔内通過。不過，這種排列 無法跟隨导.有大於邊緣間隔之跳動（jitter)的信號，因此 記錄信號無法讀取β如此，由系統結構的角度觀之，相位 比較器的擷取範圍或轉換增益增均有相當的限制。 考慮習知技術的上述情況，本發Β月的第一個目的就是
1 92 ί nt 五、發明說明
提供一種PLL電路，其可以免疫於雜訊、即使在信號以不 ，PLL達成間隔（Pul 1-in interval)的型式記錄時，調整 匕路a jbu、在PLL電路未鎖住時增加迴路增益以改進達成 時間（Pull〜in time)、並在pLL電路鎖住時降低迴路增 益。 本發明的第二個目的就是提供一種PLL電路，其不須 以控制器或類似裝置設定讀取閘極間隔。 本發明的第三個目的就是提供一種PLL電路，其可以 利用極少數電路元件設定數個迴路增益。 本發明的第四個目的就是提供一種PLL電路，其具有 寬擷取範圍、且不會在擷取數位記錄信號的時脈時，增加 VCO振盪器的最大頻率。 為達成上述及其他目的，根據本發明的第一個例子， 一種PLL電路係具有—相位比較器，用以偵測一具有預定 頻率之參考信號或一在不規則時間間隔具有信號改變點之 重製信號與一欲比較信號間之一相位差，並輸出一相位誤 差信號，包括.： 遮罩裝置’用以控制至少部分或全部該相位誤差信號 之傳遞’及，控制至少部分或全部與該參考信號或該重製U k號相符之相位誤差信號、一不同該相位比梭器之相位誤 差、號之輪出、該欲比較信號、一延遲該參考信號或該重 製k號所得之信號、或頻率分割該相位誤差信號得到之产 號的阻擋。 5 根據本發明的另一個例子’相位誤差信號係鎖在
4^1921 *_______________ 五、發明說明（8) (Tmin-〇.5T)至（Tmin-1.5T)之寬度。 由上述例子可知，遮罩信號’其用以遮罩該相位比較 器之相位誤差信號輸出，係依據該參考信號（重製信號）及 该欲比較信號產生、並輸入該相位比較器，由於這種pLL 電路不會因頻率分割欲比較信號而改變迴路增益，其迴路 增益可無關於輸入信號的型式。 因此，這種PLL電路可應用於各種信號，即使其不具 有讀取閘極間隔或PLL達成間隔的信號。 由於迴路增益係依據遮罩信號之脈衝寬度或脈衝間隔 以決定’其用以遮罩相位比較器之相位誤差信號，迴路增 ▲可没定在任意數值或時序。 由於決定迴路增益的電路很簡單，電路元件的數目亦 很少。 由於迴路增益並不會因頻率分割欲比較信號而改變， VCO振盪器的振盪頻率可以與重製信號或參考信號相同， 藉以作為相位比較器的輪入信號β因此，VCO振盪器的振 盪頻率並不須增加。 在遮罩周期（用以遮罩相位比較器的相位誤差信號）以 外的時間中’相位誤差信號係相同於習知PLL電路的動 巧。由於本發明使用遮置信號的方法不會影響到相位比較 範圍，擷取範圍便可以變寬。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂’下文特舉一較佳實施例’並配合所附圖式，作詳 細說明如下：
五 '發明說明（9) 圖式說明 第1圖係第一習知技術之PLL電路的方塊圖； 第2圖係第二習知技術之PLL電路的方塊圖； 第3圖係第三習知技術之PLL電路的方塊圖； 第4圖係本發明第一實施例之PL L電路的方塊圖； 第5圖係第4圖PLL電路的動作時序表； 第6圖係EFM調變的時序表及凹洞的圖示； 第7圖係本發明第一實施例之相位比較器及遮罩時$ 產生單元的電路圖； 第8圖係第7圖相位比較器及遮罩時序產生單元之動作 時序表； 第9圖係本發明第二實施例之相位比較器及遮罩時序 產生單元的電路圖； 第10圖係第9圖相位比較器及遮罩時序產生單元之動 作時序表； 第11圖係本發明第三實施例之PLL電路的方塊圖； 第1 2圖係第11圖PLL電路的動作時序表； 第13圖係本發明第四實施例之PLL電路的方塊圖；以 及 ， 第14圖係本發明PLL電路之角頻率-迴路增益 圖。 實施例 本發明的數個實施例將配合圖示說明如下。 第4圖係本發明實施例之PLL電路的方塊圖。 圖 中’相位比較器101通常具有兩輸入端、並根據輪入端之
C:\Program Files\Patent\2126-2134-P.ptd第 12 頁 421921 Μ 五、發明說明（10) 參考信號（重製信號）及欲比較信號的相位差輸出UP及⑽㈣ h號，藉以做為相位誤差信號。PLL迴路係動作使相位誤 差信號變成0。因此，當PLL電路鎖住時，參考信號及欲比 較信號的改變點可彼此匹配。 遮罩時序產生單元1 0 2依據相位比較器丨〇 1得到的相位 誤差信號或脈衝信號及外部控制信號的領先/落後邊緣信 號以產生MASK信號、並將這個MASK信號輸出至遮罩間閘極 103。 遮罩閘極1 0 3係利用遮罩時序產生單元丨〇 2得到的遮罩 k號控制’藉以決定該相位比較器1 〇 1輸出的相位誤差信 號是否遮罩或通過。 充電泵1 0 4輸出該相位誤差信號以作為相位比較器1 〇 1 的輸出’其允許通過該遮罩閘極1〇3 ’即up信號及㈣信 號，藉以作為預定電流，即POMP信號。 迴路渡波器105平滑充電栗1〇4的電流輸出，並將其輸 出作為電壓或電流。迴路濾波器1 〇 5係利用電阻及電容或 運算放大器之低通濾波器所構成的低通濾波器以形成。 VC0振盈器106的振盪頻率是根據迴路攄波器的輸 出電壓或輸出電流而改變。頻率分割器則分割VC〇振盈 器106的輸出頻率至預定頻率。 . 本實碑.例PLL電路的動作將配合第4圖方塊圖及第5圖 時序表說明如下》 如第5圖所示，輸入第4圖相位比較器ιοί的參考信號 (重製信號）可以大概分成參考信號A及參考信號B ^參考信
C:\ProgramFiles\Patent\2126-2134-P.ptd第 13 頁 ί- s 3 2 ] J 爾 +五'發明說明（11) 號A在規則時間間隔具有改變點。而參考信號B，參考信號 自上升至下降（或自下降至上升）之時間間隔為取樣間隔 T，其脈衝6號自上升至下降（或自下降至上升）之最小時 間間隔則定義為最小反轉間隔以“，且脈衝信號自上升至 下降（或自下降至上升）之最大時間間隔定義為最大反轉間 隔Tmax。參考信號B的改變點在不規則間隔介於最小反轉 間隔T m i η及最大反轉間隔T m a X之間時，會在預定條件下產 生。 ’、 類似參考信號B、在不規則時間間隔具有改變點的信 號則根據特定規則轉換數位信號以得到◊這個轉換通常是 稱作調變。調變的方法有很多，例如NRZ調變（N〇n Returri
Zero) 'PE調變（Phase Encoding) 、MFN調變（Modified Frequency Modulation)及EFM調變（Eight to Fourteen
Modu 1 a t i on )。而本發明則使用任何能自我計時的調變， 除了不能取出時脈的調變以外，如NRZ調變。 第5圖的取樣間隔表示通道位元的時間寬度，即數位 資料的最小資料單元。用以讀取通道位元的通道位元時脈 係由本實施例的PLL電路產生。具有取樣間隔T的通道位元 時脈即第4圖及第5圖的欲比較信號。 如第5圖參考信號C所示，若相移產生於參考信號及欲 比較信號冬間（相位領先/落後係定義為欲比較信號對參考 信號的領先/落後），第4圖所示的相位比較器1 0 1會偵測參 考信號C與欲比較信號間的相位差、並輸出第5圖所示的up 信號及DOWN信號。
C:\ProgramFiles\Patent\2126-2134-P.ptd第 14 頁 21921 五、發明說明（12) 第4圖遮罩時序產生單元1〇2產生的MASK信號具有5〇% 的周期比’如第5圖所示《假設第4圖所示的遮罩閘極3 在MASK信號為高位準時遮罩ϋΡ信號或D〇WN信號、並在MASK 信號為低位準時通過UP信號或DOWN信號。在這種情況下， 第5圖的POMP信號係由充電泵1〇4輸出。 更特別的是’在11期間，欲比較信號的下降領先於參 考信號C的上升或下降。因此’相位比較器丨〇 1經遮罩閘極 103輸出DOWN信號至充電泵1〇4，藉以延遲欲比較信號的相 位。 另外’在12期間，欲比較信號落後於參考信號c。因 此’相位比較器101經遮罩閘極103輸出UP信號至充電泵 1 0 4，藉以提前欲比較信號的相位。 不過’第5圖之UP信號Ula、U2a、U3a及DOWN信號 Dla、D2a、D3a在MASK信號為高位準的期間輸出，係利用 遮罩閘極103遮罩i不會輸出至充電泵1〇4。 另外 ’UP 信號 Ulb、U2b、U3b 及 DOWN 信號Dlb、D2b、D3b 在 MASK信號為低位準的期間輸出，係經由遮罩閘極1 〇 3輸出 至充電泵104。 如第5圖所示，作為充電泵104輸出信號的p〇jfp信號的 脈衝彳§號數目1/2於遮罩閘極103未遮罩的信號。因此，本 實施例PLLJ：路的迴路增益1/2於遮罩閘極丨03通過所有相 位誤差信號時。 第4圖係本實施例調變參考信號的方法，其利用CD或 類似媒體之EFM調變且說明如下。
C:\ProgramFiles\Patent\2126-2134-P.ptd第 15 頁 五、發明說明（13) EFM調變可自我計時。不過，記錄在CD或類似媒體的 信號*其上升或下降所對應的改變點並不會在規則時間間 隔發生。在EFM調變中，8位元記錄符號的數位資料係轉換 成具有14個通道位元的圖案。在EFM調變中，考慮位元同 步資訊、高密度記錄、信號DC成分的操取，最小反轉間隔 Tmin係定義為3T，且最大反轉間隔Tmax係根據取樣間隔T 定義為11T。 第6圖係EFM調變的時序表及根據EFM信號記錄於CD表 面的凹洞位置。在EFM調變中’記錄為凹洞的數位資料係 利用雷射束（未示）由讀取頭（Pickup)讀取、並轉換至二元 資料之"0"及"1 ”。EFΜ信號，如定義，具有3T〜1 1T的資料 間隔。為擷取自凹洞讀取資料的時脈，必須使用信號的領 ，先及落後邊緣。 對正常記錄信號而言，這些邊緣係存在於間隔 3Τ〜11 Τ。連續脈衝串則利用這些連續脈衝重覆信號的頻譜 成分產生。 第4圖遮罩時序產生單元102及相位比較器1〇1的電路 將配合第7圖說明如下，其圖示相位比較器1〇1及遮罩時序 產生早元102的閘階層電路（Gate-1 eve1 circuit) ° 在第7圖中’正反器4〇5~4u構成七個移位暫存器。 EFM信號則。輪入第一正反器405的資料輸入端D。欲比較信 號係輸入時脈輪入端C及反向時脈輸入端CB。為產生MASK 信號的邊緣延遲，欲比較信號係輸入正反器40 5、4 0 7、 409、410之時脈輪入端c及正反器406、408、411之反向時
C:\Program Files\Patent\2l26_2134_p ptd第 16 頁 :：32 1 五、發明說明（14) ' 脈輸入端CB。 互斥或閘40 3接收正反器406、409之Q輸出、並輸出即 MASK信號。互斥或閘404接收正反器409、411之Q輸出、並
輪出DOWN MASK信號。UP MASK信號及DOWN MASK信號係UP 信號及DOWN信號之MASK信號，其獨立地控制up信號及d〇wn 信號的傳遞及遮罩。 第7圖所示相位比較器1〇1及遮罩時序產生單元1〇2的 動作係配合第7圖方塊圖及第8圖時序表說明如下。 EFM重製信號根據取樣間隔τ在間隔3T〜11T範圍改變、 並輸入至正反器405的資料輸入端正反器405~411在時 脈輸入C上升時動作。正反器405〜411的Q輸出則具有第§圖 所示波形。 由於互斥或閘401接收EFM重製信號及正反器405的Q輪 出’由互斥或閘401輸出的UP信號具有第8圖所示的波形。 特別是，鎖住狀態的UP信號是在EFM重製信號改變點的T/2 脈衝寬度由互斥或閘401輸出。 在tl時間’ EFM重製信號的下降領先欲比較信號的下 降。這種情況下’ UP信號會在較EFM重製信號之相位領先 長時間寬度的脈衝寬度輸出。假設EFM重製信號領先欲比 較信號達aT。在這種情況下，UP信號的脈衝寬度係表示為 (1/2+ α )T_·.，亦即，脈衝寬度因EFM重製信號相位領先之增 加會加到鎖住狀態的UP信號寬度。 e 相反地，在t2時間，EFM重製信號的上升則延遲，相 較於欲比較信號的下降。在這種情況下，UP信號會在較
C:\ProgramFUes\Patent\2126-2134-P.ptd第 17 頁 42 1 92 1 五、發明說明（15) EFM重製信號之相位落後短時間寬度的脈衝寬度輸出。假 設EFM重製信號落後.欲比較信號達bT。在這種情況下，UP Is號的脈衝寬度係表不為（1/2-点）T，亦即，脈衝寬度因 EFM重製信號相位落後之減少會自鎖住狀態的up信號寬度 減去。 如第8圖可知，DOWN信號會較UP信號之下降時間落後 1T、並輸出T/2之脈衝寬度。重製信號及欲比較信號間的 相位差（位元時脈）並不會影響DOWN信號的脈衝寬度。也就 是說’ DOWN信號的脈衝寬度會在tl或t2時間，固定在鎖住 狀態的T/2。 ’在鎖住狀態’具有相同脈衝數目且脈衝寬度T/2的UP 信號及DOWN信號均會輸入充電泵1〇4。作為充電泵1〇4輸出 之POMPk號則利用第4圖的迴路滤波器1〇5平滑。由於vc〇 振盪器106的控制電壓不會改變，作為vc〇振盪器1〇6頻率 分割信號之欲比較信號（位元時脈）亦不會改變。 在EFM重製信號較欲比較信號（位元時脈）相位領先α τ 之tl時間’ UP信號的脈衝寬度係（1/2+ α )Τ，且DOWN信號 的脈衝寬度係T/2，即UP信號的脈衝寬度大ατ。當作為充 電泵104輸出之pomp信號利用第4圖迴路濾波器丨〇5平滑 時’迴路濾波器105之輸出電壓因αΤ上升，且VC0振盈器 106的控制」電壓亦上升。因此，VC0振盪器1〇6的振^頻率 及作為頻率分割信號之欲比較信號（位元時脈）的頻率亦上 升。 也就是說’當EFM重製信號之相位領先欲比較信號（位
兀時脈）時，pll電路藉提高欲比較信號（位元時脈）的頻 以使相位差變成、 在EFM重製信號之相位落後欲比較信號（位元時脈）Μ 之t2時間，UP信號的脈衝寬度係（1/2-方灯，且卯㈣信號 的脈衝寬度係T/ 2，即DOWN信號的脈衝寬度大点τ。當作為 充電泵1 04輸出之POMP信號利用第4圖迴路濾波器1 〇 5平滑 時’迴路濾波器105之輸出電壓因yST下降，且VC0振盪器 106的控制電壓亦下降。因此，vc〇振盪器1〇6的振盤頻率 及作為頻率分割信號之欲比較信號（位元時脈）的頻率亦下 降。 也就是說’當EFM重製信號之相位領先欲比較信號（位 元時脈）時’ PLL電路藉降低欲比較信號（位元時脈）的頻率 以使相位差變成0。 在EFM調變中’最小反轉間隔係定義為3T，如上所 述。因此’當信號係由短於間隔3T的改變點重製，重製信 號可能會變成電性雜訊或信號缺陷。 利用可避免PLL電路對應短於間隔3T改變點的電路排 列而言，穩定的欲比較信號（位元時脈）便可以得到。當在 短於間隔3T改變點產生的UP信號及DOWN信號係遮罩而不輸 出至充電泵104時，VC0振盪器106的振盪頻率·並不會改 變，故由垮雜訊或信號缺陷造成的誤動作便可以避免。 在這個實施例中，UP信號及DOWN信號係獨立地在特定 時間間隔由相位比較器1 01輸出。因此，UP信號及DOWN信 號的MASK信號亦必須獨立產生。
C:\ProgramFiles\Patent\2126-2134-P.ptd第 19 頁 92 i m 五、發明說明（π) 考慮UP信號及DOWN信號自相位比較器101輸出後，因 M0S電晶體特性變動的邊界係得以確保，如第8圖的A所 示’且第8圖的UP信號會在寬度B變化，UP信號及DOWN信號 最好以Tmask遮罩，並表示如（1)式：
Tmask=3T-〇.5T-0.5T-0.5T=1.5T …⑴ 其中’第1項表示最小反轉間隔Tniin，第2項表示UP信 號或DOWN信號的寬度，第3項表示第8圖A部分的邊界，第4 項則表不苐8圖B部分的邊界。 如上所述，在第4圖中，對應於UP信號、並由遮罩時 序產生單元102輸出至遮罩閘極1〇3之控制信號係up MASK 信號，而對應於DOWN信號、並由遮罩時序產生單元i〇2輸 出至遮罩閘極103之控制信號則是DOWN MASK信號《第4圖 所示之遮罩閘極104會在UP MASK信號或DOWN MASK信號為 高位準時遮罩UP信號或DOWN信號，或在UP MASK信號或 DOWN MASK信號為低位準時通過UP信號或DOWN信號。 在第8圖中，13係表示一狀態’其中，產生在短於間 隔3T之改變點會因雜訊或類似原因而包含在EFM重製信號 内。在這種情況下，t3時間產生的UP信號不會輸出至第4 圖的充電泵，因為是以C表示的UP MASK信號遮罩。同樣 地’ D0M信號則DOWN MASK信號遮罩，如第8圖之D。 因此，」_即使在雜訊在短於間隔3T產生，PLL電路亦可 以在不改變PLL電路迴路增益的情況下保持穩定。 當MASK信號的脈衝寬度延伸以遮罩一寬度小於的信 號時’ PLL電路並不會對應於EFM重製信號在短於間隔3T所
C:\Program Files\Patent\2126-2134-P.ptd第 20 頁 421 92 1 五、發明説明（18) 產生的改變點。 通常，在時間間隔3T的改變比例係35%〜40%，當所有 改變點至時間間隔11T的比例為1 00%。若這個比例是正_ 的，相位比較數目減少35%〜40%，且整個PLL電路的迴路增 益可以下降35%〜40%。 Η 當表不PLL疋否鎖住的LOCK信號用作第4圖遮罩時序產 生單元102的控制信號，且POMP信號只在PLL電路鎖住狀態 產生時’響應速度可在保持PLL電路達成狀態之高迴路增 益的情況下增加’而快速達成（quick pull-in)亦得以實 踐。達成（Pull-in)後，因電性雜訊或信號缺陷之誤動作 便可由MASK信號避免，而穩定的電路動作亦可以得到。 如上所述，當LOCK信號用作第4圖遮罩時序產生單元 1 0 2的控制信號時，鎖住狀態及非鎖住狀態之具有不同迴 路增益之PLL電路亦可以達成。 遮罩時序產生單元102亦可以微電腦的控制信號控 制。特別是’遮罩時序產生單元102產生的MASK信號（up MASK信號或DOWN MASK信號）係利用程式控制或選定在 3T~11T的範圍内。利用這種排列，pll電路的迴路增益可 利用微電腦設定在任意時序。 參考信號並不限於EFM重製信號。即使是.使用其他調 變方法的像號或在預定時間間隔具有改變點的重製信號’ PLL電路的迴路增益亦可藉控制MASK信號的脈衝寬度而任 意設定。 作為遮罩時序產生單元1〇2的控制信號，來自微電腦
五、發明說明（19) 的控制信號及LOCK信號均被使用。 相位比較器的排列與UP信號及DOWN信號的輸出方法並 不限於本實施例所述。只要電路排列可利用遮罩時序產生 單元輸出的M ASK信號控制遮罩閘極，且相位比較器的相位 誤差信號經由遮罩閘極輸入充電系，則p L L電.路的迴路增 益便可以改變’或者，能夠維持預定迴路增益並避免因雜 訊或信號缺陷而誤動作的PLL電路，便可輕易應用本發明 技術思想以完成。 MASK信號可以在預定間隔或任意脈衝寬度輸出，當進 行相位比較時。 若參考信號是在不規則間隔具有改變點、且頻率大於 欲比較信號兩倍的重製仏號時’最好安排一頻率比較電路 以比較重製彳&號及欲比較信號的頻率，藉以避免PLL電路 發生誤鎖住。 本發明的第一實施例將配合第9圖說明如下。在第g圖 中’參考數字1 0 1係第4圖相位比較器丨〇1之閘極階電路 圖’如第7圖所示；數字102B係第4圖遮罩時序產生單元之 閉極階電路圖。正反器405〜408構成移位暫存器。重製信 號係輸入第一正反器405的資料輸入端d。 如第7圖所示的相位比較器101 ’互斥或閘4(n產生肝 信號，或專.斥或閘402產生DOWN信號。 構成遮罩時序產生單元102B的正反器係用以接收up信 號，藉以作為反向時脈的觸發正反器。正反器6〇1產生up MASK信號做為UP信號的MASK信號。同樣地，正反器6〇2產
421 921 五、發明說明（20) 生DOWN MASK信號做為DOWN信號的MASK信號。 第9圖所示相位比較器101及遮罩時序產生單元1〇2B的 動作將配合第9圖方塊圖及第10圖時序表說明如下。 正反器405〜508的電路排列與第7圖相同，故省略其詳 細說明。由於正反器601由反向時脈輸入端CB接收up信 號’ UP MASK信號會在UP信號每次下降時重覆跳動於高低 位準之間，如第1 0圖所示。 正反器602亦輸出會在DOWN信號每次下降時重覆跳動 於高低位準間的信號。也就是，正反器601、6〇2的輸出周 期分別兩倍於UP信號及DOWN信號。當輸出用做MASK信號 時’ ϋΡ信號及DOWN信號的周期比便可以減半。 這也可以減半PLL電路的迴路增益。當LOCK信號用作 控制彳§號（如第一實施例）、且M A S K信號在P L L電路鎖住後 產生（當LOCK信號表示高位準的鎖住狀態時，係使用第9圖 所示的Reset信號）時，可在PLL電路達成（Pul ；l-in)狀態藉 增加迴路增益以加快響應速度、並在鎖住狀態後降低迴路 增益至1/2以得到抗雜訊穩動動作的PLL電路便可以完成。 雖然迴路增益限制在1/2，電路仍可用最少數目的元件構 成。 另外，當構成遮罩時序產生單元102B觸發正反器以頻 率分割器卷計數器的電路排列取代、且MASK信號上升或下 降的產生比例改變至1/2〜l/n(n是自然數）時，PLL電路的 迴路增益可以任意設定。 本發明的第三實施例將配合第11圖說明如下。
C:\Program Files\Patent\2126-2134-P.ptd第 23 頁 4-21 92 1 二 Η 五、發明說明（21) 第11圖所示的PLL電路並不使用第4圖的遮罩時序產生 單元102及構成第4圖PLL電路的遮罩閘。相反地，參考信 號（重製信號）則經由1 /Μ頻率分割器8〇 1輸入相位比較器 101 °1/Μ頻率分割器801是由一般程式分割器或計數器μ倍 ，率分割該參考信號（重製信號）所構成，藉以作為輸入信 號以輸出。頻率分割比可以改變，或，頻率分割功能則可 利用控制信號開關。 本發明第三實施例PLL電路的動作將配合第12圖時序 表說明如下。在第12圖中，UP信號1及down信號1係由相位 比較器101輸出之UP信號及DOWN信號，當參考信號（重製信 號）在不干預第11圖1/M頻率分割器801的情況下輸入相位 比較器1 0 1時。 當1/M頻率分割器80 1用作1/2頻率分割器時，經由i/M 頻率分割器801傳輸的參考信號（重製信號）會變成1/2頻率 分割的重製信號，如第12圖所示。相位比較器1〇ι則比較 頻率分割信號及欲比較信號（位元時脈）的相位、並輸出up 信號2及DOWN信號2至充電泵1〇4。 由於UP信號2及DOWN信號2的周期比1 /2於UP信號1及DOWN信 號1 ’PLL電路的迴路增益亦會降低1/2。因此，當使用i/M 頻率分割器時，不使用MASK信號之PLL電路的.迴路增益會 降至1/M，」不同於第一實施例的pll電路。 本發明的第四實施例將配合第1 3圖說明如下。 在第13圖的PLL·電路中，1/M頻率分割器801、1〇〇4， 遮罩電路1 00 1、偵測邊緣延遲電路丨0〇2係增加至構成第1
C:\ProgramFiles\Patent\2126-2134-P. ptd第 24 頁 421921 ^ 五、發明說明（22) ' —^ 圖PLL電路的相位比較器101、充電泵1〇4、迴路滤波器 105、VCO振盪器106。第13圖所示的1/N頻率分割器具* 第4圖所示頻率分割器1 〇 7相同的功能。 ° 一 輿 谓測邊緣延遲電路1 〇〇2偵測輸入重製信號的領先 後邊緣、並將脈衝信號延遲任意時間以產生信號^， 延遲時間或脈衝信號的脈衝寬度是由設定信號控制時，田 PLL·電路的迴路增益便可以設定為預定值。 ^ 遮軍電路1001遮罩利用彳貞測邊緣延遲電路1q〇2產生 MASK信號遮罩相位比較器1 〇 1輸出的相位誤差信號。如上％ 所述，當遮罩電路的遮罩動作根據LOCK信號而開/關時， 對應鎖住及非鎖住狀態而具有不同迴路增益的PLL電路便 可以完成。 當重製信號（參考信號）以1/M頻率分割器801分割M倍 時’迴路增益可適當設定，藉以獨立於重製信號（參考信 號）是否為在規則時間間隔或在不規則時間間隔具有改變 點的信號。 第14圖是角頻率與迴路增益的關係，當本發明所有 PLL電路的迴路增益改變時。假設迴路增益1為〇dB。將迴 路增益降為1/2，1/3、1/4即分別表示將迴路增益降至 -6dB 、-9dB 、 -12dB 〇 _ 在上碟第一至第四實施例之說明中’遮罩閘極103或 遮罩電路1001係利用充電泵104分離β不過，當M0S電晶體 或類比開關連接充電泵1 〇 4的源極或汲極側時，相位比較 器101及充電泵104的遮罩閘極可形成電路區塊。
C:\Program Files\Patent\2126-2134-P.ptd第 25 頁 421921 五、發明說明（23) ''
另外’ UP信號及DOWN信號的輸出形式並不限於上述實 施例所述。任何二元脈衝信號亦可輕易用於本發明的pLL 電路D 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本&明之精神 和範圍内’當可做更動與潤飾，因此本發明之保護範圍當 視後附之申請專利範圍所界定者為準。
C:\PrograraFiles\Paten1A2l26-2l34-P.ptd第 26 頁

Claims (1)

  1. iC ΰ 六、申請專利範圍 1. 一種PLL電路，且一 有預定頻率之參考浐畀一相位比較器，用以偵測一具 變點之重製信號與二，或一，不規則時間間隔具有信號改 相位誤差信號，包括Υ比較信號間之一相位差，並輸出一 遮罩裝置，用、 之傳遞，及，控制至少部分或全部該相位誤差信號 信號相符之相位講差分或全部與該參考信號或該重製 差信號之輸出、及$ =二、一不同該相位比較器之相位誤 2. —種m電：政么較—信號之阻擋。 有預定頻率之參考作躲、七 相位比較器，用以偵測一具 變點之重製信號斑二欲υ二二i不規則時間間隔具有信號改 相位誤差信號，包括：號間之-相位差’並輪出- 之傳遞，〖置押2:,至少部分或全部該相位誤差信號 擔’ί利ΐ一：部該相位誤差信號之阻 、^由該參考乜號或該重製信號所得之信號。 .如申凊專利範圍第1項所述之電路，：i中，ϋ # 信號或該重製信號係輸入—呈古\之址電路其中’該參考 存器，該第-移位暫存器之正反15之第一移位暫 之第二移位暫存器ί 係輸入一具有串接正反器 分或位誤差信號之傳遞控制及至少部 刀：¾王。15嗥相位誤差仏號之阻擋控制係利用 來自第一互斥或閘之輪出信號，其接收任一構成 正反器輸出及任—構成該第二移位暫存 器之正反器輸出，以及 试仔
    C:\ProgramFiles\Patent\2126_2134-P.ptd第 27 頁 ^2 7 92 六、申請專利範圍 一來自第二互斥或閘之輪出信號，其接收 第二移位暫存器之正反器輪出 構成該 器之正反器輸出。 及另冑成該第二移位暫存 4.如申請專利範圍第丨項所述之電路， ，號或該重製信號係輸入一具有串接正反器之該:考 接收任-構成該第一移位暫：器；出產生，其 號或該重製信號，該電路更包括一 ^ =及該參考信 r誤差信號並輸出-控制信；其：=:分；= 傳遞控制及至少部分或全部該相 ^一種m電路’具有一相位比較器，用以偵測一旦 3預疋頻率：參考信號或一在不規則時間間隔具有信號改 變點之重製信號與一欲比較信號間之一相位差 ς出一 相位誤差信號，包括： 北爾出 5罩裝置’用以控制至少部分或全部該相位誤差信號 之傳遞’ & ’控制至少部分或全部與一頻率分割該相位誤 差信號所得信號相符之相位誤差信號之阻擋。 6^ —種卩1^電路，具有一相位比較器，用以偵測一具 有預定頻率之參考信號或一在不規則時間間隔具有信改 變點之重奪_信號與—欲比較信號間之一相位差， 一 相位誤差信號， ％ ® 其中’該參考信號或該重製信號係透過頻率分 輸入該相位比較器。 11 、
    uni C:\Pr〇gramFiIes\pateni:\2126-2134-P.Ptd第 28 頁 六、申請專利範圍 7. 如申請專利範圍第1項之電路，其中，該遮罩裝置 在該PLL電路鎖住時阻擋部分該參考信號或該重製信號， 並在該PLL電路未鎖住時傳遞該參考信號或該重製信號。 8. 如申請專利範圍第1項所述之電路，其中，該遮罩 裝置可任恩设定一周期以阻播來自一外部電路之該相位誤 差輸出。 9_ —種PLL電路，具有一相位比較器，用以偵測一欲 。比較信號及一重製信號之相位差、並輪出一相位誤差信 號’其中，該重製信號在不規則時間間隔具有信號改變 點，並以不小於最小時間間隔以in之時間間隔記錄於一記 錄媒體，該最小時間間隔係根據一取樣間隔了由一脈衝信 號之下降至上升’該PLL電路係包括： 遮罩裝置，在（Tmin-0,5T)至（Tmin-I.5T)之寬度進行 該相位誤差信號之阻擋。 10.如申請專利範圍第2項所述之電路，其中，該遮罩 裝置在該PLL電路鎖住時阻擋部分該參考信號 =及，在該PLL電路未鎖住時傳遞該參考信號或該重& 號。 11·如申請專利範圍第5項所述之電路，其中，該 =置在該PLL電路鎖住時阻擒部分該參考信號.或該重製信 =及’ |該PLL電路未鎖住時傳遞該參考信號或該重製 述之電路’其中，該遮罩 自一外部電路之該相位誤 1 2 _如申請專利範圍第2項所 裝置可任意設定一周期以阻擋來
    C:\PrograroFiles\Patent\2l26-2l34-Rp1；(i第 29 頁 421921 1
    C:\ProgramFiles\Patent\2126-2134-P. ptd第 30 頁
TW087114020A 1997-08-27 1998-08-25 PLL circuit TW421921B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23140697A JP3179382B2 (ja) 1997-08-27 1997-08-27 Ｐｌｌ回路

Publications (1)

Publication Number Publication Date
TW421921B true TW421921B (en) 2001-02-11

Family

ID=16923112

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087114020A TW421921B (en) 1997-08-27 1998-08-25 PLL circuit

Country Status (7)

Country Link
US (1) US6154071A (zh)
EP (1) EP0899883B1 (zh)
JP (1) JP3179382B2 (zh)
KR (1) KR100324189B1 (zh)
CN (1) CN1212522A (zh)
DE (1) DE69815770T2 (zh)
TW (1) TW421921B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356610B1 (en) * 1998-06-23 2002-03-12 Vlsi Technology, Inc. System to avoid unstable data transfer between digital systems
KR100318842B1 (ko) * 1998-11-26 2002-04-22 윤종용 디지털위상제어루프에서의주파수검출방법
JP3279274B2 (ja) * 1998-12-28 2002-04-30 日本電気株式会社 半導体装置
US6606364B1 (en) * 1999-03-04 2003-08-12 Harris Corporation Multiple data rate bit synchronizer having phase/frequency detector gain constant proportional to PLL clock divider ratio
FR2793091B1 (fr) * 1999-04-30 2001-06-08 France Telecom Dispositif d'asservissement de frequence
JP3998861B2 (ja) * 1999-06-16 2007-10-31 株式会社小松製作所 排気還流装置およびその制御方法
JP3324647B2 (ja) 1999-08-23 2002-09-17 日本電気株式会社 水平同期信号に対する位相同期ループ回路
JP2001127627A (ja) * 1999-10-27 2001-05-11 Nec Miyagi Ltd Ｐｌｌ回路
DE60302440T2 (de) * 2002-02-01 2006-08-03 Koninklijke Philips Electronics N.V. Schwingungsarme phasenregelschleife
US6781469B2 (en) * 2002-09-13 2004-08-24 Mediatek Incorporation Phase-locked loop having phase detector error signal reshaping and method thereof
JP3738390B2 (ja) * 2002-09-30 2006-01-25 富士通株式会社 ディジタル位相同期回路
US7269217B2 (en) 2002-10-04 2007-09-11 Intersil Americas Inc. PWM controller with integrated PLL
US6853252B2 (en) * 2002-10-04 2005-02-08 Intersil Corporation Phase-lock loop having programmable bandwidth
JP2005182850A (ja) * 2003-12-16 2005-07-07 Hitachi Ltd Ｐｌｌ回路及びそれを用いた光ディスク装置
US6998890B2 (en) 2004-01-14 2006-02-14 Intersil Americas Inc. Programmable bandwidth and frequency slewing for phase-lock loop
WO2005112265A1 (ja) * 2004-05-17 2005-11-24 Mitsubishi Denki Kabushiki Kaisha フェイズ・ロックド・ループ（pll)回路及びその位相同期方法及びその動作解析方法
JP2006050778A (ja) * 2004-08-04 2006-02-16 Sanyo Electric Co Ltd チャージポンプ回路
JP4587030B2 (ja) * 2004-09-13 2010-11-24 ソニー株式会社 信号処理装置、信号処理方法及び信号処理プログラム
JP2007189404A (ja) 2006-01-12 2007-07-26 Toshiba Corp 半導体装置
KR100873008B1 (ko) * 2007-06-27 2008-12-10 한국표준과학연구원 원자시계의 주파수 오프셋 측정장치 및 제어방법
US7659783B2 (en) * 2007-07-16 2010-02-09 Micrel, Inc. System and method for phase-locked loop (PLL) for high-speed memory interface (HSMI)
JP2009153027A (ja) * 2007-12-21 2009-07-09 Fujitsu Ltd 伝送装置および位相同期基準周波数信号切り替え方法
KR100910863B1 (ko) * 2007-12-27 2009-08-06 주식회사 하이닉스반도체 차지 펌핑 회로와 이를 이용한 클럭 동기화 회로
TWI368398B (en) * 2008-03-05 2012-07-11 Tse Hsien Yeh Phase lock loop apparatus
US9008254B2 (en) * 2013-08-30 2015-04-14 Realtek Semiconductor Corp. Method and apparatus for suppressing a deterministic clock jitter
JP6264852B2 (ja) * 2013-11-14 2018-01-24 株式会社ソシオネクスト タイミング調整回路および半導体集積回路装置
US9537492B2 (en) 2014-06-20 2017-01-03 Analog Devices, Inc. Sampled analog loop filter for phase locked loops
US9397670B2 (en) * 2014-07-02 2016-07-19 Teradyne, Inc. Edge generator-based phase locked loop reference clock generator for automated test system
US10139449B2 (en) 2016-01-26 2018-11-27 Teradyne, Inc. Automatic test system with focused test hardware
CN111948629B (zh) * 2020-07-31 2023-03-31 哈尔滨工程大学 一种高稳健性大多普勒单频脉冲信号检测方法
JP2022098601A (ja) * 2020-12-22 2022-07-04 ルネサスエレクトロニクス株式会社 位相同期回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4200845A (en) * 1978-12-22 1980-04-29 Sperry Rand Corporation Phase comparator with dual phase detectors
JPS60244130A (ja) * 1984-05-18 1985-12-04 Hitachi Ltd 識別位相検出方式
JPS63107231A (ja) * 1986-10-24 1988-05-12 Mitsubishi Electric Corp デジタル・フエ−ズ・ロツク・ル−プ回路
JPH01180118A (ja) * 1988-01-12 1989-07-18 Mitsubishi Electric Corp ディジタルｐｌｌ回路
JPH04162263A (ja) * 1990-10-26 1992-06-05 Canon Inc 情報再生装置
JPH0537370A (ja) * 1991-07-03 1993-02-12 Hitachi Ltd 周波数シンセサイザ
JPH06197101A (ja) * 1992-12-25 1994-07-15 Fujitsu Ltd 従属同期網におけるクロック再生回路
JPH0799446A (ja) * 1993-03-02 1995-04-11 Mitsubishi Electric Corp Ｐｌｌ回路
JPH07302072A (ja) * 1994-05-06 1995-11-14 Hitachi Ltd 耐ノイズ，高速引込形ディスプレイ用位相同期回路
DE4432755A1 (de) * 1994-04-04 1995-10-05 Hitachi Ltd Einstellbare Bildröhren-Anzeigevorrichtung und phasensynchrone Schaltung zur Verwendung in einer Anzeigevorrichtung
JPH09154037A (ja) * 1995-11-28 1997-06-10 Sony Corp デジタルｐｌｌ及び同期分離回路

Also Published As

Publication number Publication date
EP0899883A1 (en) 1999-03-03
JP3179382B2 (ja) 2001-06-25
KR100324189B1 (ko) 2002-06-22
KR19990023908A (ko) 1999-03-25
DE69815770T2 (de) 2004-08-05
EP0899883B1 (en) 2003-06-25
CN1212522A (zh) 1999-03-31
DE69815770D1 (de) 2003-07-31
US6154071A (en) 2000-11-28
JPH1173739A (ja) 1999-03-16

Similar Documents

Publication Publication Date Title
TW421921B (en) PLL circuit
US4191976A (en) Circuit indicating phase relationship
KR100190032B1 (ko) Efm 데이타 복원용 클럭 발생방법 및 그 방법을 수행하는 위상동기 루프
JPH11122099A (ja) Ｐｌｌ回路
JP2898957B1 (ja) 位相比較回路
JPH05109006A (ja) コンピユータデータテープ駆動機構のための書込回路、パルス回路および書込等化パルスを調整するための方法
EP0741931A1 (en) Phase-locked loop, phase comparator for use in the phase-locked loop, and reproducing device including the phase-locked loop
US7109806B2 (en) Device and method for detecting phase difference and PLL using the same
JP2000230947A (ja) デジタル位相制御ループにおける周波数検出方法
JP3357208B2 (ja) 同期信号発生装置
JPS59167813A (ja) 位相同期回路
JP2675096B2 (ja) 再生信号補正方法
JPH04162263A (ja) 情報再生装置
JPH0241026A (ja) Ｐｌｌ回路
KR100922709B1 (ko) 증가된 타이밍 해상도를 갖는 타이밍 신호를 발생하는수단을 포함하는 광 기록매체 기록장치 및 기록방법
JPH118656A (ja) スライスレベル評価方法、２値化方法、それを用いた回路及びそれを用いた装置
JP2800772B2 (ja) クロック抽出回路
JPH05315945A (ja) デジタルｐｌｌ回路
JP2529325B2 (ja) スライス回路
JPH10163861A (ja) 位相同期回路
JPH0729316A (ja) データ記録再生装置
JPH0465470B2 (zh)
JPS609223A (ja) 位相同期回路
JPS59117347A (ja) 位相同期回路
JP2001319429A (ja) 光ディスク装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees