JPH0241026A - Pll回路 - Google Patents

Pll回路

Info

Publication number
JPH0241026A
JPH0241026A JP63192348A JP19234888A JPH0241026A JP H0241026 A JPH0241026 A JP H0241026A JP 63192348 A JP63192348 A JP 63192348A JP 19234888 A JP19234888 A JP 19234888A JP H0241026 A JPH0241026 A JP H0241026A
Authority
JP
Japan
Prior art keywords
state
signal
voltage
frequency
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63192348A
Other languages
English (en)
Inventor
Toshihiro Shigemori
俊宏 重森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP63192348A priority Critical patent/JPH0241026A/ja
Publication of JPH0241026A publication Critical patent/JPH0241026A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、光ディスク、光磁気ディスク等の駆動装置に
おけるPLL回路に関する。
従来の技術 一般に、光デイスクドライブ装置等のようなデジタルコ
ード記憶装置においては、情報の再生時に、再生タイミ
ングを示すクロックを生成するためにP L L (P
hase Locked Loop)回路が用いられる
。このPLL回路は、その出力クロックの位相が読出し
データに追従するように動作するもので、−例として、
第5図に示すように構成される。
まず、第1位相信号としての読出しデータIと、第2位
相信号としての出力クロツクエ2どの位相を比較しその
位相差に応じて第1制御信号Uと第2制御信号りとを出
力する位相比較器(PD)1が設けられている。この位
相比較器1は例えば第6図に示すように3段直列接続の
フリップフロップ2,3.4と複数個のインバータ(反
転回路)5.6.7と排他的ORゲート8.9等よりな
り、読出しデータ■1 と、出力クロックI2どの位相
差に応じて第7図に示すような第1制御信号Uと第2制
御信号りとを出力する。第7図の例では、まず、同図中
の区間すで示すように読出しデータ■1 と、出力クロ
ック■2 どの位相が一致している場合には、第1,2
制御信号U、Dの出力デユーティ比は等しくなる。また
、同図中の区間aのように読出しデータエ1 の位相の
ほうが進み状態にある時には、第1制御信号Uのほうの
デユーティ比が大きくなり、逆に、同図中の区間Cのよ
うに読出しデータ11の位相のほうが遅れ状態にある時
には、第2制御信号りのほうのデユーティ比が大きくな
る。
このような位相比較器1からの第1,2制御信号U、D
は演算回路、具体的にはループフィルタ10に入力され
る。このループフィルタ10は2つの信号U、Dを平滑
化し、両者のデユーティ比の差にほぼ比例した電圧とデ
ユーティ比の差をほぼ積分した電圧との和の電圧を出力
するものである。より具体的には、第1制御信号Uは反
転回路11により反転された後、抵抗R1、ダイオード
D、を介してOPアンプ12の反転入力端子(−)に人
力されている。一方、第2制御信号りは非反転回路13
、抵抗R2、ダイオードD2を経た後、第1制御信号U
側とともに前記○Pアンプ12の反転入力端子(−)に
人力されている。このOPアンプ12の非反転入力端子
(+)側には抵抗による分圧基準電圧■1゜が入力され
ている。このOPアンプ12の入出力間にはコンデンサ
C1とともに、コンデンサC2及び抵抗R3が接続され
、積分回路が構成されている。これにより、○Pアンプ
12の反転入力端子(−)に入力される電流をiとする
と、第7図に示すような波形のものとなる。つまり、ル
ープフィルタ10は第1制御信号Uのデユーティ比に応
じて出力電圧を増加させるように動作するとともに第2
制御信号りのデユーティ比に応じて出力電圧を減少させ
るように動作する。
このループフィルタ1o、具体的にはQ p 7 ’、
7プ12からの出力電圧は電圧制御発振器(VCO)1
4に入力され、その電圧によって制御された周波数を有
する出力クロック■2が出方され、一方では前記位相比
較器1に対してフィードバックされ、閉ループが構成さ
れている。
発明が解決しようとする問題点 このようなPLL回路において、例えば読出しデータ■
1 と出力クロックI2 どの位相が一致した状態を考
えると、本来、位相比較器lがらの出力、即ち第1.2
制御信号U、Dは、その出力デユーティ比が等しくなり
、両者のデユーティ比の差に比例した電圧も、OPアン
プ12に対する基準電圧v1゜どなるはずである。
ところが、実際の回路においては、反転回路11及び非
反転回路13の出力のバラツキ、入力抵抗R,,R,の
バラツキ、ダイオードD、、 D、の順方向電圧降下の
バラツキ等によって、比例電圧が基準電圧からずれてし
まう。また、位相が一致した状態でも位相比較器1を構
成する部品の遅延バラツキにより、位相比較器1の出力
UとDとのデユーティ比は正確には等しくならないこと
がある。
このような場合には、出力クロック■2の位相が定常的
に読出しデータI2にロックして追従している場合でも
、これらの間には定常的な位相が生じてしまい、データ
の読出し誤り等のエラーが多発する原因となる。特に、
最悪の状態においては、出力クロック■2の位相を読出
しデータ11にロックさせること自体が不可能となり、
データ読出しが全く不可能となる場合もあり得る。
問題点を解決するための手段 第1位相信号と第2位相信号との位相を比較しその位相
差に応じて第1制御信号と第2制御信号とを出力する位
相比較器と、前記第1制御信号と前記第2制御信号とが
入力されて第1制御信号のデユーティ比に応じて出力電
圧を増加させるように動作し第2制御信号のデユーティ
比に応じて出力電圧を減少させるように動作して前記位
相差にほぼ比例した電圧又は位相差にほぼ比例−積分し
た電圧を出力するループフィルタと、このループフィル
タからの出力電圧が入力されてこの電圧により制御され
た周波数を有する出力クロックを発生する電圧制御発振
器とを備えたPLL回路において、請求項1記載の発明
では、第1制御信号と第2制御信号とがループフィルタ
の出力電圧に寄与する割合を調整する調整手段を設けた
請求項2記載の発明では、請求項1記載の発明に加えて
、位相がほぼ一致した参照入力信号と参照クロック信号
とを発生させる参照信号発生回路と、少なくとも第1状
態と第2状態と第3状態との3状態を表現する切換え信
号が第1状態にある時に位相比較器の第1位相信号とし
て読出しデータを入力させて第2位相信号として出力ク
ロックを入力させ、第2状態にある時に位相比較器の第
1制御信号と第2制御信号とのデユーティ比がともにO
となるようにし、第3状態にある時位相比較器の第1位
相信号として前記参照入力信号を入力させて第2位相信
号として前記参照クロック信号を入力させるように切換
え動作するスイッチ回路と、出力クロックの周波数を測
定しその周波数に応じた周波数データを出力する周波数
検出器と、この周波数データが人力されて前記切換え信
号と調整データとを出力するコントローラとを設け。
ループフィルタは前記スイッチ回路に対する前記切換え
信号が第2状態又は第3状態にある時に比例動作するも
のとし、調整手段を調整データを入力とするD/Aコン
バータとし、かつ、前記コントローラは第1状態の切換
え信号を出力させる時にこの状態に先立ち前記切換え信
号を第2状態及び第3状態として各々の状態における周
波数データを入力させてこれらの周波数データがほぼ一
致する状態に調整データを変化させ、読出しデータニ対
して出力クロックを同期させる時には第1状態の切換え
信号を出力させるとともに切換え信号を第1状態とする
間は調整データを保持するものとした。
作用 請求項1記戦の発明によれば、位相比較器、ループフィ
ルタ等の構成部品にバラツキがあっても、調整手段によ
り第1制御信号と第2制御信号とがループフィルタの出
力電圧に寄与する割合を可変調整することにより、上記
バラツキによって生じ得る定常的な位相差が補正キャン
セルされる。よって、長期に渡って安定した動作をする
より具体的には、請求項2記載の発明のように、まず、
コントローラ制御によりスイッチ回路を第2状態とし、
位相比較器の第1.2制御信号のデユーティ比がともに
○となる状態ではループフィルタの出力電圧は基準電圧
となる。この時の電圧制御発振器からの出力クロックの
周波数データは周波数検出器により検出される。次に、
コントローラ制御によりスイッチ回路を第3状態とする
と、位相比較器には参照信号発生回路から、位相がほぼ
一致した参照入力信号と参照クロック信号とが入力され
る。よって、位相比較器からの第1,2制御信号に対し
て比例動作するループフィルタからの出力電圧は、本来
、第2状態の場合と同様、基準電圧となるべきである。
しかし、位相比較器、ループフィルタ等の構成部品のバ
ラツキにより必ずしも基準電圧とはならない。このよう
な基準電圧からのずれは電圧制御発振器からの出力クロ
ックの周波数データにも現れるものであり、周波数検出
器により検出された周波数データを第2状態の周波数デ
ータと比較することにより、調整手段により調整すべき
調整データが判る。このような第2,3状態での調整後
は、D/Aコンバータに対する調整データを保持して第
1状態として実際の読出しデータに対する出力クロック
の同期動作を行わせることにより、信頼性の高い読出L
[作を行わせることができる。
実施例 本発明の一実施例を第1図ないし第4図に基づいて説明
する。第5図ないし第7図で示した部分と同一部分は同
一符号を用いて示す。本実施例では、まず、ループフィ
ルタト0に対して調整手段としてのD/Aコンバータ1
5が設けられている。
より具体的には、このD/Aコンバータ15は調整デー
タを人力とし、抵抗R1を介して反転回路11側の経路
に接続されている(具体的には、抵抗R3に抵抗R4が
付加され、抵抗R1・R4間に接続されている)。この
D/Aコンバータ15は位相比較器1からの第1制御信
号Uと第2制御信号りとのデユーティ比がループフィル
タ10の出力電圧に寄与する割合を調整するためのもの
である。
このような構成において、ループフィルタ10中の反転
入力端子(−)に流れる電流をi、ダイオードD1 に
よる第1制御信号Uの経路に流れる電流をil、ダイオ
ードD2による第1制御信号りの経路に流れる電流を1
2 とした時(i=i、+12)、各電流波形は第2図
に示すようになる。
ここに、D/Aコンバータ15の出力電圧によって分岐
電流i、のレベルは第2図中にa、b、cで示す如く段
階的に可変し得るものであり、この電流i、のレベル変
化は加算電流iにも反映されるものとなる。こ二に、ル
ープフィルタ10は加算電流iを平滑化した電圧と、こ
の電圧を積分した電圧との和の電圧を出力するため、位
相比較器1からの2つの制御信号U、Dのデユーティ比
がループフィルタ10の出力電圧に寄与する割合を調整
することが可能となる。
ところで、前記D/Aコンバータ15を伴う制御を実行
するための、より具体的な構成及び作用を説明する。ま
ず、位相がほぼ一致した参照入力信号と参照クロック信
号を発生させる参照信号発生回路16が設けられている
。この参照信号発生回路16は例えば第3図に示すよう
に参照クロック発生器17と2段のフリップフロップ1
8・ 19と排他的ORゲート20とよりなる。このよ
うな参照信号発生回路16からの参照入力信号と参照ク
ロック信号とは、切換え信号に応じて状態変化されるス
イッチ回路21を介して、位相比較器1に対して第1位
租借号、第2位租借号として、読出しデータや出力クロ
ック等と選択的に、入力され得るものである。このスイ
ッチ回路21は第1状態と第2状態と第3状態との3状
態を表現し得るものであり、第1状態にある時には位相
比較器1の第1位租借号■1 として読出しデータを入
力させ第2位租借号■2として出力クロックを入力させ
、第2状態にある時には位相比較器1からの第1制御信
号Uと第2制御信号りとのデユーティ比がともにOとな
るようにしく読出しデータの入力を禁するために第1位
租借号工1 は接地とされ第2位租借号I2は出力クロ
ックとされる)、さらに第3状態にある時には位相比較
器1の第1位租借号11 として参照信号発生回路16
からの参照入力信号を入力させるとともに第2位租借号
■、として参照クロック信号を人力させるように切換え
られるものである。
また、前記電圧制御発振器14からの出力クロックの人
力を受け、その周波数を測定して測定周波数に応じた周
波数データを出力する周波数検出器22が設けられてい
る。そして、この周波数検出器22からの周波数データ
が入力され前記D/Aコンバータ15に調整データを出
力するとともに前記スイッチ回路21に対して切換え信
号を出力するコントローラ23が設けられている。
なお、前記ループフィルタ10においてはコントローラ
23からの切換え信号により開閉されるスイッチ24が
コンデンサC3に並列に接続されている。ここに、この
スイッチ24はスイッチ回路21に対する切換え信号が
第1状態にある時、即ち通常の再生状態においては開放
状態にありループフィルタ1oが比例−積分動作をする
が、スイッチ回路21に対する切換え信号が第2状態又
は第3状態にある時には閉じられコンデンサC2を短絡
しループフィルタ10が電流iを平滑化してなる電圧の
みを出力する比例動作するように制御される。
このような構成において、コントローラ23からの切換
え信号が第1状態にある時にはスイッチ回路21により
位相比較器1には読出しデータと電圧制御発振器14か
らの出力クロックとが入力され、通常の再生動作が行わ
れる。 また、切換え信号が第2状態にある時にはスイ
ッチ回路21により位相比較器1に対し読出しデータの
入力が禁止され、出力クロックのみの入力となり、位相
比較器1からの出力、即ち第1,2制御信号U。
Dのデユーティは何れO(U、DともLレベル)となる
。また、ループフィルタ10は比例動作状態となる。こ
のような比例動作状態にあるループフィルタ1oの出力
電圧は基準電圧■8゜どなる。
一方、切換え信号が第3状態にある時にはスイッチ回路
21により位相比較器1には参照信号発生回路16から
の参照入力信号と参照クロック信号とが人力される。こ
の参照入力信号と参照クロック信号とは第4図のタイミ
ングチャートに示すように互いに位相の揃ったものであ
る。図示例では、参照入力信号は参照クロック信号を4
分周して生成してなる。ここに、参照クロック信号の周
波数は電圧制御発振器14の動作周波数の基準値近傍に
設定されている。このような第3状態においては、位相
比較器1には位相の揃った信号が入力されるため、その
動作状態としては第7図中のb期間と同様な状態が作り
出されることになる。
このような状態においては、比例動作状態にあるループ
フィルタ10からの出力電圧は、本来、基準電圧■1゜
どなる筈である。しかし、前述したような各種構成部品
のバラツキ等により、現実には基準電圧V1゜から外れ
てしまう。このように第3状態においてループフィルタ
1oからの出力電圧が基準電圧■1゜からずれている場
合には、コントローラ23から調整データをD/Aコン
バータ15に与えて位相比較器1からの第2制御信号U
の出力電圧に寄与する割合を可変させることにより、ず
れを補正することができる。
調整方法としては、位相比較器1に対する人力が参照入
力信号と参照クロック信号となる切換え信号が第3状態
の時のループフィルタ10の出力電圧が基準電圧■1゜
どなるように、D/Aコンバータ15の出力電圧を変化
させればよい。このためには、まず、切換え信号が第2
状態にある時(即ち、ループフィルタ10の出力電圧は
基準電圧■1゜)の電圧制御発振器14の出力クロック
の周波数を周波数検出器22により測定しておく。
次に、切換え信号を第3状態に切換え、D/Aコンバー
タ15の出力電圧を変化させながら電圧制御発振器14
の出力クロックの周波数を周波数検出器22により検出
し、この検出周波数が第2状態で測定した周波数とほぼ
一致するまで繰返すことにより可能となる。このための
周波数検出器22は一定時間内に生ずる電圧制御発振器
14からの出力クロックのパルス数を計数するカウンタ
等により容易に構成できる。また、コントローラ23も
マイクロコンピュータ等により容易に構成できる。
このように第2状態、第3状態にて調整を行った後、切
換え信号を第1状態とする時には、D/Aコンバータ1
5の調整データは調整された値に保持される。よって、
第1状態による通常の再生動作においては、従来のPL
L回路のように読出しデータと出力クロックとの定常的
な位相差は殆どなくなり、データの読出しの信頼性は極
めて向上する。
また、上記のような調整を、通常の再生動作の合間に適
宜行うようにすれば、構成部品の特性の初期的なバラツ
キのみならず、経時的な変化をも補正でき、長期に渡っ
てデータの読出しの信頼性を向上させることができる。
発明の効果 本発明は、上述したように位相比較器から出力される第
1制御信号と第2制御信号とがループフィルタの出力電
圧に寄与する割合を調整する調整手段を設け、より具体
的には、参照信号発生回路、スイッチ回路、周波数検出
器、コントローラとともにD/Aコンバータ構成の調整
手段を設けたので、位相比較器、ループフィルタ等の構
成部品にバラツキがあっても、調整手段により第1制御
信号と第2制御信号とがループフィルタの出力電圧に寄
与する割合を可変調整することにより、上記バラツキに
よって生じ得る定常的な位相差を補正キャンセルするこ
とができ、長期に渡って安定したPLL動作を行わせる
ことができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示す回路図、第2図はタイ
ミングチャート、第3図は参照信号発生回路の回路図、
第4図はその動作を示すタイミングチャート、第5図は
従来例を示す回路図、第6図はその位相比較器の回路図
、第7図はタイミングチャートである。 1・・・位相比較器、10・・・ループフィルタ、14
・電圧制御発振器、15・・・D/Aコンバータ=調整
手段、16・・・参照信号発生回路、21・・・スイッ
チ回路、22・・・周波数検出器、23・・・コントロ
ーラ ・Cゴ謬、都1 図

Claims (1)

  1. 【特許請求の範囲】 1、第1位相信号と第2位相信号との位相を比較しその
    位相差に応じて第1制御信号と第2制御信号とを出力す
    る位相比較器と、前記第1制御信号と前記第2制御信号
    とが入力されて第1制御信号のデューティ比に応じて出
    力電圧を増加させるように動作し第2制御信号のデュー
    ティ比に応じて出力電圧を減少させるように動作して前
    記位相差にほぼ比例した電圧又は位相差にほぼ比例−積
    分した電圧を出力するループフィルタと、このループフ
    ィルタからの出力電圧が入力されてこの電圧により制御
    された周波数を有する出力クロックを発生する電圧制御
    発振器とを備えたPLL回路において、前記第1制御信
    号と前記第2制御信号とが前記ループフィルタの出力電
    圧に寄与する割合を調整する調整手段を設けたことを特
    徴とするPLL回路。 2、位相がほぼ一致した参照入力信号と参照クロック信
    号とを発生させる参照信号発生回路と、少なくとも第1
    状態と第2状態と第3状態との3状態を表現する切換え
    信号が第1状態にある時に位相比較器の第1位相信号と
    して読出しデータを入力させて第2位相信号として出力
    クロックを入力させ、第2状態にある時に位相比較器の
    第1制御信号と第2制御信号とのデューティ比がともに
    0となるようにし、第3状態にある時位相比較器の第1
    位相信号として前記参照入力信号を入力させて第2位相
    信号として前記参照クロック信号を入力させるように切
    換え動作するスイッチ回路と、出力クロックの周波数を
    測定しその周波数に応じた周波数データを出力する周波
    数検出器と、この周波数データが入力されて前記切換え
    信号と調整データとを出力するコントローラとを設け、
    ループフィルタは前記スイッチ回路に対する前記切換え
    信号が第2状態又は第3状態にある時に比例動作するも
    のとし、調整手段を調整データを入力とするD/Aコン
    バータとし、かつ、前記コントロ−ラは第1状態の切換
    え信号を出力させる時にこの状態に先立ち前記切換え信
    号を第2状態及び第3状態として各々の状態における周
    波数データを入力させてこれらの周波数データがほぼ一
    致する状態に調整データを変化させ、読出しデータに対
    して出力クロックを同期させる時には第1状態の切換え
    信号を出力させるとともに切換え信号を第1状態とする
    間は調整データを保持するものとしたことを特徴とする
    請求項1記載のPLL回路。
JP63192348A 1988-08-01 1988-08-01 Pll回路 Pending JPH0241026A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63192348A JPH0241026A (ja) 1988-08-01 1988-08-01 Pll回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63192348A JPH0241026A (ja) 1988-08-01 1988-08-01 Pll回路

Publications (1)

Publication Number Publication Date
JPH0241026A true JPH0241026A (ja) 1990-02-09

Family

ID=16289779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63192348A Pending JPH0241026A (ja) 1988-08-01 1988-08-01 Pll回路

Country Status (1)

Country Link
JP (1) JPH0241026A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006101090A1 (ja) * 2005-03-23 2006-09-28 Advantest Corporation 基準信号に基づいて信号を発生させる発振装置
JP2008530955A (ja) * 2006-01-26 2008-08-07 アバゴ・テクノロジーズ・ユーエス・インコーポレイテッド 電圧制御発振器のためのフィードバックシステム内のオフセット補正
KR100989282B1 (ko) * 2005-01-20 2010-10-20 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 피드백 시스템의 동작 방법 및 위상 동기 루프 시스템

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100989282B1 (ko) * 2005-01-20 2010-10-20 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 피드백 시스템의 동작 방법 및 위상 동기 루프 시스템
WO2006101090A1 (ja) * 2005-03-23 2006-09-28 Advantest Corporation 基準信号に基づいて信号を発生させる発振装置
US7605621B2 (en) 2005-03-23 2009-10-20 Advantest Corporation Oscillating apparatus
JP2008530955A (ja) * 2006-01-26 2008-08-07 アバゴ・テクノロジーズ・ユーエス・インコーポレイテッド 電圧制御発振器のためのフィードバックシステム内のオフセット補正
JP4686551B2 (ja) * 2006-01-26 2011-05-25 アバゴ・テクノロジーズ・ジェネラル・アイピー(シンガポール)プライベート・リミテッド 電圧制御発振器のためのフィードバックシステム内のオフセット補正

Similar Documents

Publication Publication Date Title
TW421921B (en) PLL circuit
EP0671829B1 (en) Clock regeneration circuit
US4922141A (en) Phase-locked loop delay line
US6542041B2 (en) Phase locked loop for stable clock generation in applications of wide band channel clock recovery and operation method thereof
US6259755B1 (en) Data clock recovery PLL circuit using a windowed phase comparator
US4942370A (en) PLL circuit with band width varying in accordance with the frequency of an input signal
US7372339B2 (en) Phase lock loop indicator
US5285483A (en) Phase synchronization circuit
EP0449659B1 (en) Linearized three state phase detector
US20060009184A1 (en) Hybrid control of phase locked loops
US20030030425A1 (en) Method of automatically calibrating a phase locked loop sytem
US6005425A (en) PLL using pulse width detection for frequency and phase error correction
JPS63146613A (ja) 遅延回路
US10826503B1 (en) Phase-locked loop circuit
US6897691B2 (en) Phase locked loop with low steady state phase errors and calibration circuit for the same
US10938394B2 (en) Phase-locked loop circuit
JP2898957B1 (ja) 位相比較回路
US5343167A (en) One-shot control circuit for tracking a voltage-controlled oscillator
US7042971B1 (en) Delay-locked loop with built-in self-test of phase margin
US6456165B1 (en) Phase error control for phase-locked loops
US6473478B1 (en) Digital phase-locked loop with phase optimal frequency estimation
US7109806B2 (en) Device and method for detecting phase difference and PLL using the same
US5329560A (en) AGC circuit with non-linear gain for use in PLL circuit
JPH0241026A (ja) Pll回路
JP2811994B2 (ja) 位相同期回路