KR100324189B1

KR100324189B1 - 위상동기루프회로

Info

Publication number: KR100324189B1
Application number: KR1019980034762A
Authority: KR
Inventors: 히로미치 노가와
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-08-27
Filing date: 1998-08-27
Publication date: 2002-06-22
Also published as: EP0899883A1; JP3179382B2; TW421921B; KR19990023908A; DE69815770T2; EP0899883B1; CN1212522A; DE69815770D1; US6154071A; JPH1173739A

Abstract

소정의 주파수를 갖는 기준 신호 또는 불규칙한 시간 간격으로 신호 변화점을 갖는 재생 신호와 피비교 신호 사이의 위상차를 검출하고 위상 에러 신호를 출력하는 위상 비교기를 구비하는 PLL 회로에 있어서, 마스크 회로는 기준 신호 또는 재생 신호와, 상기 위상 비교기로부터의 위상 에러 신호와는 상이한 출력, 및 피비교 신호에 따라 상기 위상 에러 신호의 적어도 일부 또는 전부를 통과시키거나 차단하는 제어를 수행한다.

Description

위상 동기 루프 회로{PLL circuit}

발명의 분야

본 발명은 PLL(Phase-Locked Loop; 위상 동기 루프) 회로에 관한 것으로, 특히, 디지털 신호로 변환되어 테이프, 카드 또는 디스크와 같은 기록 매체에 기록되어 있는 정보 신호를 재생하기 위해 사용되는 재생 PLL 회로에 관한 것이다.

종래기술의 설명

종래에 있어서, 디지털 신호로 기록되어 있는 정보 신호 재생용 PLL 회로는 기록된 디지털 데이터를 판독하기 위한 기준 클록을 생성하기 위해 사용되었다. 특히, 불규칙한 시간 간격으로 생성된 변화점을 갖는 디지털 신호에 대해서, 상기 디지털 신호의 에지가 추출되어 펄스 신호를 생성한다. 펄스 신호의 반복적인 주파수의 스펙트럼 성분을 사용함으로써, 클록은 연속 펄스 신호로서 생성될 수 있다.

먼저, 제 1 종래 기술의 공지된 PLL 회로를 도시하는 도 1을 참조하여 PLL 회로의 문제점을 설명한다.

도 1에 도시된 PLL 회로는 기준 신호와 피비교 신호 사이의 위상차에 비례하는 위상 에러 신호를 출력하기 위한 위상 비교기(1201)와, 상기 위상 에러 신호를 수신하고 상기 위상 에러 신호에 상응하는 전류를 출력하는 전하 펌프(charge pump; 1202)와, 전하 펌프의 출력 신호를 평활화(smooth)하여 제어 신호를 출력하고 또한 PLL 회로의 회로 구성, 차수, 및 응답 특성을 결정하기 위한 중요한 회로 소자로서 역할을 하는 루프 필터(1203)와, 상기 루프 필터(1203)로부터의 제어 신호에 따라서 그 출력 주파수가 변하는 발진기인 VCO(Voltage-Controlled Oscillator; 전압 제어 발진기; 1204), 및 VCO(1204)로부터의 출력 주파수를 분할하기 위한 분주기(frequency divider; 1205)를 포함한다.

이러한 PLL 회로에서 풀-인 시간(pull-in time)을 짧게 하기 위해서 루프 이득을 증가시켜 응답 속도를 빠르게 해야 한다. 한편 일단 신호가 락(locked)되면 PLL 회로를 안정화시켜, PLL 회로가 통상의 노이즈뿐만 아니라 신호 결함으로 인한 노이즈에 대해서도 과민하게 되는 것을 방지해야 한다. 이러한 이유 때문에, 일단 PLL 회로가 락되면 루프 이득을 낮게 하여 응답 속도를 늦출 필요가 있다.

일반적으로, 하기의 방법이 PLL 회로의 응답 속도를 늦추기 위해 사용되는 방법이다.

(1) 위상 비교기(1201)의 이득 상수를 낮게 한다.

(2) 전하 펌프(1202)로부터의 출력 전류를 감소시킨다.

(3) 루프 필터(1203)의 덤핑 인자(dumping factor)를 증가시킨다.

(4) 루프 필터(1203)의 대역폭을 좁게 한다.

(5) VCO(1204)의 F-V(주파수-전압) 변환 이득을 낮게 한다.

자기 테이프 또는 CD와 같은 기록 매체 상에 기록된 신호로부터 클록을 추출하는 자체-클록(self-clocking)용 PLL 회로는 일본 특허 출원 4-162263호에 개시되어 있다.

도 2는 상기 제 2의 종래 기술에 따른 PLL 회로의 블록도이다. 도 2에 대하여 설명하면, 위상 비교기(1301), 루프 필터(1303), 및 VCO(1304)가 도 1에 도시된 위상 비교기(1201), 루프 필터(1203), 및 VCO(1204)와 동일한 것으로 간주될 수 있다.

제 2 종래기술의 특징으로는, 동일한 특성을 갖는 두 개의 전하 펌프, 즉 제 1 전하 펌프(1302a) 및 제 2 전하 펌프(1032b)가 사용된다.

단안정 다조파발진기(monostable multivibrator; 1308)는 판독 게이트 신호 (read gate signal)의 상승 후 소정 시간동안 하이 레벨의 신호를 출력하기 위한 회로이다. 단안정 다조파발진기(1308)로부터의 출력 신호는 AND 회로(1309 및 1310)의 게이트를 개방하기 위해 사용된다.

도 2에 도시된 PLL 회로의 동작을 이하에서 설명한다.

재생 신호는 광 디스크와 같은 정보 기록 매체(도시되지 않음)로부터 재생된다. 판독 게이트 신호는 재생 신호 및 소정의 기준 클록 중 하나를 위상 비교기 (1301)로 입력되는 신호(S1)로 선택하기 위한 스위치(1311)에 출력된다.

단안정 다조파발진기(1308)는 판독 게이트 신호를 수신하면, 판독 게이트 신호의 상승 후 소정 기간(T)동안 하이(high)로 되는 신호(S2)를 AND 회로(1309 및 1310)로 출력한다. AND 회로(1309 및 1310)의 게이트가 소정 기간동안 개방되어, 위상 비교기(1301)로부터의 위상 리드 신호(phase lead signal; 진상 신호) 및 위상 지체 신호(phase lag signal; 지상 신호)가 각각 AND 회로(1309, 1310)를 통해 제 2 전하 펌프(1302b)로 출력된다.

상기 기간(T)동안 단안정 다조파발진기(1308)로부터의 출력 신호(S2)가 하이 레벨이면, 항상 동작하고 있는 제 1 전하 펌프(1302a)에 더하여 제 2 전하 펌프(1302b)가 함께 동작한다. 따라서 제 1 전하 펌프(1302a) 및 제 2 전하 펌프(1302b)로부터의 출력 전류의 합은 제 1 전하 펌프(1302a)로부터의 출력 전류보다 2 배로 된다. 이것은 PLL 회로의 루프 이득을 증가시켜, PLL 회로의 응답 속도가 높게 될 수 있다. 이 상태에서 응답 속도를 늦추기 위해서, 신호(S2)가 로 레벨(low level)로 설정되어 제 1 전하 펌프(1302a)만이 동작하도록 한다.

그러나, 이러한 PLL 회로에 대해서, 판독 게이트 신호는 PLL 회로 외부의 제어기에 의해 발생되어야만 한다. 따라서 이러한 PLL 회로는 VFO 또는 AM(Address Mark; 어드레스 마크) 패턴을 갖지 않아 판독 게이트 구간(interval)을 설정할 수 없는 포맷의 재생 신호로부터 클록을 추출하기 위해 사용될 수 없다.

또한, 다수의 루프 이득을 설정하기 위해서, 대응하는 수의 전하 펌프가 준비되어야만 하는데, 결과적으로 회로 크기의 증가된다.

소망하는 주파수에 따라 PLL 루프에서 VCO 변환 이득을 제어함으로써 광대역 (wide band)에서 PLL 루프의 안정성을 유지하거나 또는 락-업 시간(lock-up time)을 단축시키는 PLL 회로 기술이 일본 특허 출원 5-37370호에 개시되어 있다.

도 3은 상기 제 3 종래 기술에 따른 PLL 회로의 블록도이다. 이러한 종래의 PLL 회로는 제 1 프로그램 가능한 분주기(1404)에 의해 나누어진 신호(Fout/N)와 기준 발진기(1407)로부터 출력된 기준 클록(f) 사이의 위상차를 검출하고 위상 에러 신호를 출력하는 위상 비교기(1401)와, 상기 위상 에러 신호를 평활화하는 저역 통과 필터(1402)와, 상기 저역 통과 필터(1402)로부터의 출력 신호에 따라서 발진 주파수가 변하는 VCO(1403)와, 상기 VCO(1403)로부터의 출력 주파수를 나누기 위한 제 2 프로그램 가능한 분주기(1408), 및 상기 제 2 프로그램 가능한 분주기(1408)로부터의 출력 신호를 주파수 분할하기 위한 제 1 프로그램 가능한 분주기(1404)를포함한다.

상기 PLL 회로의 동작은 설명한다.

VCO(1403)로부터의 출력 신호를 M으로 주파수 분할함으로써 얻어지는, 제 2 프로그램 가능한 분주기(1408)로부터의 출력 신호(Fout)는 제 1 프로그램 가능한 분주기(1404)에 의해 N으로 주파수 분할되고 위상 비교기(1401)에 의해 기준 클록 (f)과 비교된다. PLL 루프는 상기 기준 클록(f)과 상기 신호(Fout/N) 사이의 위상차가 0 이 되도록 동작한다. 이러한 이유 때문에, Fout=N·f의 관계가 유지 된다.

PLL 회로의 루프 이득(G)은 G=Kd·Fo·Ko/(MN) 이고, 여기서 Kd는 위상 비교기(1401)의 변환 이득이고, Fo는 저역 통과 필터(1402)의 변환 이득이고, Ko는 VCO의 변환 이득이며, N과 M은 각각 제 1 및 제 2 프로그램 가능한 분주기(1404 및 1408)의 분주비(frequency division ratios)이다.

이러한 종래 기술에서, 상기 상수값(M 및 N)을 사용하는 제어에 있어서, 제 1 전압 제어 발진 회로(a first voltage-controlled oscillation circuit; 1409)의 변환 이득은 제어 신호를 상기 제 1 전압 제어 발진 회로에 전달함으로써 제어될 수 있다. 출력 주파수에 따라 루프 이득이 희망하는 값으로 설정될 수 있기 때문에 동작은 광대역에서 안정화될 수 있다.

이러한 PLL 회로는 기준 신호(f)보다 N배 큰 출력 신호(Fout)를 얻기 위해 효율적으로 사용될 수 있다. 그러나, 상기 PLL 회로는 기록되어 있는 디지털 데이터 그 자체에서 클록을 추출하는 자체-클록의 목적에는 적절하지 않다. 특히, 기록되어 있는 데이터가 불규칙한 시간 간격의 변환점을 갖는 경우에는, 클록은 추출될 수 없다.

좀더 상세하게는, 데이터를 판독하기 위한 타이밍 신호로서, 위상 비교기 (1401)에 입력되는 피비교 신호(기준 신호(f))가 사용되고, 상기 기준 신호(f)의 후단에 분주기가 배치될 수 없다. 즉, 분주비는 출력 주파수와 관련없는 회로 구성을 사용하여 결정될 수 없다.

또한, 소정의 주파수 신호를 사용함에 있어서, 프로그램 가능한 분주기의 분주비가 높은 경우, VCO(1403)의 발진 주파수는 그에 따라서 상승한다. 루프 이득 (G=Kd·Fo·Ko/(MN))에서 Ko/(MN)가 변하지 않기 때문에, PLL 회로의 루프 이득은 전체로서 변하지 않는다.

또한, 프로그램 가능한 분주기의 부가는 회로의 크기를 증가시킴으로 바람직하지 않다. 분주비를 정밀하게 설정하기 위해서, 분주비가 증가하고, 따라서, VCO(1403)의 발진 주파수가 상승해야만 한다. 이 경우, VCO는 설계가 어렵고, VCO(1403)의 전류 소비가 증가하거나, 또는 발진 출력이 노이즈로서 회로에 침입하는 등의 여러문제가 나타난다.

위상 회로의 노이즈 내성이 향상되고, 풀-인 시간이 짧은 PLL 회로가 일본 특허 출원 제 7-302072호에 개시되어 있다. 이 PLL 회로는 락-아웃(lock-out) 검출 수단을 구비하고 입력 동기 신호 검출 에지 타이밍을 포함하는 구간 내에서만 재생 신호를 전달하기 위한 게이트 수단을 사용한다.

이러한 PLL 회로에서, 캡쳐 범위(capture range)는 에지 타이밍 구간에 의해 결정된다. 에지 타이밍 구간의 윈도우 폭(window width)이 에지 전후의 N% 범위내에 있는 경우, 캡쳐 범위는 N%에서 최대로 되고, 그 결과 캡쳐 범위는 증가될 수 없다.

일본 특허 출원 제 4-162263호에 개시된 PLL 회로에 있어서, 판독 게이트 신호는 PLL 회로 외부의 제어기에 의해 생성되어야만 한다. 이러한 이유로 인해, 이러한 PLL 회로는 판독 게이트 구간을 설정할 수 없는 포맷의 재생 신호로부터 클록을 추출할 수 없다.

또한, 다수의 이득을 설정하기 위해서, 상응하는 수의 전하 펌프가 준비되어야 하는데, 그 결과 회로 크기가 증가하게 된다.

일본 특허 출원 제 5-37370호에 개시된 PLL 회로는 기록되어 있는 데이터 그 자체로부터 클록을 추출하는 자체-클록의 목적을 위해서는 거의 사용될 수 없다. 특히, 기록되어 있는 데이터의 변화점이 일정하지 않은 경우에는, 클록을 추출할 수 없다.

일본 특허 출원 제 7-302072호에 개시된 PLL 회로는 에지 타이밍 구간이 삽입되고, 재생 신호가 이 구간에서만 통과하는 구성을 갖는다. 이러한 구성이 에지 구간보다 더 큰 지터(jitter)를 갖는 신호를 추종(follow)하는 것이 불가능하기 때문에, 기록되어 있는 신호는 판독될 수 없다. 이러한 이유로 인해, 캡쳐 범위나 위상 비교기의 변환 이득이 시스템 구성 상 큰 제한을 받게 된다.

본 발명은 종래 기술에서의 상기 상황을 고려하여 이루어진 것으로, PLL 풀-인 구간을 갖지 않는 포맷으로 기록되어 있는 신호에 대해 루프 이득을 조정하고,PLL 회로가 락되지 않은 경우 루프 이득을 증가시킴으로써 풀-인 타임을 진척시키고, PLL 회로가 락되면 루프 이득을 감소시키는 노이즈에 대한 내성을 갖는 PLL 회로를 제공하는 것을 그 목적으로 한다.

본 발명의 제 2 목적은 제어기 등을 사용하여 판독 게이트 구간을 설정할 필요가 없는 PLL 회로를 제공하는 것이다.

본 발명의 제 3 목적은 소수의 회로 소자를 사용하여 여러 루프 이득을 설정할 수 있는 PLL 회로를 제공하는 것이다.

본 발명의 제 4 목적은 넓은 캡쳐 범위를 가지며 디지털 방식으로 기록되어 있는 신호로부터 클록을 추출할 때 VCO의 최대 주파수를 상승시키지 않는 PLL 회로를 제공하는 것이다.

상기의 목적을 달성하기 위해서, 본 발명의 일 특징에 따르면, 소정 주파수를 갖는 기준 신호 또는 신호 변화점이 시간적으로 일정하지 않은 재생 신호와 피비교 신호간 위상차를 검출하고 위상 에러 신호를 출력하는 위상 비교기를 구비하는 PLL 회로로서, 상기 PLL 회로는,

기준 신호 또는 재생 신호, 위상 비교기의 위상 에러 신호와는 상이한 출력, 및 피비교 신호에 따라서, 또는 기준 신호 또는 재생 신호를 임의의 시간만큼 지연시킨 신호에 따라서, 또는 위상 에러 신호를 분주시킨(frequency-dividing) 신호에 따라서 위상 에러 신호의 적어도 일부 또는 전부를 통과시키는 제어 또는 차단하는 제어 중 일 제어를 수행하기 위한 마스크 수단을 포함한다.

본 발명의 다른 특징에 따르면, 위상 에러 신호는 (Tmin-0.5 ㆍT) 내지(Tmin-1.5 ㆍT)의 폭에서 차단된다.

상기 특징으로부터 명백한 바와 같이, 본 발명의 PLL 회로는, 위상 비교기로부터 출력되는 위상 오차 신호를 마스크하기 위한 마스크 신호를 위상 비교기에 입력되는 기준 신호(재생 신호)와 피비교 신호에 기초해서 생성한다. 이러한 PLL 회로는 분주기를 사용하여 피비교 신호를 분주함으로써 루프 이득을 변경하지 않기 때문에, 루프 이득은 입력 신호의 포맷이나 방식과 무관하게 변경될 수 있다.

따라서, 이러한 PLL 회로는 판독 게이트 구간 또는 PLL 풀-인 구간을 갖지 않는 입력 신호에도 적용될 수 있다.

루프 이득이 위상 비교기로부터 출력된 위상 에러 신호를 마스킹하기 위한 마스크 신호의 펄스폭 또는 펄스 구간에 기초해서 결정되기 때문에, 루프 이득은 임의의 값과 타이밍으로 설정될 수 있다.

루프 이득을 결정하기 위한 회로가 단순하기 때문에, 회로 소자의 수는 적어질 수 있다.

루프 이득이 분주기를 사용하여 피비교 신호를 나누는 것에 의해 변화되지 않기 때문에, VCO의 발진 주파수는 위상 비교기에 대한 입력 신호인 재생 신호 또는 기준 신호의 주파수와 동일하게 될 수 있다. 그 결과, VCO의 발진 주파수는 상승될 필요가 없다.

위상 비교기로부터 출력된 위상 에러 신호를 마스킹하기 위한 마스크 기간을 제외한 기간동안, 위상 에러 신호는 종래의 PLL 회로의 동작과 동일하다. 마스크 신호를 사용하는 본 발명의 방법이 위상 비교 범위에 영향을 미치지 않기 때문에,캡쳐 범위는 넓어질 수 있다.

본 기술 분야에서 통상의 지식을 가진 자는 본 발명의 상기의 목적과 많은 다른 목적, 특징 및 이점을, 첨부된 도면을 참조하여 다음의 상세한 설명을 읽음으로서 명백히 이해할 수 있다. 본 발명의 원리를 구현한 바람직한 실시예가 예시적으로 설명된다.

도 1은 제 1 종래 기술에 따른 PLL 회로의 전체 구성을 도시하는 개략적인 블록도.

도 2는 제 2 종래 기술에 따른 PLL 회로의 전체 구성을 도시하는 개략적인 블록도.

도 3은 제 3 종래 기술에 따른 PLL 회로의 전체 구성을 도시하는 개략적인 블록도.

도 4는 본 발명의 제 1 실시예에 따른 PLL 회로의 전체 구성을 도시하는 개략적인 블록도.

도 5는 도 4에 도시된 PLL 회로의 동작을 설명하기 위한 타이밍도.

도 6은 EPM 변조 방식을 설명하기 위한 타이밍도와 피트(pits)를 도시하는 도면.

도 7은 본 발명의 제 1 실시예에 따른 위상 비교기와 마스크 타이밍 발생 유닛을 도시하는 회로도.

도 8은 도 7에 도시된 위상 비교기와 마스크 타이밍 발생 유닛의 동작을 설명하기 위한 타이밍도.

도 9는 본 발명의 제 2 실시예에 따른 위상 비교기와 마스크 타이밍 발생 유닛을 도시하는 회로도.

도 10은 도 9에 도시된 위상 비교기와 마스크 타이밍 발생 유닛의 동작을 설명하기 위한 타이밍도.

도 11은 본 발명의 제 3 실시예에 따른 PLL 회로의 전체 구성을 개략적으로 도시하는 블록도.

도 12는 도 11에 도시된 PLL 회로의 동작을 설명하기 위한 타이밍도.

도 13은 본 발명의 제 4 실시예에 따른 PLL 회로의 전체 구성을 개략적으로 도시하는 블록도.

도 14는 본 발명에 따른 PLL 회로의 각 주파수(angular frequency)와 루프 이득 사이의 관계를 도시하는 그래프.

♠도면의 주요 부분에 대한 부호의 설명♠

101 : 위상 비교기 102 : 마스크 타이밍 발생 유닛

103 : 마스크 게이트 104 : 전하 펌프

105 : 루프 필터 106 : VCO

107 : 분주기 801, 1004 : 1/M 분주기

1001 : 마스크 회로 1002 : 검출 에지 지연 회로

1003 : 1/N 분주기

본 발명의 여러 바람직한 실시예를 첨부 도면을 참조하여 설명한다.

도 4는 본 발명의 일 실시예에 따른 PLL 회로를 도시하는 블록도이다. 도 4에서, 위상 비교기(101)는 일반적으로 두 개의 입력 단자를 구비하고, 입력 단자에 인가되는 기준 신호(재생 신호)와 피비교 신호간 차에 대응하는 위상 에러 신호로서 UP 신호와 DOWN 신호를 출력한다. PLL 루프는 위상 에러 신호가 0 이 되도록 동작한다. 따라서, PLL 회로가 락되면, 기준 신호 및 피비교 신호의 변화점은 서로 일치한다.

마스크 타이밍 발생 유닛(102)은 위상 비교기(101)에 의해 얻어지는 위상 에러 신호 또는 펄스 신호의 상승/하강 에지 신호(leading/trailing edge signal)와 외부적으로 공급된 제어 신호에 기초해서 MASK 신호를 생성하고 MASK 신호를 마스크 게이트(103)로 출력한다.

마스크 게이트(103)는 마스크 타이밍 발생 유닛(102)에 의해 생성된 MASK 신호에 의해 제어되어 위상 비교기(101)로부터 출력된 위상 에러 신호가 마스크될지 통과될 지를 선택한다.

전하 펌프(104)는 마스크 게이트(103)를 통과하도록 허용된 위상 비교기 (101)로부터의 출력인 위상 에러 신호, 즉 UP 신호 및 DOWN 신호를 소망의 전류 즉 POMP 신호로서 출력한다.

루프 필터(105)는 전하 펌프(104)로부터의 전류 출력을 평활화하고 이것을 전압 또는 전류로서 출력한다. 루프 필터(105)로서, 저항기 및 커패시터를 사용하는 저역 통과 필터 또는 연산 증폭기(operational amplifier)를 사용하는 저역 통과 필터가 사용된다.

VCO(106)는 그 발진 주파수가 루프 필터(105)로부터의 출력 전압 또는 출력 전류에 의존하여 변하는 발진기이다. 분주기(107)는 VCO(106)로부터의 출력 주파수를 소망하는 주파수로 분할한다.

본 실시예의 PLL 회로의 동작은 도 4의 블록도 및 도 5의 타이밍도를 참조하여 설명한다.

도 5에 도시된 바와 같이, 도 4 위상 비교기(101)에 입력하는 기준 신호(재생 신호)는 기준 신호(A)와 기준 신호(B)로 대략적으로 분류된다. 기준 신호(A)는 소정의 간격으로 변화점을 갖는다. 신호의 상승에서 하강 또는 신호의 하강에서 상승까지의 시간 간격인 샘플링 간격(T)과 관련한 기준 신호(B)에 있어서, 펄스 신호의 상승에서 하강 또는 펄스 신호의 하강에서 상승까지의 최소 시간 간격은 최소 반전 간격(Tmin)으로 정의되고, 펄스 신호의 상승에서 하강 또는 펄스 신호의 하강에서 상승까지의 최대 시간 간격은 최대 반전 간격(Tmax)으로 정의된다. 기준 신호(B)의 변화점은 최소 반전 간격(Tmin)에서 최대 반전 간격(Tmax)까지의 범위에있는 불규칙한 간격에서 소정의 조건하에서 발생된다.

기준신호(B)와 같이 불규칙한 시간 간격으로 변화점을 갖는 신호는 소정 규칙에 기초해서 디지털 신호를 변환함으로써 얻어진다. 이러한 변환은 일반적으로 변조라 한다. NRZ(Non Return Zero), PE(Phase Encoding), MFM(Modified Frequency Modulation), 및 EFM(Eight to Fourteen Modulation)과 같은 여러 변조 방식이 존재한다. 본 실시예의 PLL 회로에 대해서, 클록을 추출할 수 없는 NRZ과 같은 변조 방식을 제외한 자체-클록이 가능한 임의의 변조가 사용될 수 있다.

도 5의 샘플링 간격(T)은 디지털 데이터의 최소 데이터 단위인 채널 비트의 시간 폭을 나타낸다. 채널 비트를 판독하기 위한 채널 비트 클록은 본 실시예의 PLL 회로에 의해 생성된다. 샘플링 간격(T)을 갖는 채널 비트 클록(이하 비트 클록으로 언급)은 도 4 및 도 5에서 피비교 신호로서 도시된다.

도 5의 기준 신호(C)에 의해 나타내어진 바와 같이, 기준 신호 및 피비교 신호 사이에서 위상 시프트가 생성되면, 도 4에 도시된 위상 비교기(101)는 기준 신호(C) 및 피비교 신호 사이의 위상 차를 검출하고 도 5에 도시된 UP 신호와 DOWN 신호를 출력한다. 여기서 진상(phase lead)은 기준 신호에 대하여 피비교 신호의 위상이 빠른 것으로 정의되고, 지상(phase lag)은 기준 신호에 대하여 피비교 신호의 위상이 늦은 것으로 정의된다.

도 4에 도시된 마스크 타이밍 발생 유닛(102)에 의해 생성되는 MASK 신호는 도 5에 도시된 바와 같이 50%의 듀티비(duty ratio)를 갖는다. MASK 신호가 하이 레벨인 동안 도 4에 도시된 마스크 게이트(103)가 UP 신호 또는 DOWN 신호를 마스크하고 MASK 신호가 로 레벨인 동안 UP 신호 또는 DOWN 신호를 통과시킨다고 가정하자. 이러한 경우에 있어서, 도 5에 도시된 POMP 신호가 전하 펌프(104)로부터 출력된다.

특히, 기간(t1)동안, 피비교 신호의 하강은 기준 신호(C)의 상승 또는 하강에 비해 앞서 있다. 이러한 이유로 인해, 위상 비교기(101)는 피비교 신호의 위상을 지연하기 위해 마스크 게이트(103)를 통해 전하 펌프(104)로 DOWN 신호를 출력한다.

한편, 기간(t2)동안, 피비교 신호는 기준 신호(C)에 대해 지상이 된다. 따라서, 위상 비교기(101)는 피비교 신호의 위상을 진척시키기 위해 마스크 게이트(103)를 통해 전하 펌프(104)로 UP 신호를 출력한다.

그러나, MASK 신호가 하이 레벨인 경우의 기간 동안 출력되는, 도 5에 도시된 UP 신호(U1a, U2a, 및 U3a) 및 DOWN 신호(D1a, D2a, 및 D3a)는 마스크 게이트(103)에 의해 마스크되고 전하 펌프(104)로 출력되지 않는다.

한편, MASK 신호가 로 레벨인 경우의 기간동안 출력되는 UP 신호(U1b, U2b, 및 U3b) 및 DOWN 신호(D1b, D2b)는 마스크 게이트(103)를 통해 전하 펌프(104)로 출력된다.

도 5에 도시된 바와 같이, 전하 펌프(104)로부터의 출력 신호인 POMP 신호는 마스크 게이트(103)가 마스크하지 않은 경우의 펄스 신호수와 비교해서 1/2이다. 따라서, 본 실시예의 PLL 회로의 루프 이득은 마스크 게이트(103)가 모든 위상 에러 신호를 통과시키는 경우의 1/2이다.

도 4에 도시된 본 실시예의 기준 신호를 변화하는 방식으로서, 콤팩트디스크(CD) 등에서 사용되는 EFM 변조를 설명한다.

EFM 변조는 자체-클록이 가능하다. 그러나, CD 등에 기록되어 있는 신호의 상승 또는 하강에 대응하는 변화점은 규칙적인 시간 간격으로 발생하지는 않는다. EFM 변조에 있어서, 8비트의 기록 심볼로 칭해지는 디지털 데이터는 14 채널 비트로 이루어진 패턴으로 변환된다. 이러한 EFM 변조에 있어서, 비트 동기 정보 추출의 용이성이나 고밀도 기록, 및 신호의 DC 성분을 고려하여, 최소 반전 간격(Tmin)은 샘플링 간격(T)의 3배(3T)로 정의되고, 최대 반전 간격(Tmin)은 11배(11T)로 정의 된다.

도 6은 EFM 변조의 타이밍도와 피트로 불리는 구멍(holes)이 EFM 신호에 대응해서 CD 표면에 기록된 위치를 도시한다. EFM 변조에 있어서, 피트로 기록되는 디지털 데이터는 픽업(pickup)으로부터의 레이저빔(도시되지 않음)을 사용하여 판독되고 "0" 및 "1" 레벨의 이진 신호로 변환된다. EFM 신호는 정의된 바와 같이 3T 내지 11T의 데이터 간격을 갖는다. 피트를 판독한 데이터로부터 클록을 추출하기 위해서, 신호의 상승 및 하강 에지가 사용된다.

통상적으로 기록되어 있는 신호에 대해서, 이들 에지는 3T 내지 11T의 사이에 존재한다. 이들 연속하는 펄스내 반복하는 신호의 주파수 스펙트럼 성분을 사용하여 연속하는 펄스열이 생성된다.

도 4에 도시된 위상 비교기(101) 및 마스크 타이밍 발생 유닛(102)의 회로를, 위상 비교기(101) 및 마스크 타이밍 발생 유닛(102A)의 게이트-레벨 회로도를도시하는 도 7을 참조하여 상세히 설명한다.

도 7에 있어서, 플립플롭(405 내지 411)은 7 단의 시프트 레지스터를 구성한다. EFM 신호는 제 1 플립플롭(405)의 데이터 입력 단자(D)로 입력된다. 피비교 신호는 클록 입력 단자(C) 및 반전 클록 입력 단자(CB)로 입력된다. MASK 신호를 생성하기 위한 에지 지연을 행하기 위해서, 피비교 신호는 플립플롭(405, 407, 409 및 410)의 클록 입력 단자(C) 및 플립플롭(406, 408, 및 411)의 반전 클록 입력 단자(CB)로 입력된다.

배타적 OR 게이트(401)는 EFM 재생 신호 및 플립플롭(405)으로부터 Q출력을 수신하고 UP 신호를 출력한다. 배타적 OR 게이트(402)는 플립플롭(407 및 408)으로부터 Q출력을 수신하고 DOWN 신호를 출력한다.

배타적 OR 게이트(403)는 플립플롭(406 및 409)으로부터 Q출력을 수신하고 UP MASK 신호를 출력한다. 배타적 OR 게이트(404)는 플립플롭(409 및 411)으로부터 Q출력을 수신하고 DOWN MASK 신호를 출력한다. UP MASK 신호 및 DOWN MASK 신호는 UP 신호 및 DOWN 신호의 전송 및 마스킹을 독립적으로 제어하는 UP 신호 및 DOWN 신호에 대한 MASK 신호이다.

도 7에 도시된 위상 비교기(101) 및 마스크 타이밍 발생 유닛(102)의 동작을 도 7의 블록도 및 도 8의 타이밍도를 참조하여 설명한다.

EFM 재생 신호는 샘플링 간격(T)에 기초해서 3T 내지 11T 범위의 간격에서 변화하고 플립플롭(405)의 데이터 입력 단자(D)로 입력된다. 플립플롭(405 내지 411)은 클록 입력(C)의 상승에서 동작한다. 플립플롭(405 내지 411)으로부터의 Q출력은 도 8에 도시된 것과 같은 파형을 갖는다.

배타적 OR 게이트(401)가 EFM 재생 신호 및 플립플롭(405)으로부터의 Q출력을 수신하기 때문에, 상기 배타적 OR 게이트(401)로부터의 출력으로서의 UP 신호는 도 8에 도시된 것과 같은 파형을 갖는다. 특히, 락된 상태에서의 UP 신호는 EFM 재생 신호의 변화점으로부터의 펄스폭(T/2)에서 배타적 OR 게이트(401)로부터 출력된다.

시간(t1)에서, EFM 재생 신호의 하강은 피비교 신호의 하강에 대해 앞서 있다. 이 경우에, UP 신호는 EFM 재생 신호가 앞선 위상의 시간 폭만큼 더 긴 펄스폭에서 출력된다. EFM 재생 신호가 피비교 신호에 대해 αT만큼 앞서 있다고 가정하면, UP 신호의 펄스폭은 (1/2+α)T로 표현된다. 즉, EFM 재생 신호의 위상 리드(진상)로 인한 펄스폭 증가량이 락된 상태의 UP 신호의 폭에 부가된 것이다.

역으로, 시간(t2)에서, EFM 재생 신호의 상승은 피비교 신호의 하강에 대해서 지연된다. 이 경우에, UP 신호는 EFM 재생 신호가 지연된 위상의 시간 폭만큼 더 짧은 펄스폭으로 출력된다. EFM 재생 신호가 피비교 신호에 대해서 βT만큼 지연된다고 가정하자. 이러한 경우에 있어서, UP 신호의 펄스폭은 (1/2-β)T로 표현된다. 즉, EFM 재생 신호의 위상 지연으로 인한 펄스폭의 감소량이 락된 상태의 UP 신호의 폭으로부터 감산된다.

도 8로부터 명백한 바와 같이, DOWN 신호는 UP 신호의 하강으로부터 1T의 시간 지연을 가지면서 T/2의 펄스폭에서 출력된다. EFM 재생 신호 및 피비교 신호(비트 클록) 사이의 위상차는 DOWN 신호의 펄스폭에 영향을 주지 않는다. 즉, DOWN신호의 펄스폭은 락된 상태에서 그리고 시간(t1 또는 t2)에서 T/2로 고정된다.

락된 상태에서, UP 신호 및 DOWN 신호 둘 다는 동일한 펄스 수를 갖는 T/2 펄스폭에서 전하 펌프(104)로 입력된다. 전하 펌프(104)의 출력 신호인 POMP 신호는 도 4에 도시된 루프 필터(105)에 의해 평활화된다. VCO(106)의 제어 전압이 변화하지 않기 때문에, VCO(106)로부터 분주된 신호인 피비교 신호(비트 클록)도 또한 변화하지 않는다.

시간(t1)에서 EFM 재생 신호가 피비교 신호(비트 클록)에 대해 αT만큼 위상이 앞서는 경우, UP 신호의 펄스폭은 (1/2+α)T이고, DOWN 신호의 펄스폭은 T/2이다. 즉, UP 신호의 펄스폭이 αT만큼 더 크다. 전하 펌프(104)의 출력 신호인 POMP 신호가 도 4에 도시된 루프 필터(105)에 의해 평활화되는 경우, 루프 필터(105)로부터의 출력 전압은 αT로 인해 상승하고, VCO(106)의 전압도 상승한다. 이러한 이유 때문에, VCO(106)의 발진 주파수 및 분주 신호인 피비교 신호(비트 클록)의 주파수도 또한 상승한다.

즉, EFM 재생 신호가 피비교 신호(비트 클록)에 대해 위상 리드를 갖는 경우, UP 신호의 펄스폭은 (1/2-β)T이고, DOWN 신호의 펄스폭은 T/2인데, 즉 DOWN 신호의 펄스폭이 βT만큼 더 크다. 전하 펌프(104)의 출력 신호인 POMP 신호가 도 4에 도시된 루프 필터(105)에 의해 평활화되는 경우, 루프 필터(105)로부터의 출력 전압은 βT로 인해 더 낮아지고, VCO(106)의 제어 전압도 낮아진다. 이러한 이유로 인해, VCO(106)의 발진 주파수 및 분주 신호인 피비교 신호(비트 클록)의 주파수도 또한 낮아진다.

즉, EFM 재생 신호가 피비교 신호(비트 클록)에 대해 지연된 위상을 갖는 경우, PLL 회로는 피비교 신호(비트 클록)의 주파수를 낮춤으로써 위상차가 0이 되도록 동작한다.

EFM 변조에 있어서, 최소 반전 간격은, 상기한 바와 같이, 3T로 정의된다. 따라서, 신호가 3T보다 더 짧은 간격의 변화점으로부터 재생되는 경우, 재생 신호는 전기적 노이즈 또는 신호 결함을 겪게될 것이다.

3T보다 더 짧은 간격의 변화점에 응답하는 않도록 PLL 회로를 구성하여, 안정한 피비교 신호(비트 클록)를 얻을 수 있다. 3T보다 더 짧은 간격에서 변화점에서 생성되는 UP 신호 및 DOWN 신호가 전하 펌프(104)로 출력되지 않도록 마스크되는 경우, VCO(106)의 발진 주파수는 변화하지 않고, 그 결과 노이즈 또는 신호 결함으로 인한 에러 동작이 방지될 수 있다.

이러한 실시예에 있어서, UP 신호 및 DOWN 신호는 소정 시간 간격에서 위상비교기(101)로부터 독립적으로 출력된다. 따라서, UP 신호 및 DOWN 신호에 대한 MASK 신호도 또한 독립적으로 생성되어야 한다.

UP 신호 및 DOWN 신호가 위상 비교기(101)로부터 출력된 후, 도 8의 A에 의해 나타내어진 바와 같이, MOS 트랜지스터의 특성 변화로 인한 마진이 보장되고, UP 신호는 도 8의 폭(B)에서 변동하는 것을 고려하면, 하기의 수학식 1에 의해 표현된 Tmask로 UP 신호 및 DOWN 신호를 마스크하는 것이 바람직하다:

[수학식 1]

Tmask = 3T-0.5T-0.5T-0.5T=1.5T

여기서, 첫 번째 항은 최소 반전 간격(Tmin)이고; 두 번째 항은 UP 신호 또는 DOWN 신호의 폭이며; 세 번째 항은 도 8에 도시된 부분(A)의 마진이며; 네 번째 항은 도 8에 도시된 부분(B)의 마진이다.

상술한 바와 같이, UP 신호에 대응해서 마스크 타이밍 발생 유닛(102)으로부터 마스크 게이트(103)로 출력되는 제어 신호는 UP MASK 신호이고, DOWN 신호에 대응해서 마스크 타이밍 발생 유닛(102)으로부터 마스크 게이트(103)로 출력되는 제어 신호는 DOWN MASK 신호이다. 도 4에 도시된 마스크 게이트(103)는 UP MASK 신호 또는 DOWN MASK 신호가 하이 레벨인 경우 UP 신호 또는 DOWN 신호를 마스크하고 UP MASK 신호 또는 DOWN MASK 신호가 로 레벨에 있는 경우 UP 신호 또는 DOWN 신호를 통과시킨다.

도 8에 있어서, t3는 3T보다 짧은 간격에서 생성된 변화점이 노이즈 등으로 인해 EFM 재생 신호에 포함되는 상태를 나타낸다. 이 경우에 있어서, 시간(t3)에서 생성된 UP 신호는 도 4에 도시된 전하 펌프로 출력되지 않는데 그 이유는 C에 의해 나타내어진 UP MASK 신호에 의해 마스크되기 때문이다. 동일하게, DOWN 신호는 도 8에서 D로 나타내어진 DOWN MASK 신호에 의해 마스크된다.

따라서, 노이즈가 3T보다 짧은 간격에서 생성되는 경우라도, PLL 회로는 PLL 회로의 루프 이득을 변화시키지 않으면서 안정하게 유지될 수 있다.

4T보다 짧은 폭을 갖는 신호를 마스크하기 위해 MASK 신호의 펄스폭이 연장되는 경우, EFM 재생 신호 중 3T보다 짧은 간격에서 생성된 변화점에 대하여 PLL 회로는 응답하지 않는다.

일반적으로, 11T의 시간 간격까지의 모든 변화점의 비율이 100%일 때 3T의 시간 간격에서의 변화율은 35% 내지 40%이다. 만약 이러한 비율이 타당하다면, 위상 비교 카운트는 35% 내지 40%만큼 감소하고, PLL 회로의 이득(G)은 전체로서 35% 내지 40%만큼 감소될 수 있다.

PLL 회로가 락되었는지를 나타내는 LOCK 신호가 도 4에 도시된 마스크 타이밍 발생 유닛(102)에 대한 제어 신호로서 사용되는 경우, POMP 신호는 PLL 회로가 락된 경우에만 생성되고, 응답 속도는 PLL 회로의 풀-인 상태에서 높은 루프 이득을 유지하면서 증가될 수 있으며, 따라서 빠른 풀-인이 수행될 수 있다. 풀-인을 완료한 후, 전기적 노이즈 또는 신호 결함으로 인한 오동작은 MASK 신호에 의해 방지될 수 있고, 따라서 안정한 회로 동작이 실현될 수 있다.

상술한 바와 같이, LOCK 신호가 도 4에 도시된 마스크 타이밍 발생 유닛(102)에 대한 제어 신호로서 사용되는 경우, 락된 상태 및 락되지 않은 상태에 대해 상이한 PLL 루프 이득을 갖는 PLL 회로가 실현될 수 있다.

마스크 타이밍 발생 유닛(102)은 또한 마이크로컴퓨터로부터의 제어 신호를 사용하여 제어될 수 있다. 특히, 마스크 타이밍 발생 유닛(102)에 의해 생성된 MASK 신호(UP MASK 신호 또는 DOWN MASK 신호)의 펄스폭은 프로그램에 의해 3T 내지 11T의 범위 내에서 제어되거나 또는 3T 내지 11T의 범위 내에서 선택된다. 이러한 구성으로, PLL 회로의 루프 이득은 마이크로컴퓨터에 의해 임의의 타이밍에서 설정될 수 있다.

기준 신호는 EFM 재생 신호에 제한되지 않는다. 다른 변조 방식의 신호, 또는 소정의 시간 간격에서 변화점을 갖는 재생 신호가 사용되는 경우, PLL 회로의 루프 이득은 MASK 신호의 펄스폭을 제어함으로써 임의적으로 설정될 수 있다.

마스크 타이밍 발생 유닛(102)에 대한 제어 신호로서, 마이크로컴퓨터로부터의 제어 신호 및 LOCK 신호 둘 다가 사용될 수 있다.

위상 비교기의 구성 및 UP 신호 및 DOWN 신호의 출력 방식은 본 실시예에서 상술된 것에 제한되지 않는다. 마스크 타이밍 발생 유닛으로부터 출력된 MASK 신호에 의해 마스크 게이트를 제어할 수 있고, 위상 비교기로부터의 위상 에러 신호가 마스크 게이트를 통해 전하 펌프로 입력되는 회로 구성이면, 본 발명의 기술적 사상을 적용하여, 루프 이득이 변경되는 PLL 회로 또는 소정의 루프 이득이 유지되면서 노이즈 또는 신호 결함으로 인한 오동작이 방지되는 PLL 회로를 쉽게 구성할 수있다.

MASK 신호는 위상 비교가 수행되는 경우 소정의 주기 또는 임의의 펄스폭으로 출력될 수 있다.

기준 신호가 불규칙한 간격으로 변화 지점을 가지며 피비교 신호의 주파수보다 2배 이상의 주파수를 갖는 재생 신호인 경우, 주파수 비교 회로는 재생 신호의 주파수를 피비교 신호의 주파수와 비교하도록 배치되고, 그로 인해 PLL 회로의 잘못된 락 동작을 방지한다.

이하 도 9를 참조하여 본 발명의 제 2 실시예를 설명한다. 도 9에 있어서, 참조 번호(101)는, 도 7과 마찬가지로, 도 4의 위상 비교기를 도시하는 게이트-레벨 회로도를 나타내며; 102B는 도 4에 도시된 마스크 타이밍 발생 유닛(102)의 게이트-레벨 회로도이다. 플립플롭(405 내지 408)은 시프트 레지스터를 구성한다. 재생 신호는 제 1 플립플롭(405)의 데이터 입력 단자(D)에 입력된다.

도 7에 도시된 위상 비교기(101)와 동일하게, 배타적 OR 게이트(401)는 UP 신호를 생성하고, 배타적 OR 게이트(402)는 DOWN 신호를 생성한다.

마스크 타이밍 발생 유닛(102B)을 구성하는 플립플롭(601)은 반전 클록으로서 UP 신호를 수신하는 토글 플립플롭(toggle flip-flop)이다. 플립플롭(601)은 UP 신호에 대한 MASK 신호로서 UP MASK 신호를 생성한다. 동일하게, 플립플롭 (602)은 반전 클록으로서 DOWN 신호를 수신하고 DOWN 마스크 신호를 생성한다.

도 9에 도시된 위상 비교기(101) 및 마스크 타이밍 발생 유닛(102B)의 동작은 도 9의 블록도 및 도 10의 타이밍도를 참조하여 설명한다.

플립플롭(405 내지 408)은 도 7에 도시된 것과 동일한 회로 구성을 가지기 때문에, 상세한 설명을 생략한다. 플립플롭(601)은 반전된 클록 입력 단자(CB)로부터 UP 신호를 수신하고, UP MASK 신호는, 도 10에 도시된 바와 같이, UP 신호가 하강할 때마다 하이 레벨과 로 레벨로 반복된다.

플립플롭(602)은 또한 DOWN 신호가 하강할 때마다 반복적으로 하이 레벨과 로 레벨이 되는 신호를 출력한다. 즉, 플립플롭(601 및 602)으로부터의 출력은 UP 신호 및 DOWN 신호 주기의 2 배인 주기를 갖는다. 이들 출력이 MASK 신호로서 사용되는 경우, UP 신호 및 DOWN 신호의 듀티비는 1/2로 될 수 있다.

이것은 또한 PLL 회로의 루프 이득을 반감시킨다. 제1 실시예와 같이 LOCK 신호가 제어 신호로서 사용되고, PLL 회로가 락된 후 마스크 신호가 생성되면(LOCK신호가 하이 레벨에서 락된 상태를 나타내는 경우, 도 9에 도시된 RESET 신호가 사용된다), 풀-인 상태에서 루프 이득을 증가시켜 응답 속도를 증가시키고, 락 상태 이후에 노이즈에 대한 내성이 있는 안정한 동작을 구현하기 위해 루프 이득을 1/2로 감소시키는 PLL 회로가 구현된다. 루프 이득이 1/2로 제한되지만, 상기 회로는 최소한의 장치로 구성될 수 있다.

또한, 마스크 타이밍 발생 유닛(102B)을 구성하는 토글 플립플롭이 분주기 또는 카운터로 이루어진 회로 구성으로 대체되고, 그리고 단위 시간당 MASK 신호의 상승 또는 하강의 발생 비율이 1/2에서 1/n(여기서 n은 자연수)으로 변경되는 경우, PLL 회로의 루프 이득은 임의적으로 설정될 수 있다.

다음 도 11 블록도를 참조하여 본 발명의 제 3 실시예에 따른 PLL 회로를 설명한다.

도 11에 도시된 PLL 회로는 도 4의 PLL 회로를 구성하는 마스크 타이밍 발생 유닛(102) 및 마스크 게이트(103)를 사용하지 않는다. 대신, 기준 신호(재생 신호)가 1/M 분주기(801)를 통해 위상 비교기(101)로 입력된다. 1/M 분주기(801)는 일반적인 프로그램 가능한 분주기 또는 카운터로 구성되어 입력 신호인 상기 기준 신호(재생 신호)를 M으로 분주하여 출력한다. 분주비는 변화될 수 있고 또는 분주 기능은 제어 신호에 의해 온/오프될 수 있다.

본 발명의 제 3 실시예에 따른 PLL 회로의 동작은 도 12의 타이밍도를 참조하여 설명한다. 도 12에 있어서, UP 신호(1)와 DOWN 신호(1)는 기준 신호(재생 신호)가 도 11에 도시된 1/M 분주기(801)를 거치지 않고 위상 비교기(101)에 입력되는 경우 위상 비교기(101)로부터 출력되는 UP 신호 및 DOWN 신호이다.

1/M 분주기(801)가 1/2 분주기로서 동작하는 경우, 1/M 분주기(801)를 통해 전송된 기준 신호(재생 신호)는 도 12에 도시되는 1/2 분주된 재생 신호가 된다. 위상 비교기(101)는 분주된 신호의 위상을 피비교 신호(비트 클록)와 비교하고 UP 신호(2) 및 DOWN 신호(2)를 전하 펌프(104)로 출력한다.

UP 신호(2) 및 DOWN 신호(2)의 듀티비가 UP 신호(1) 및 DOWN 신호(1)의 듀티비의 1/2이기 때문에, PLL 회로의 루프 이득도 또한 1/2로 감소한다. 따라서, 1/M 분주기(801)가 사용되는 경우, PLL 회로의 루프 이득은 제 1 실시예의 PLL 회로와는 달리, MASK 신호를 사용하지 않아도 1/M으로 감소될 수 있다.

본 발명의 제 4 실시예에 따른 PLL 회로를 도 13의 블록도를 참조하여 설명한다.

도 13에 도시된 PLL 회로에 있어서, 1/M 분주기(801 및 1004), 마스크 회로(1001), 및 검출 에지 지연 회로(detected edge delay circuit; 1002)가 도 1에 도시된 PLL 회로를 구성하는 위상 비교기(101), 전하 펌프(104), 루프 필터(105), 및 VCO(106)에 부가된다. 도 13에 도시된 1/N 분주기(1003)는 도 4에 도시된 분주기(107)와 동일한 기능을 갖는 분주기이다.

검출 에지 지연 회로(1002)는 입력 재생 신호의 상승 및 하강 에지를 검출하고, 펄스 신호를 임의의 시간만큼 지연시켜 MASK 신호를 생성한다. 펄스 신호의 지연 시간 또는 펄스폭이 설정 신호에 의해 제어되는 경우, PLL 회로의 루프 이득은 소망하는 값으로 설정될 수 있다.

마스크 회로(1001)는 검출 에지 지연 회로(1002)에 의해 생성된 MASK 신호를 사용하여 위상 비교기(101)로부터 출력된 위상 에러 신호를 마스크한다. 상술한 바와 같이, 마스크 회로의 마스크 동작이 LOCK 신호에 따라 온/오프되는 경우, 락상태 및 락되지 않은 상태에 대해 상이한 루프 이득을 갖는 PLL 회로가 실현될 수 있다.

재생 신호(기준 신호)가 1/M 분주기(801)를 사용하여 M으로 나누어지는 경우, 루프 이득은 재생 신호(기준 신호)가 불규칙한 시간 간격으로 변화점을 갖는 신호이든지 소정의 시간 간격으로 변화하는 신호이든 관계없이 정교하게 설정될 수 있다.

도 14는 본 발명의 따른 모든 PLL 회로의 루프 이득이 변화하는 경우 각 주파수 및 루프 이득 사이의 관계를 도시하는 그래프이다. 루프 이득 1을 0 ㏈로 가정한다. 루프 이득을 1/2, 1/3, 및 1/4로 감소하는 것은 루프 이득이 각각 -6㏈, -9㏈, 및 -12㏈로 감소하는 것을 의미한다.

상기의 설명, 즉 제 1 내지 제 4 실시예의 설명에 있어서, 마스크 게이트(103) 또는 마스크 회로(1001)는 전하 펌프(104)로부터 분리된다. 그러나, MOS 트랜지스터 또는 아날로그 스위치는 전하 펌프(104)의 소스 또는 드레인 측에 연결되고, 마스크 게이트(103) 또는 위상 비교기(101) 및 전하 펌프(104)는 하나의 회로 블록으로 형성될 수 있다.

또한, UP 신호 및 DOWN 신호의 출력 형태는 상기의 실시예에서 설명된 것에 제한되지 않는다. 임의의 이진 펄스 신호가 본 발명의 PLL 회로를 위해 쉽게 사용될 수 있다.

본 발명에 따라서 PLL 풀-인 구간을 갖지 않는 포맷으로 기록되어 있는 신호에 대해 루프 이득을 조정하고, PLL 회로가 락되지 않은 경우 루프 이득을 증가시킴으로써 풀-인 타임을 진척시키고, PLL 회로가 락되면 루프 이득을 감소시키는 노이즈에 대한 내성을 갖는 PLL 회로가 제공된다.

Claims

소정의 주파수를 갖는 기준 신호 또는 불규칙한 시간 간격의 신호 변화점을 갖는 재생 신호와 피비교 신호 사이의 위상차를 검출하여 위상 에러 신호를 출력하는 위상 비교기를 구비하는 PLL 회로에 있어서,

상기 기준 신호 또는 재생 신호와, 상기 위상 비교기의 상기 위상 오차 신호와 다른 출력, 및 상기 피비교 신호에 따라서 위상 에러 신호의 적어도 일부 또는 전부를 통과시키거나 차단하는 제어를 수행하는 마스크 수단을 포함하는 PLL 회로.
소정의 주파수를 갖는 기준 신호 또는 불규칙한 시간 간격의 신호 변화점을 갖는 재생 신호와 피비교 신호 사이의 위상차를 검출하여 위상 에러 신호를 출력하는 위상 비교기를 구비한 PLL 회로에 있어서,

상기 기준 신호 또는 재생 신호를 임의의 시간만큼 지연시켜 얻어진 신호를 사용하여, 상기 위상 에러 신호의 적어도 일부 또는 전부를 통과시키거나 차단하는 제어를 수행하는 마스크 수단을 포함하는 PLL 회로.
제1항에 있어서,

상기 기준 신호 또는 재생 신호는 종속 접속된 플립플롭을 포함하는 제 1 시프트 레지스터에 입력되고, 상기 제 1 시프트 레지스터로부터의 출력은 종속 접속된 플립플롭을 포함하는 제 2 시프트 레지스터에 입력되고,

상기 위상 에러 신호의 적어도 일부 또는 전부를 통과시키거나 차단하는 제어는,

상기 제 1 시프트 레지스터를 구성하는 임의의 플립플롭의 출력과 상기 제 2 시프트 레지스터를 구성하는 임의의 플립플롭의 출력을 수신하는 제 1 배타적 OR 게이트로부터의 출력 신호와,

상기 제 2 시프트 레지스터를 구성하는 임의의 플립플롭의 출력과 상기 제 2 시프트 레지스터를 구성하는 다른 플립플롭의 출력을 수신하는 제 2 배타적 OR 게이트로부터의 출력 신호를 사용하여 수행되는 PLL 회로.
제1항에 있어서,

상기 기준 신호 또는 상기 재생 신호는 종속 접속된 플립플롭을 포함하는 제 1 시프트 레지스터에 입력되고, 상기 위상 에러 신호는 상기 시프트 레지스터를 구성하는 플립플롭의 출력과 상기 기준 신호 또는 상기 재생 신호를 수신하는 배타적 OR 게이트의 출력에 기초해서 생성되며,

상기 위상 에러 신호를 수신하고, 상기 위상 에러 신호의 적어도 일부 또는 전부를 통과시키거나 차단하는 제어를 위해 사용되는 제어 신호를 출력하는 토글 플립프롭을 더 포함하는 PLL 회로.
소정의 주파수를 갖는 기준 신호 또는 불규칙한 간격의 신호 변화점을 갖는 재생 신호와 피비교 신호 사이의 위상차를 검출하여 위상 에러 신호를 출력하는PLL 회로에 있어서,

상기 위상 에러 신호를 분주(frequency-dividing)함으로써 얻어진 신호에 따라 위상 에러 신호의 적어도 일부 또는 전부를 통과시키거나 차단하는 제어를 수행하는 마스크 수단을 포함하는 PLL 회로.
소정의 주파수를 갖는 기준 신호 또는 불규칙한 간격의 신호 변화점을 갖는 재생 신호와 피비교 신호 사이의 위상차를 검출하여 위상 에러 신호를 출력하는 PLL 회로에 있어서,

상기 기준 신호 또는 상기 재생 신호가 분주 수단을 통해 상기 위상 비교기에 입력되는 PLL 회로.
제1항에 있어서, 상기 마스크 수단은 상기 PLL 회로가 락된 경우 상기 기준 신호 또는 상기 재생 신호의 일부를 차단하고 상기 PLL 회로가 락되지 않은 경우 상기 기준 신호 또는 재생 신호를 통과시키는 PLL 회로.
제1항에 있어서, 상기 마스크 수단은 상기 위상 에러 출력을 차단하는 기간을 외부 회로에 의해 임의적으로 설정할 수 있는 PLL 회로.
샘플링 간격(T)을 기준으로 펄스 신호의 하강에서 상승까지의 최소 시간 간격(Tmin) 이상의 시간 간격에서 기록 매체 상에 기록되고, 불규칙한 간격의 신호변화점을 갖는 재생 신호와 피비교 신호 사이의 위상차를 검출하여 위상 에러 신호를 출력하는 위상 비교기를 구비하는 PLL 회로에 있어서,

상기 위상 에러 신호를 (Tmin - 0.5ㆍT) 내지 (Tmin - 1.5ㆍT)의 폭에서 차단하는 마스크 수단을 포함하는 PLL 회로.
제2항에 있어서, 상기 마스크 수단은 상기 PLL 회로가 락된 경우 상기 기준 신호 또는 상기 재생 신호의 일부를 차단하고 상기 PLL 회로가 락되지 않은 경우 상기 기준 신호 또는 재생 신호를 전송하는 PLL 회로.
제5항에 있어서, 상기 마스크 수단은 상기 PLL 회로가 락된 경우 상기 기준 신호 또는 재생 신호의 일부를 차단하고 상기 PLL 회로가 락되지 않은 경우 상기 기준 신호 또는 재생 신호를 통과시키는 PLL 회로.
제2항에 있어서, 상기 마스크 수단은 상기 위상 에러 출력을 차단하는 기간을 외부 회로에 의해 임의적으로 설정할 수 있는 PLL 회로.
제5항에 있어서, 상기 마스크 수단은 상기 위상 에러 출력을 차단하는 기간을 외부 회로에 의해 임의적으로 설정할 수 있는 PLL 회로.