JP2616357B2 - 位相ロックループ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、入力信号からクロッ
ク信号を再生する位相ロックループ（ＰＬＬ）回路に関
し、特に入力信号と再生クロック信号との周波数偏差を
検出する周波数比較器を備えた位相ロックループ回路に
関する。

【０００２】

【従来の技術】ＰＬＬ回路は、基本的には入力信号と再
生クロック信号との位相比較結果に基づいてＶＣＯ（電
圧制御発振器）を制御するように構成される。ここで、
ＶＣＯの周波数可変範囲を狭くすると、引き込みに時間
がかかり、周波数可変範囲を広くすると、サイドロック
を起こしやすいという問題点がある。即ち、ＣＤプレー
ヤのＥＦＭ（eight-fourteen modulation ）信号を例に
とると、ＥＦＭ信号では、無信号時に例えば３４Ｔ（Ｔ
は基準周期）を１周期とする繰返しパターンが数多く出
現するので、３４Ｔ周期の中に再生クロックが丁度３３
周期分や３５周期分入ると、位相差出力も３４Ｔ周期で
０になるような関係が存在するため、ロックしやすくな
る。

【０００３】そこで、キャプチャレンジを拡大すると共
に、サイドロックを防止するために、位相比較器と共に
周波数比較器を使用したＰＬＬ回路が従来から使用され
ている。ＣＤプレーヤの場合、ＥＦＭ信号のパルス幅が
３Ｔ〜１１Ｔの範囲で変化するので、例えば、周波数比
較器として、ＥＦＭ信号のエッジから次のエッジまでの
間をカウントするカウンタを使用し、３Ｔ未満が検出さ
れたらリミット値−Ｍを出力し、１１Ｔ超過が検出され
たらリミット値＋Ｎを出力することにより、周波数偏差
を吸収すべく再生クロック周波数を制御することが行わ
れている。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た周波数比較器を使用した従来のＰＬＬでは、入力信号
のジッタ等の影響で引き込みに時間がかかったり、ロッ
ク中に外れやすいという問題がある。以下、この現象を
図７を参照して説明する。図７は、３Ｔの信号と３Ｔ未
満であると検出される確率（リミット値−Ｍが出力され
る確率）と、１１Ｔの信号と１１Ｔ超過であると検出さ
れる確率（リミット値＋Ｎが出力される確率）とをそれ
ぞれ示している。共に横軸は再生クロック信号の周波数
から入力信号の周波数を引いた周波数偏差である。周波
数偏差が＋方向に大きくなると、１１Ｔ超過を検出する
確率が増し、周波数偏差が一方向に大きくなると、３Ｔ
未満を検出する確率が増すが、３Ｔと１１Ｔのリミット
値出力確率曲線の傾斜は異なっている。これは、３Ｔよ
りも１１Ｔのほうが僅かな周波数偏差でもカウント誤り
の発生確率が高くなることを示している。

【０００５】同様に、３Ｔと１１Ｔとでは、同等のジッ
タを受けた場合でもその影響が異なってくる。例えば３
Ｔが−０．３Ｔのジッタの影響で２．７Ｔとなると、本
来ならばリミット値出力確率は全て周波数偏差が−の範
囲内に収まっているべきであるが、実際には図７から見
てとれるように、＋方向にまで広がってしまう。また、
１１Ｔが＋０．３Ｔのジッタの影響で１１．３Ｔとなる
と、実際には、逆にリミット値出力確率は、−方向まで
広がってしまう。また、同じく図７から見てとれるよう
に、同じジッタ量が加わっても、１１Ｔより３Ｔのほう
がより影響を受けやすい事もわかる（±０．３Ｔのジッ
タが加わった場合のグラフの間隔が３Ｔと１１Ｔで大き
く異なる）。このように、従来の周波数比較器を備えた
ＰＬＬ回路では、３Ｔ，１１Ｔのリミット値の出力確率
が、ジッタ等の影響によって本来あるべきとは逆の極性
領域まで交差する場合が起こり得、引き込み時において
は、これらジッタ等の影響により本来とは逆のリミット
値が時々出力されそのため引き込み完了まで時間がかか
ったり、あるいは、ロック状態にあっても、本来出力さ
れるべきではないリミット値が過渡的に生じ得、ロック
が外れやすいという問題点があった。

【０００６】この発明は、このような問題点を解決する
ためになされたもので、引き込み時には、ジッタ等があ
っても、できるだけ正しい方向のリミット値だけが出力
されるようにして、引き込み時間を短縮しかつキャプチ
ャレンジを広く取り、また、ロック状態においては、ジ
ッタ等の影響によって生じ得る本来不要なリミット値を
できるだけ出力させないようにして、ロックが外れにく
くかつ安定した動作が可能となる位相ロックループ回路
を提供することを目的とする。

【０００７】

【課題を解決するための手段】この発明に係る第１の位
相ロックループ回路は、入力信号と再生クロック信号と
の位相差を検出する位相比較器と、この位相比較器によ
って検出された位相差をフィルタリング処理するループ
フィルタと、このループフィルタの出力に基づいて周波
数を制御され前記再生クロック信号を出力する制御発振
器と、この制御発振器から出力される再生クロック信号
に基づいて前記入力信号のエッジ間隔をカウントし、そ
のカウント値が所定の範囲外であることを検出したら前
記入力信号と再生クロック信号との周波数偏差を吸収す
べく前記制御発振器を制御する周波数比較器とを備えた
位相ロックループ回路において、前記周波数比較器は、
前記入力信号の時間軸変動の影響で前記カウント値が前
記所定の範囲外であると誤検出するのを防止するため、
前記カウント値のリセットタイミングからそれに続く最
初のカウントタイミングまでの間隔を調整する感度調整
手段を備えたものであることを特徴とする。

【０００８】前記感度調整手段の第１の態様は、前記カ
ウント値が前記所定の範囲を上回ったことを検出した
ら、一定時間、前記カウント値が前記所定の範囲を下回
ったことを示す検出結果を無効にする手段を更に備える
ことを特徴とする。

【０００９】前記感度調整手段の第２の態様は、前記カ
ウント値のリセットタイミングを前記入力信号のエッジ
から次のカウントタイミングまでの間で遅延制御する手
段であることを特徴とする。

【００１０】前記感度調整手段の第３の態様は、前記入
力信号のエッジ間隔のカウントタイミングを前記再生ク
ロック信号のエッジから次の再生クロックのエッジまで
の間で遅延制御する手段であることを特徴とする。

【００１１】

【作用】この発明によれば、周波数比較器のカウント値
が所定の範囲外であることを検出する感度を、感度調整
手段を用い前記カウント値のリセットタイミングからそ
れに続く最初のカウントタイミングまでの間隔を操作す
ることにより、調整するようにしたので、周波数偏差を
誤検出し易い状況を意図的に回避させることができ、引
き込み時には検出範囲の境界をジッタによる誤検出の確
率を減少させる方向にシフトして引き込み時間を短縮で
きるとともに、ロック状態では多少のジッタがあっても
周波数比較器がむやみに動作せず位相比較器に影響を与
えないようにできるので安定した動作が可能になる。

【００１２】また、図７において−０．３Ｔのジッタの
影響をうけた２．７Ｔ及び１０．７Ｔの信号のリミット
値出力確率曲線に着目すると、周波数偏差が＋２００Ｋ
Ｈｚ付近では、１１Ｔ超過を検出する確率と３Ｔ未満を
検出する確率とがほぼ等しくなり、周波数を低くする方
向の制御と高くする方向の制御が機能して正しい引き込
みが不可能になることがある。一方、前述したように、
同様のジッタの影響を受けた場合、３Ｔ側よりも１１Ｔ
側の方が検出結果の信頼性が高い。そこで、感度調整手
段として、カウント値が所定の範囲を上回ったことを検
出したときに、一定時間、カウント値が前記所定の範囲
を下回ったことを示す検出結果を無効にする手段を併用
することにより、より信頼性の高い方の検出結果を用い
て制御を行うことができる。このため、入力信号にジッ
タが多くても正しい引き込み動作が可能になる。

【００１３】また、感度調整手段として、カウント値の
リセットタイミングを入力信号のエッジから次のカウン
トタイミングまでの間で遅延制御する手段を用いること
により、入力信号のエッジから遅延時間に相当する時間
を不感帯とすることができる。このため、図７に示した
リミット値の出力確率曲線を遅延時間に応じて、３Ｔ側
は図中左方向に、１１Ｔ側は図中右方向に、それぞれ全
体的に移動させることができ、リミット値出力の確率を
調整することができる。これにより引き込み時にジッタ
等の影響により本来とは逆のリミット値が出力されるこ
とが少なくなり引き込み完了までの時間を短縮できる。

【００１４】更に、感度調整手段として、前記入力信号
のエッジ間隔のカウントタイミングを前記再生クロック
信号のエッジから次の再生クロックのエッジまでの間で
遅延制御する手段を用いることにより、ロック状態等に
おいて、入力信号のジッタに対するマージンを確保する
ことが可能になる。このため、ジッタの影響を受けにく
い制御が可能になる。

【００１５】なお、これらの感度調整手段の各態様は、
単独で用いられても良いが、これらを適当に組み合わせ
るようにすれば、更にジッタの影響を受けない安定した
ＰＬＬ回路の動作を実現することができる。

【００１６】

【実施例】以下、添付の図面を参照してこの発明の実施
例について説明する。図１はこの発明をＣＤプレーヤの
ＥＦＭ信号からクロック信号を再生するディジタル位相
ロックループ回路に適用した実施例を示すブロック図で
ある。図示しない光ピックアップでＣＤから読み取られ
たのち波形整形された３Ｔ〜１１Ｔの周期を持つＥＦＭ
信号は、エッジ検出回路１に入力され、ＥＦＭ信号の数
十倍の周波数の基準クロック信号によって立上りエッジ
及び立下りエッジを検出される。エッジ検出回路１の出
力は、ラッチ回路２にラッチ信号Ｒとして供給されてい
る。ラッチ回路２は位相比較器を構成するもので、セレ
クタ３から供給されるディジタル位相信号ＤＰ又はリミ
ット値−Ｍ，＋Ｎを上記ラッチ信号Ｒの入力タイミング
でラッチする。ラッチ回路２の出力ＰＦはループを安定
化するループフィルタ４及び極性を反転する正負反転回
路５を介してディジタル発振器６の制御信号Ｃとして供
給されている。

【００１７】ディジタル発振器６は、基準クロック信号
をカウントするカウンタにより構成され、カウント値が
−Ａから＋Ａまで連続的に変化するディジタル位相信号
ＤＰを出力する。また、このディジタル発振器６から出
力されるディジタル位相信号ＤＰのＭＳＢは、再生クロ
ック信号ＲＣＫとして以下に構成を述べる周波数比較器
に供給されるようになっている。

【００１８】即ち、再生クロック信号ＲＣＫは、エッジ
検出回路７に入力され、ここで立上りエッジと立下がり
エッジとを検出される。エッジ検出回路７から出力され
る検出信号ＥＤは、可変遅延回路８で時間ｄm だけ遅延
されたのち、カウンタ１０にカウントアップ信号ＵＰと
して供給されている。一方、エッジ検出回路１の出力Ｒ
も、可変遅延回路９で時間ｄだけ遅延され、カウンタ１
０にリセット信号ＲＥＳとして供給されている。カウン
タ１０は、ＥＦＭ信号のエッジ間隔を再生クロック信号
ＲＣＫのエッジによってカウントする。そのカウントア
ップタイミング及びリセットタイミングが可変遅延回路
８，９によって制御されるようになっている。

【００１９】カウンタ１０の出力ＣＮＴは、デコーダ１
１に供給されている。デコーダ１１は、カウンタ１０の
カウント値ＣＮＴが４以下のときにはセレクタ３の入力
端子ａを選択し、カウント値が５〜２１のときにはセレ
クタ３の入力端子ｂを選択し、カウント値が２２以上で
あったときにはセレクタ３の入力端子ｃを選択する。セ
レクタ３の入力端子ａ，ｂ，ｃには、それぞれリミット
値−Ｍ、ディジタル位相信号ＤＰ、及びリミット値＋Ｎ
が供給されている。但し、リミット値−Ｍは、デコーダ
１１がカウンタ値２２以上を検出したときには、タイマ
１２によって一定期間が経過するまで、インバータ１３
及びＡＮＤ回路１４からなるゲート回路によってセレク
タ３への入力を禁止されるようになっている。

【００２０】次に、このように構成されたＰＬＬ回路の
動作を説明する。図２は位相比較動作に従って再生クロ
ック信号ＲＣＫが生成される動作を示す図である。通常
再生時の周波数が例えば４．３ＭＨｚのＥＦＭ信号は、
エッジ検出回路１で立上がりエッジ及び立下りエッジを
検出される。このエッジ信号Ｒにより、ディジタル発振
器６から出力されるディジタル位相信号ＤＰがラッチさ
れる。なお、図では、ディジタル位相信号ＤＰが鋸歯状
信号として示されているが、実際には連続的に変化する
ディジタルデータがラッチされることになる。完全なロ
ック状態では、ラッチ回路２にラッチされるデータは０
であるが、ディジタル位相信号ＤＰとＥＦＭ信号の位相
がずれると、その位相差に応じた極性及び大きさのデー
タがラッチされ、その情報がループフィルタ４及び正負
反転回路５を介してディジタル発振器６にフィードバッ
クされる。これにより、ディジタル発振器６は位相差を
吸収する方向に発振周波数を変化させる。

【００２１】ディジタル発振器６から出力される再生ク
ロック信号ＲＣＫは、エッジ検出回路７で立上がりエッ
ジ及び立下りエッジを検出される。エッジ検出回路７か
ら出力されるエッジ検出信号ＥＤは、可変遅延回路８で
時間ｄm だけ遅延され、ＥＦＭ信号のエッジ間隔を計測
するためのカウントアップ信号ＵＰとしてカウンタ１０
に供給される。

【００２２】次に、周波数比較器が動作する場合につい
て、図３を参照して説明する。ＥＦＭ信号のエッジ間の
間隔は、再生クロック信号ＲＣＫのエッジでカウントさ
れる。その結果、カウント値ＣＮＴが正常範囲（５〜２
１；３Ｔ〜１１Ｔに相当）であれば、セレクタ３はディ
ジタル位相信号ＤＰを選択する。もし、カウント値が、
正常範囲を下回った場合（４以下；３Ｔ未満に相当）に
は、セレクタ３はリミット値−Ｍを選択する。また、カ
ウント値が正常範囲を超える場合（２２以上；１１Ｔ超
過に相当）には、セレクタはリミット値＋Ｎを選択す
る。即ち、この周波数比較器では、ＥＦＭ信号のエッジ
間隔をカウントし、このカウント値が正常範囲であるか
どうかで、ＥＦＭ信号と再生クロック信号との周波数偏
差を検出する。そして、カウント値が正常範囲であれ
ば、位相比較器のみで引込み動作あるいはロック状態を
維持し、カウント値が正常範囲でなければ、周波数比較
器が作動して正常範囲に収まるように再生クロック信号
ＲＣＫの周波数を変化させる。

【００２３】次に、図４を参照しながら可変遅延回路９
の動作について説明する。可変遅延回路９は、カウンタ
１０のリセットタイミングを遅らせることにより、周波
数偏差の検出感度を微妙に制御する機能を有する。ここ
では、可変遅延回路９での遅延量をｄ、カウンタ１０の
カウントアップ信号ＵＰの周期をＴc とする。また、基
準クロックの周期をｔとすると、リセット信号ＲＥＳ及
びカウントアップ信号ＵＰのパルス幅はそれぞれｔとな
るが、以下の数式説明でこれらの信号のパルス幅ｔは無
視するものとする。いま、１１Ｔでカウント値２２以上
を検出してしまう可能性を考えると、その最悪条件は、
カウンタ１０のリセット直後にカウントアップ信号ＵＰ
が現われる場合である。この場合、図４（ａ）にも示す
ように、ＥＦＭ信号のエッジ間隔が２１Ｔc ＋ｄを超え
た時点からリミッタ値＋Ｎが出力され始める。したがっ
て、リミット値＋Ｎが出力される可能性があるＥＦＭ信
号の周波数ｆEFM は、下記数１のようになる。

【００２４】

【数１】ｆEFM ≦１／［（２１Ｔc ＋ｄ）／１１］

【００２５】同様に、３Ｔでカウント値４以下を検出し
てしまう可能性を考えると、その最悪条件は、カウンタ
１０のリセットからほぼＴc 経過したときに初めてカウ
ントアップ信号ＵＰが現われる場合である。この場合、
図４（ｂ）にも示すように、ＥＦＭ信号のエッジ間隔が
５Ｔc ＋ｄを下回った時点からリミッタ値−Ｍが出力さ
れ始める。したがって、リミット値−Ｍが出力される可
能性のあるＥＦＭ信号の周波数ｆEFM は、下記数２にて
表される。

【００２６】

【数２】ｆEFM ≧１／［（５Ｔc ＋ｄ）／３］

【００２７】これらの式から明らかなように、遅延量ｄ
を増減することにより、リミット値＋Ｎ，−Ｍが出力さ
れる周波数を調整することができる。これを示したのが
図５である。遅延量ｄを設定することにより、リミット
値の出力確率を適切な範囲にシフトさせることができ
る。具体的には図７に示したリミット値の出力確率曲線
を、２．７Ｔの特性線と１１．３Ｔの特性線との交差分
が少なくなるようにシフトさせる（３Ｔ側全体が図７中
左方向にシフトし、１１Ｔ側全体が図７中右方向にシフ
トする）。これにより、引き込み時に本来とは逆方向の
リミット値が出力され、引き込みに時間がかかるという
不具合を防止することができる。なお、この遅延量ｄ
は、個々の機器において予想される最悪のジッタ量等を
考慮して最適値を設定することになるが、遅延量ｄの可
変のため構成は、例えば、シフトレジスタとセレクタあ
るいはディレイラインとセレクタ等を用いて構成するこ
とができ、さらに可変速再生時及び倍速再生時には、そ
れぞれに応じた最適な遅延量に調整されるようになって
いることが望ましい。なお、図５（ａ）は通常再生時、
図５（ｂ）は倍速再生時を示している。

【００２８】次に、可変遅延回路８の動作について説明
する。可変遅延回路８は、このＰＬＬ回路がロックした
後にジッタ等の影響により頻繁にリミット値が出力され
てロックが外れるのを防止するために設けられている。
ＣＤプレーヤのＥＦＭ信号は、ディスク自体のジッタ分
とスピンドルサーボの残留誤差分等により、ある一定値
以上のジッタを有している。このため、ＥＦＭ信号のジ
ッタ分より、リミット値＋Ｎ，−Ｍが出力されないよう
に、デコーダ１１のデコード出力ＳＥＬと、カウンタ１
０のカウントアップタイミングとの間に適切な遅延ｄｍ
を与える。この遅延量ｄｍが与える影響は、図６に示さ
れている。この図から明らかなように、ＥＦＭ信号のエ
ッジがカウントアップ信号ＵＰのインターバルのほぼ中
央に位置するように遅延量ｄｍを設定すると、正と負の
ジッタマージンをほぼ均等にとることができ、ＥＦＭ信
号に多少のジッタがあってもカウント値が変化せずリミ
ット値を出力しないという効果がある。この遅延量ｄｍ
も、やはりシフトレジスタとセレクタあるいはディレイ
ラインとセレクタ等で構成され、可変速再生時及び倍速
再生時には、それぞれに応じた最適な遅延量に調整され
ることが望ましい。

【００２９】次に、タイマ１２、インバータ１３及びＡ
ＮＤゲート１４からなるゲート回路の動作について説明
する。このゲート回路は、リミット値＋Ｎを検出した
ら、一定時間リミット値−Ｍの出力を無効にするための
回路である。ＣＤプレーヤの場合、１フレーム間の３Ｔ
と１１Ｔの頻度にはかなりの差があり、リミット値出力
において同等の扱いをするべきではない。また、図７に
示すように、３Ｔ，１１Ｔが同等のジッタを受けた場合
のリミット値の出力確率曲線の変動も大きく異なり、３
Ｔ側の検出結果よりも１１Ｔ側の検出結果の方が信頼性
が高い。以上のことから、リミット値−Ｍ，＋Ｎの出力
が短期間に重複する場合には、比較的安定して検出でき
る１１Ｔのリミット値＋Ｎを優先する。具体的には、１
１Ｔ超過を検出したら、タイマ１２の出力を一定時間
“１”にして、ＡＮＤゲート１４を閉状態にして３Ｔ未
満が検出されてもリミット値−Ｍを出力させないように
している。

【００３０】このように、この実施例のＰＬＬ回路によ
れば、リミット値が出力される限界値の検出感度を調整
することにより、周波数比較器の誤検出を防止して、ジ
ッタの影響を受けない安定した動作を実現することがで
きる。なお、この発明は上述した実施例に限定されるも
のではない。上記実施例では、ＣＤプレーヤのＥＦＭ信
号からのクロック再生にこの発明を適用したが、この分
野のみならず、セルフクロック方式の信号からクロック
を再生する回路全般に適用可能であることは言うまでも
ない。また、位相比較器は、上記の態様に限らず、ディ
ジタル回路でもアナログ回路でも同様に適用可能であ
る。

【００３１】

【発明の効果】以上述べたように、この発明によれば、
周波数比較器のカウント値が所定の範囲外であることを
検出する感度を感度調整手段によって調整するようにし
たので、周波数偏差が誤って検出されるのを防止するこ
とができ、入力信号のジッタに影響されずに、常に安定
した動作が可能になるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施例に係る位相ロックループ回
路のブロック図である。

【図２】 同回路の動作を示すタイミングチャートであ
る。

【図３】 同回路の動作を示すタイミングチャートであ
る。

【図４】 同回路の動作を示すタイミングチャートであ
る。

【図５】 同回路における周波数偏差に対するリミット
値の出力確率を示すグラフである。

【図６】 同回路の動作を示すタイミングチャートであ
る。

【図７】 同回路における周波数偏差に対するリミット
値の出力確率を示すグラフである。

【符号の説明】

１，７…エッジ検出回路、２…ラッチ回路、３…セレク
タ、４…ループフィルタ、５…正負反転回路、６…ディ
ジタル発振器、８，９…可変遅延回路、１０…カウン
タ、１１…デコーダ、１２…タイマ、１３…インバー
タ、１４…ＡＮＤゲート。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号と再生クロック信号との位相差
   を検出する位相比較器と、 この位相比較器によって検出された位相差をフィルタリ
   ング処理するループフィルタと、 このループフィルタの出力に基づいて周波数を制御され
   前記再生クロック信号を出力する制御発振器と、 この制御発振器から出力される再生クロック信号に基づ
   いて前記入力信号のエッジ間隔をカウントし、そのカウ
   ント値が所定の範囲外であることを検出したら前記入力
   信号と再生クロック信号との周波数偏差を吸収すべく前
   記制御発振器を制御する周波数比較器とを備えた位相ロ
   ックループ回路において、 前記周波数比較器は、前記入力信号の時間軸変動の影響
   で前記カウント値が前記所定の範囲外であると誤検出す
   るのを防止するため、前記カウント値のリセットタイミ
   ングからそれに続く最初のカウントタイミングまでの間
   隔を調整する感度調整手段を備えたものであることを特
   徴とする位相ロックループ回路。
2. 【請求項２】 前記感度調整手段は、前記カウント値が
   前記所定の範囲を上回ったことを検出したら、一定時
   間、前記カウント値が前記所定の範囲を下回ったことを
   示す検出結果を無効にする手段を更に備えることを特徴
   とする請求項１記載の位相ロックループ回路。
3. 【請求項３】 前記感度調整手段は、前記カウント値の
   リセットタイミングを前記入力信号のエッジから次のカ
   ウントタイミングまでの間で遅延制御する手段であるこ
   とを特徴とする請求項１記載の位相ロックループ回路。
4. 【請求項４】 前記感度調整手段は、前記入力信号のエ
   ッジ間隔のカウントタイミングを前記再生クロック信号
   のエッジから次の再生クロックのエッジまでの間で遅延
   制御する手段であることを特徴とする請求項１記載の位
   相ロックループ回路。