JP2005182850A

JP2005182850A - Ｐｌｌ回路及びそれを用いた光ディスク装置

Info

Publication number: JP2005182850A
Application number: JP2003417433A
Authority: JP
Inventors: Manabu Katsuki; 学勝木
Original assignee: Hitachi Ltd; Hitachi LG Data Storage Inc
Current assignee: Hitachi Ltd; Hitachi LG Data Storage Inc
Priority date: 2003-12-16
Filing date: 2003-12-16
Publication date: 2005-07-07
Also published as: KR20050061335A; US20050128907A1; CN1629968A

Abstract

【課題】ディジタル信号処理と親和性のよく短期間での安定した引き込みを実現する。
【解決手段】ＰＬＬをディジタル回路で構成し、周波数整定タイミングにおいて位相系制御レベルと周波数系制御レベルに演算し、誤差量を求め誤差の補整を施すことにより、短期間での位相同期及び安定したゲイン切替が実現でき、装置適用においてはＰＲＭＬ等のディジタル信号処理を使用することができより高信頼性を実現した装置を提供することができる。
【選択図】図１

Description

本発明は、データが記録された光ディスクからデータを再生する装置に関する。

情報記録媒体として光ディスクが知られている。光ディスクに記録されたデータを再生する際には、再生信号に同期した再生クロックをＰＬＬ回路で生成し、この再生クロックを用いて再生信号の弁別、復調などの処理を行い、記録された情報を復元している。

記録情報の安定復元を実現するため、引き込み用の同期引き込みパターンを設けた光ディスクがある。このような光ディスクを再生する際には、同期引き込みパターンの再生時（同期過程）に、フィードバックループのループゲインを大きくすることで、早期に安定した再生クロックの生成を実現し、同期後のデータ再生時には、ループゲインを小さくすることで、雑音などの外乱の影響を小さくすることが行なわれている。

近年では光ディスクの大容量化に伴い記録線密度が向上し、再生信号を標本化しPRML（Partial Response Maximum Likelihood）方式などのディジタル信号処理などを用いて、より高精度に記録データを復元することが提案されており、これに適したＰＬＬ回路も提案されている（例えば特許文献１参照）。

特開2000−285605号公報

特許文献１に記載のＰＬＬ回路はディジタル信号処理でのキャプチャレンジを補うためにはよい方法であるが、最終的に再生信号に同期するまでに同期引き込みパターンが終了した場合には再生信号と再生クロックが位相誤差を持ったままとなり、この状態でループゲインが切り替えられると再生信号と再生クロックの同期が外れてしまうという問題がある。これを図７のアナログ構成のＰＬＬ回路を例にとって説明する。

図７はＰＬＬ回路のブロック図であり、８０は位相比較回路、８１は位相系フィルタ、８２は周波数系フィルタ、８３は加算回路、８４は発振回路（ＶＣＯ）、８５はゲイン制御回路である。

位相比較回路８０では、再生信号と再生クロックの位相比較がなされ、位相差に応じた誤差信号（たとえば位相誤差に応じた電流）を位相系フィルタ８１、周波数系フィルタ８２に出力する。位相系フィルタ８１は、位相誤差量を所定のゲインで増幅した位相系誤差電圧を生成し、加算回路８３に出力する。一方、周波数系フィルタ８２では、位相誤差に応じた電流をコンデンサにチャージするなどして、位相誤差量を所定のゲインで積分した周波数系電圧を生成し、加算回路８３に出力する。

加算回路８３は、位相系誤差電圧と周波数系誤差電圧を加算し、発振制御電圧として発振回路８４に供給する。発振回路８４では発振器により入力された発振制御電圧に応じた周波数のクロックを生成する。以上の動作により位相誤差量を減少させるように発振回路８４からの再生クロックが制御され、再生信号に位相同期した再生クロックが生成される。

また、同期引き込みパターンが終了した場合にはデータ再生時においては雑音などの外乱に影響されないようにゲイン制御回路８５により位相系フィルタ８１、周波数系フィルタ８２のゲインが低くなるように制御される。

次に、図８を用いてＰＬＬ回路の同期過程について説明する。同図において（ａ）は同期過程での制御電圧の時間推移の図であり、実線が発振制御電圧であり、点線が周波数系誤差電圧である。したがって、実線と点線の差分が位相系誤差電圧となる。まず引き込み開始であるロック開始時点で再生クロックの周波数がずれている場合まず周波数ずれによる位相誤差が検出され位相系誤差電圧が変化し、これにより発振制御電圧が制御され発振周波数が変化し、再生クロックと再生信号との周波数が同期する。

次に、この位相誤差が積分されることにより周波数系誤差電圧が徐々に変化する。このとき、再生クロックと再生信号との周波数の同期が外れないように、周波数系誤差電圧の変化分に応じた分位相誤差が減少する。つまり、再生信号と再生クロックがほぼ同じ周波数になり、その後、位相誤差が減少して所望の位相同期関係となり、同期が完了しロック完了となる。

このロック完了前の位相誤差が残っている状態の再生信号と再生クロックの関係を図８（ｂ）に示す。同図は再生信号が再生クロックの周期単位で変化するようなパターンの場合であり、点線の位置が所望の同期位置であり、この位置に再生クロックの前エッジが同期したときがロック完了とされる。

ここで、ロック完了前に同期引き込みパターンが終了した場合について考える。この時には、例えば同図（ｂ）のように位相誤差を持っている状態で位相系フィルタ８１、周波数系フィルタ８２のゲインが切り替えられることになる。この場合、周波数系フィルタ８２の出力である周波数系誤差電圧は前記したように位相誤差を積分して生成されるため瞬時の変化は生じない。

しかしながら、位相系フィルタ８１の出力である位相系誤差電圧は位相誤差量を所定のゲインで増幅して生成されるため、ゲインの切替に応じて急激に変化する。したがって、発振制御電圧は上記周波数系誤差電圧と位相系誤差電圧の加算で生成されるため発振制御電圧はゲインの切替に応じて急激に変化し、再生信号と再生クロックの周波数がずれることになる。また、このときゲインが低く設定されているため、周波数のずれ量によっては再引き込みができずにデータ再生時に再生信号と再生クロックが同期することができず、データの再生が不可能になってしまう場合が生じるという問題があった。

前記課題は、同期引き込みパターン領域とデータ領域とを有する光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、再生クロックを生成する再生クロック生成手段と、前記再生信号と再生クロックとの位相差を検出する位相差検出手段と、前記位相差を補正する補正信号を生成する補正信号生成手段と、を具備しており、前記再生クロック生成手段は、前記位相差を示す信号、および、前記補正信号、を入力信号として、再生クロックを生成するＰＬＬ回路により改善される。

また、光ディスクの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、再生信号を標本化する標本化手段と、再生クロックを生成する再生クロック生成手段と、標本化された信号と前記再生クロックとの位相差を検出する位相比較手段と、該位相比較手段の出力を所定の倍率で積分処理する周波数系フィルタと、前記位相比較手段の出力を所定の倍率で増幅する位相系フィルタと、前記位相比較手段出力から位相誤差の変化量を検出する位相誤差変動検出手段と、前記周波数系フィルタ手段の出力に前記位相誤差変動検出手段からの供給値を加算する第1の加算手段と、前記位相系フィルタ手段の出力に前記位相誤差変動検出手段からの供給値を減算する減算手段と、前記第１の加算手段の出力と前記減算手段の出力を加算する第２の加算手段と、前記第２の加算手段出力を電圧に変換するディジタルアナログ変換手段と、を備え、前記再生クロック生成手段は、前記ディジタルアナログ変換手段の出力を基に発振周波数を制御し、前記位相誤差変動検出手段は、前記第１の加算手段および前記減算手段に、等しい値を供給するＰＬＬ回路により改善される。

短期間での位相同期、及び、安定したゲイン切替が実現でき、装置適用においてはＰＲＭＬ等のディジタル信号処理を使用することができ、より高い信頼性の装置を提供することができる。

図１は本発明の一実施例の光ディスク装置のブロック図である。図１において、１は記録可能な光ディスク、２はスピンドルモータ、３はスピンドルモータの回転数を制御するスピンドルモータ制御回路、４は光ピックアップ、５は記録信号処理回路、６はサーボ回路、７は再生信号処理回路、８はコントローラ、９はインターフェース回路、１０はＰＬＬ回路、１１は波形等化回路である。

以下、図１を用いて本発明の再生動作の一例を説明する。まず、インターフェース回路９を介しコントローラ８が外部から再生命令を受ける。このとき光ピックアップは再生命令に基づき再生パワーのレーザ光を光ディスク１に照射する。ここで、光ピックアップ４は光ディスク１からの反射光を検出し再生信号として波形等化回路１１およびサーボ回路６へ供給する。サーボ回路６では再生信号からディスク回転速度などを検出し、スピンドルモータ制御回路３に出力する。スピンドルモータ制御回路３は上記回転速度が所望の値となるようにスピンドルモータ２を制御する。また、サーボ回路６では光ディスク１上での光ピックアップ４の再生レーザ光の照射位置を検出し所望の位置に光ピックアップ４のレーザが照射されるよう光ピックアップ４の位置を制御する。

一方、波形等価回路１１に入力された再生信号はレベル、周波数特性などが調整されてＰＬＬ回路１０に入力される。ＰＬＬ回路１０では入力された再生信号に同期した再生クロックを生成すると共に、再生信号を再生クロックで標本化しディジタル再生信号として再生クロックと共に再生信号処理回路７に出力する。再生信号処理回路７では入力されたディジタル再生信号を再生クロックを基準処理単位としてＰＲＭＬ等のディジタル信号処理を用いて高精度に記録データを復元し、コントローラ８からの指示によりインターフェース回路８を介して外部へと出力する。

次に本発明の特徴であるＰＬＬ回路１０について詳細に説明する。図２は本発明のＰＬＬ回路の一実施例を示すブロック図である。図２において、１２は例えばアナログディジタル変換器などの再生信号を標本化する標本化回路（ＡＤコンバータ）、１３はディジタル位相比較回路、１４はディジタル位相系フィルタ、１５はディジタル周波数系フィルタ、１６は減算回路、１７は第1の加算回路、１８は第２の加算回路、１９はディジタルアナログ変換回路、２０は電圧制御発振器、２１はゲイン制御回路、２２はディジタル位相誤差変動検出回路である。入力された再生信号は標本化回路１２において再生クロックごとに多値の再生ディジタル信号に変換され、ディジタル位相比較回路１３へ出力される。

ディジタル位相比較回路１３では、例えば再生ディジタル信号のゼロクロスタイミングの検出などから位相比較を行うタイミングを生成、またゼロクロスタイミングの前後の再生ディジタル再生信号レベルから再生信号と再生クロックの位相誤差を検出する。ここで、位相比較が行われたことを示す位相比較タイミング信号はディジタル位相誤差変動検出回路２２へ出力され、検出された位相誤差レベルはディジタル位相系フィルタ１４及びディジタル周波数系フィルタ１５へと出力される。

ディジタル位相系フィルタ１４からの出力である位相誤差制御レベルは減算器１６に供給され、ディジタル周波数系フィルタ１５の出力である周波数誤差制御レベルは第１の加算器１７に供給される。減算器１６では、ディジタル位相誤差変動検出回路２２からの補正信号による指示により減算が行われ位相系制御レベルを生成し、第２の加算器へと出力する。また、第１の加算器１７では、ディジタル位相誤差変動検出回路２２からの補正信号による指示により加算が行われ周波数系制御レベルを生成し第２の加算器へと出力する。第２の加算器１８では、減算器１６からの位相系制御レベルと、第１の加算器１７からの周波数系制御レベルを加算して発振制御レベルを生成し、発振制御レベルはディジタルアナログ変換回路１９にてアナログ電圧に変換され電圧制御発振器２０の周波数を決定する。

次に、ディジタル位相系フィルタ１４の構成例を具体的に説明する。ディジタル位相系フィルタ１４に入力された位相誤差レベルは、フィルタ内部に設けられた係数器に入力され、所定のゲインの係数倍されてディジタルＬＰＦへと供給される。ディジタルＬＰＦの出力は、位相誤差制御レベルとして出力される。ここで、ディジタルＬＰＦは例えばトランスバーサルフィルタなどにより構成され、高周波のレスポンスだけを減衰させて位相誤差制御レベルを生成し出力する。なお、ディジタルＬＰＦは必ずしも必要ではなく、ＰＬＬとしての高周波応答を抑制したい場合のみ用いられる。また、係数器は係数の切替が可能なように構成されており、入力されるゲイン切替信号により例えばデータ再生中は同期引き込みパターン中と比較してゲインが小さくなるように設定される。

次にディジタル周波数系フィルタ手段１５の構成例を図３に示す。図３において、２５は係数器であり、２６は加算器、２７は遅延器である。入力された位相誤差レベルは係数器２５に入力され所定のゲインの係数倍されて加算器２６に入力される。加算器２６は遅延器２７の出力と、係数器２５の出力を加算して出力する。ここで、遅延器２７は入力が加算器２６の出力に接続されており、例えば入力を再生クロック１サイクル分だけ遅延するように構成され、これによりディジタル周波数系フィルタ手段１５は位相誤差レベルを再生クロック単位で積分するように動作する。また、係数器２５は係数の切替が可能なように構成されており、入力されるゲイン切替信号により例えばデータ再生中は同期引き込みパターン中と比較してゲインが小さくなるように設定される。

さらに、ディジタル位相誤差変動検出回路２２の構成例を図４に示す。図４において、２８は平均化回路、２９は安定判別回路、３０は周波数整定判別回路である。なお、各回路は位相比較が行われたタイミングである位相比較タイミング信号毎に動作を行う。入力された位相誤差制御レベルは平均化回路２８にて連続するｎ１（ｎ１は正の整数）個の平均値が計算される。次に計算された平均値は安定判別回路２９に入力され所定値と比較され、平均値が所定値以下の場合安定判別信号が出力される。周波数整定判別回路３０では安定判別信号がｎ２（ｎ２は正の整数）回の位相比較において連続した場合に周波数整定信号を出力する。また、このとき位相誤差制御レベルも出力される。なお、ディジタル位相誤差変動検出回路２２は、図１におけるコントローラ８あるいは再生信号処理回路７からの指示で動作を行い、再生クロックの引き込み時のみ動作するように構成される。

図２のＰＬＬ回路における減算器１６および第１の加算器１７においては上記周波数整定信号が出力されたタイミングにて、平均位相誤差レベル分だけの減算、加算が行われる。このときの各制御レベルの時間推移の様子を図５に示す。同図において、実線が発振制御レベルであり、点線が周波数系制御レベルである。したがって、実線と点線の差分が位相系制御レベルとなる。まず引き込み開始であるロック開始時点で再生クロックの周波数がずれている場合まず周波数ずれによる位相誤差が検出され位相系制御レベルが変化する。これにより発振制御レベルが制御され発振周波数が変化し、再生クロックと再生信号との周波数が同期する。

次に、この位相誤差が積分されることにより周波数系制御レベルが徐々に変化する。このとき、再生クロックと再生信号との周波数の同期が外れないように、周波数系制御レベルの変化分に応じた分だけ位相系制御レベルが減少する。つまり、再生信号と再生クロックがほぼ同じ周波数になり、その後、位相誤差が減少して所望の位相同期関係となるよう推移する。

本実施例では完全に同期する前に、ディジタル位相誤差変動検出回路２２により、位相誤差変動量が検出され周波数整定判別が行われる。位相誤差変動が所定量より少なくなり周波数が安定したと判断された場合には、減算回路１６の出力がほぼゼロとなる値を減算回路１６および第１の加算回路１７に供給する加減算処理を行うため、図５に示したように周波数系制御レベルが所望の値に瞬時に収束する。この状態は周波数はロックしているものの位相がずれている状態であるため、ここからは位相引き込みのために位相系制御レベルが変化し、発振制御レベルを変動させ位相引き込みが行われる。

以上の動作のフローを図６に示す。まず同期引き込みパターン検出などにより同期開始が始まる（Ｓ７０１）。次にＰＬＬ特性をより引き込み範囲が広くなるように同期用のゲインが設定される（Ｓ７０２）。次に位相誤差変動量から周波数整定判別が行われる（Ｓ７０３）。周波数が整定していると判別された場合には位相系制御レベル、周波数系制御レベルに対し加減算の演算が実行される（Ｓ７０４）。この後、ＰＬＬ特性をノイズに強くするためにデータ再生用のゲインに設定し同期化を終了する（Ｓ７０５、Ｓ７０６）。以上の動作において、周波数整定時に位相系制御レベルと周波数系制御レベルに対し同じ値の演算を行うことにより、演算による発振制御レベルの変動を抑制することができるため安定した引き込みを実現することができる。

また、演算量を位相系制御レベルの平均値としているため、周波数系制御レベルが所望の値に瞬時に移行して位相引き込み状態に推移できるため従来と比較して早い位相同期が実現できる。

更に、周波数整定判別においては平均化回路を用い更に連続判定を行うことにより、ノイズが多く位相誤差が変動する場合でもノイズの影響を除去することができ、安定した制御を実現することができる。更に、上記演算後にＰＬＬ特性を変更するようにしたことにより、短期間での安定した引き込みとデータ再生に最適なＰＬＬ特性の組み合わせを実現できる。また、上記ＰＬＬはディジタル回路で構成されるため、ＰＲＭＬ等のディジタル信号処理との親和性がよく高精度に記録データを復元することができ、より高信頼性を実現した装置を提供することができる。

本発明を装置に適用したブロック図。ＰＬＬ回路のブロック図。ディジタル周波数系フィルタの一構成図。ディジタル位相誤差変動検出回路の一構成図。ディジタル位相誤差変動検出回路の一構成図。制御レベル推移を示す図。従来のＰＬＬ回路のブロック図。従来のＰＬＬ回路の制御電圧推移を示す。

符号の説明

１…光ディスク、２…スピンドルモータ、３…スピンドルモータ制御回路、４…ピックアップ、５…記録信号処理回路、６…サーボ回路、７…再生信号処理回路、８…コントローラ、９…インターフェース回路、１０…ＰＬＬ回路、１１…波形等化回路、１２…標本化回路、１３…ディジタル位相比較回路、１４…ディジタル位相系フィルタ、１５…ディジタル周波数系フィルタ、１６…減算回路、１７…第1の加算回路、１８…第２の加算回路、１９…ディジタルアナログ変換回路、２０…電圧制御発振器、２１…ゲイン制御回路、２２…ディジタル位相誤差変動検出回路

Claims

同期引き込みパターン領域とデータ領域とを有する光ディスクからの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、
再生クロックを生成する再生クロック生成手段と、
前記再生信号と再生クロックとの位相差を検出する位相差検出手段と、
前記位相差を補正する補正信号を生成する補正信号生成手段と、
を具備しており、
前記再生クロック生成手段は、前記位相差を示す信号、および、前記補正信号、を入力信号として、再生クロックを生成することを特徴とするＰＬＬ回路。
請求項１に記載のＰＬＬ回路であって、
前記位相差を示す信号および前記補正信号に基づく再生クロックの生成は、前記同期引き込みパターン領域の再生中に行なわれることを特徴とするＰＬＬ回路。
請求項１に記載のＰＬＬ回路であって、
前記補正信号の大きさは、前記位相差を示す信号と同じであることを特徴とするＰＬＬ回路。
光ディスクの再生信号に同期した再生クロックを生成するＰＬＬ回路であって、
再生信号を標本化する標本化手段と、
再生クロックを生成する再生クロック生成手段と、
標本化された信号と前記再生クロックとの位相差を検出する位相比較手段と、
該位相比較手段の出力を所定の倍率で積分処理する周波数系フィルタと、
前記位相比較手段の出力を所定の倍率で増幅する位相系フィルタと、
前記位相比較手段出力から位相誤差の変化量を検出する位相誤差変動検出手段と、
前記周波数系フィルタ手段の出力に前記位相誤差変動検出手段からの供給値を加算する第1の加算手段と、
前記位相系フィルタ手段の出力に前記位相誤差変動検出手段からの供給値を減算する減算手段と、
前記第１の加算手段の出力と前記減算手段の出力を加算する第２の加算手段と、
前記第２の加算手段出力を電圧に変換するディジタルアナログ変換手段と、を備え、
前記再生クロック生成手段は、前記ディジタルアナログ変換手段の出力を基に発振周波数を制御し、
前記位相誤差変動検出手段は、前記第１の加算手段および前記減算手段に、等しい値を供給することを特徴とするＰＬＬ回路。
請求項４に記載のＰＬＬ回路において、
前記位相誤差変動検出手段は、前記減算手段の出力がほぼゼロになる値を供給することを特徴とするＰＬＬ回路。
請求項４に記載のＰＬＬ回路において、
前記位相比較手段は位相比較のタイミングにてタイミング信号を前記位相誤差変動検出手段に出力し、
前記位相誤差変動検出手段が前記位相比較手段から位相比較タイミング信号をタイミング信号として連続するｎ１個（ｎ１は正の整数）の位相比較結果の移動平均を計算すると共に、この移動平均の変化量がｎ２回（ｎ２は正の整数）連続して所定値以内となった場合に前記第１の加算手段および前記減算手段へ加減算のタイミング信号を出力するように構成したことを特徴とするＰＬＬ回路。
請求項４−６何れか一項に記載のＰＬＬ回路において、
前記前記第１の加算手段および前記減算手段へ加減算終了後に、前記周波数系フィルタ及び前記位相系フィルタのゲインを変更することを特徴とするＰＬＬ回路。
請求項４−６何れか一項に記載のＰＬＬ回路を具備した光ディスク装置であって、
前記アナログディジタルコンバータにて標本化された信号から記録データを再生する手段を備えたことを特徴とする光ディスク装置。