JP3235725B2 - 電圧制御発振回路と位相同期回路及び光ディスク装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高密度記録された
情報を再生する装置に用いられる電圧制御発振回路、位
相同期回路及び光ディスク装置に関し、特にＰＬＬ追従
性能の向上および位相同期（ＰＬＬ）回路のデジタル化
を行う場合に好適な電圧制御発振回路、位相同期回路及
び光ディスク装置に関する。

【０００２】

【従来の技術】近年、マルチメディア化の進展により、
映像情報を含めた大量の情報を処理する必要にせまられ
ている。更に、マルチメディア化の進展は、これらの情
報を記録するためのストレージ装置の大容量化に拍車を
かけている。光ディスク装置あるいはＨＤＤ（ハードデ
ィスク）装置の記憶容量を増加させるためには記録密度
を上げる必要があり、これに伴い、エラーレートの低
減、信頼性の確保が重要課題となってきている。

【０００３】ＰＲＭＬ（Partial Response Maximum Lik
elihood）と呼ばれる再生方式は、分解能が低下した高
密度記録再生波形に対しても高い再生性能を有している
ため、光ディスクやＨＤＤ装置等のファイル装置への搭
載が相次いでいる。パーシャルレスポンス波形等化と最
尤検出を組み合わせたこのＰＲＭＬ方式は、再生チャネ
ルを考慮した最尤検出器の特性を最大限に引き出すため
に、再生信号を波形等化によって補正後、最尤検出する
ことはよく知られるところである。例えば「1994年、テ
レビジョン学会年次大会(ITE'94)予稿集、287〜288頁」
にＰＲＭＬに関する記述がある。

【０００４】光ディスクと磁気ディスクのどちらの記録
媒体に関しても、高密度記録された情報を再生する場合
には、符号間干渉が大きくなり、再生振幅が低下してし
まう。従って、磁気ディスクではＳＮＲ（信号対雑音
比）が小さく、光ディスクでは再生信号の高い周波数成
分のＣＮＲ（キャリア対雑音比）が小さくなり、検出情
報の誤り率が上昇してしまう。最尤検出方式は、決まっ
た状態遷移を有する再生チャネルの特性を利用して情報
の検出を行っており、検出器に入力される例えば４ｂｉ
ｔ程度の量子化ビット数の振幅情報列に対して、再生チ
ャネルの特性から考えられる全ての時系列パタンの中か
ら誤差の二乗平均が最小になるものを選択することで、
ＳＮＲあるいはＣＮＲが小さくても、低い誤り率で情報
を検出することができるのである。

【０００５】実際の回路上で上述の処理を行うことは、
回路規模および動作速度の点で困難であるため、通常
は、「IEEE Transaction on Communication, VOL.COM-1
9,Oct,1971」に示されるビタビアルゴリズムと呼ばれる
アルゴリズムを用いて、最適なパスの選択を漸化的に行
うことにより実現している。

【０００６】ビタビ検出器と、それ以降に接続されるデ
ジタル回路群は、同期式の回路であるため、同期したク
ロック信号が必要である。通常は、再生信号自体からこ
のクロック信号を抽出しているが、ディスク装置の再生
信号は、ディスクを回転させるスピンドルモータの回転
むらやディスクの微少な傾きによって、同期クロックの
周波数が若干変化するため、この変化に追従して同期ク
ロック信号を発生するＰＬＬ（Phase Locked Loop）と
呼ばれる位相同期回路（クロック抽出回路）が必要とな
る。ビタビ検出器等を用いる場合、従来のアナログ位相
同期回路とＰＲＭＬ検出器の構成では定常位相誤差が発
生してしまいエラーレートが上昇してしまうため、Ａ／
Ｄ変換後のサンプルデータを用いて位相比較を行い位相
同期ループを構成することが一般的である。

【０００７】上述したような構成の位相同期回路に関す
る従来例１として、特開平８−３２１１４０号公報によ
る再生信号処理装置がある。同装置は、高密度記録を可
能とし、磁気ディスク装置の大容量化を目的としたもの
であり、位相同期回路の生成するサンプリングクロック
のタイミング位相を補正する手段と、入力デジタル信号
の等化誤差量を検出する手段とを具備し、等化誤差量が
最小となるサンプリングクロックのタイミング位相補正
量を検出し設定することを特徴とし、高密度記録時のビ
ットエラーレートを改善できるので、磁気ディスク装置
の大容量化が可能になるとしている。

【０００８】また、上述したような構成の位相同期回路
に関する従来例２として、特開平９―２０４７４０号公
報は、最尤復号化のための状態の同期を行うことを目的
としたものであり、再生データから位相を抽出しクロッ
クを生成するクロック生成手段と、再生データが最尤復
号入力として供給され、該最尤復号入力に対して最尤復
号を行う最尤復号手段と、最尤復号入力の先頭と時変な
トレリスの初期状態とを合わせることによって同期を取
る状態同期手段とを有することを特徴とするデジタル情
報記録再生同期装置が開示されている。

【０００９】以上のように、ＰＲＭＬ検出器により再生
性能を向上させるためにはサンプリング情報を用いた位
相比較が不可欠であり、位相同期回路を含めた全デジタ
ル化によって小型化が実現できる。

【００１０】しかし、従来のデジタル位相同期の基本概
念は、J,R,Cessna and D.M.Levy: "Phase Noise and Tr
ansient Times for a Binary Quantized Digital Phase
-Locked Loop in White Gaussian Noise",IEEE Trans.,
COM-20,2,p.94,April 1972あるいは、J.K.Holmes: "Per
formance of a First-Order Transition Sampliing Dig
ital Phase-Locked Loop Using Random-Walk Models",I
EEE Trans.,COM-20,2,p.119,April 1972に述べられてい
るように、固定周波数発振器出力を外部制御でパルスを
付加あるいは除去し、分周することでデジタル電圧制御
発振回路（ＶＣＯ：Voltage Controlled Oscillator）
を構成する。

【００１１】これに対し、従来例３として、尾佐竹、小
川："量子化同期方式"、通信学会誌（Ａ）、56-A,8,p.4
68,昭48-08 には、多段タップを持った遅延回路により
固定周波数発振器出力から位相ずれクロックを生成し切
り替えて出力するデジタルＶＣＯが紹介されている。

【００１２】また、従来例４として、特開平１０―１４
５２２８号公報には、周波数までの制御が可能なデジタ
ルＰＬＬに関する技術が報告されている。即ち、同公報
は、周波数の制御が可能で且つ製品毎の最適設計を必要
としないことを目的としたものであり、第１の信号と第
２の信号との位相差信号を出力する位相差信号を出力す
る回路と、位相差が時間の経過と共に増加し且つ第２の
信号が第１の信号よりも位相が進んでいる場合は遅延時
間増加信号を出力し、位相差が時間の経過と共に増加し
且つ第２の信号が第１の信号よりも位相が遅れている場
合は遅延時間減少信号を出力する遅延制御回路と、遅延
時間増加信号を与えられたときは第２の信号を遅延する
時間を増加し、遅延時間減少信号を与えられたときは遅
延時間を減少させて第２の信号を位相比較器に出力する
出力回路とを備えることを特徴とするデジタル位相同期
回路が開示されている。

【００１３】この従来例４においては、具体的には図１
５に示すように、デジタル位相同期回路は、Ｍ分周器８
０１、位相比較回路８０２、位相差検知回路８０３、位
相差差分回路８０４、遅延制御回路８０５、遅延可変回
路８０６、Ｎ分周器８０７、インバータ８０８から構成
されており、位相比較情報と位相比較情報の絶対値の差
分により周波数までの制御を可能としている。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た各従来例においては、下記のような問題があった。

【００１５】即ち、従来例１及び従来例２においては、
アナログ制御のＶＣＯを用いるＰＬＬ回路であるため、
製品毎に、所望のループゲインが得られるように、ＬＰ
Ｆを最適設計し、また所望の周波数特性が得られるよう
に、ＶＣＯもまた最適設計する必要があった。このよう
に、位相同期回路として特性を合わせることが困難であ
った。

【００１６】また、従来例３では、ＶＣＯとして高い発
振周波数が実現できるが、周波数追従ができないことが
問題点であった。

【００１７】また、従来例４は、ノイズの少ない基準ク
ロックから所望の周波数のクロックを生成するための提
案であり、ノイズの多い例えば光ディスクの再生信号か
らクロックを抽出する場合には適応できない。差分回路
から出力される周波数情報は位相情報を微分しているこ
とに相当するため、高い周波数ほどノイズが増加し、正
しい周波数情報を生成することができないという欠点が
あった。

【００１８】従って、本発明の目的は、高い周波数で動
作・出力可能で且つ周波数制御を実現することができる
電圧制御発振回路を提供するものである。

【００１９】また、本発明の他の目的は、クロック品質
の安定化を図ることができる位相同期回路を提供するも
のである。

【００２０】また、本発明の他の目的は、ばらつきを押
さえたデジタル位相同期回路を装置に搭載することによ
って、装置の再生情報の信頼性の向上に貢献することが
できる光ディスク装置を提供するものである。

【００２１】

【課題を解決するための手段】本発明は、特定周波数の
クロックを発生する固定周波数発振手段を備えた電圧制
御発振回路において、前記固定周波数発振手段の出力に
対し入力位相だけ位相がずれたパルスを生成する位相制
御手段と、入力周波数値を前記固定周波数発振手段にお
ける特定周波数に対する位相ずれ量の変換値に変換する
と共に前記変換値に基づき前記位相制御手段を制御する
周波数／位相変換手段とを備えることを特徴とする。

【００２２】また、上記電圧制御発振回路において、前
記周波数／位相変換手段は、入力周波数値を積算すると
共に積算結果の絶対値が閾値以上の場合に閾値で除算し
た余りを新たな積算値とする積算手段を備えることを特
徴とする。

【００２３】また、上記電圧制御発振回路において、前
記固定周波数発振手段の出力の発振周期の整数倍に相当
すると共に前記閾値に設定される位相ずれ量を検出する
位相ずれ量検出手段を備えることを特徴とする。

【００２４】また、上記電圧制御発振回路において、前
記位相制御手段は、前記固定周波数発振手段の出力が入
力される複数の遅延手段と、該複数の遅延手段の出力を
選択する選択手段と、該選択手段の出力の位相を調整す
る位相調整手段と、該位相調整手段の出力タイミングに
基づき入力位相ずれ量をラッチすると共に前記選択手段
を制御するラッチ手段とを備えることを特徴とする。

【００２５】また、位相同期回路及び光ディスク装置は
上記電圧制御発振回路を含んでいることを特徴とする。

【００２６】また、本発明の電圧制御発振回路は、図１
を参照しつつ説明すれば、特定周波数のクロックを発生
する固定周波数発振手段（図１の３）を備えた電圧制御
発振回路において、前記固定周波数発振手段（図１の
３）の出力に対し入力位相だけ位相がずれたパルスを生
成する位相制御手段（図１の２）と、入力周波数値を前
記固定周波数発振手段（図１の３）における特定周波数
に対する位相ずれ量に変換すると共に変換値に基づき前
記位相制御手段（図１の２）を制御する周波数／位相変
換手段（図１の１）とを備えている。

【００２７】また、前記周波数／位相変換手段（図２の
１）は、入力周波数値を積算すると共に積算結果の絶対
値が閾値以上の場合に閾値で除算した余りを新たな積算
値とする積算手段（図５の１０１〜１０６）を備えてい
る。

【００２８】また、前記固定周波数発振手段（図３の
３）の出力の発振周期の整数倍に相当すると共に前記閾
値に設定される位相ずれ量を検出する位相ずれ量検出手
段（図３の４）を備えている。

【００２９】また、前記位相制御手段（図１の２）は、
前記固定周波数発振手段（図１の３）の出力が入力され
る複数の遅延手段（図１の２０１）と、該複数の遅延手
段（図９の２０１）の出力を選択する選択手段（図９の
２０２）と、該選択手段（図９の２０２）の出力の位相
を調整する位相調整手段（図９の２０４）と、該位相調
整手段（図９の２０４）の出力タイミングに基づき入力
位相ずれ量をラッチすると共に前記選択手段を制御する
ラッチ手段（図９の２０３）とを備えている。

【００３０】また、本発明の位相同期回路は、入力信号
をアナログ／デジタル変換するＡ／Ｄ変換手段（図１１
の５）と、該Ａ／Ｄ変換手段（図１１の５）の出力に基
づき位相情報を生成する位相情報生成手段（図１１の
６）と、該位相情報生成手段（図１１の６）の出力を積
算して周波数情報を生成する周波数情報生成手段（図１
１の７）とを備えている。

【００３１】また、本発明の光ディスク装置は、光ディ
スク媒体からの再生信号をアナログ／デジタル変換する
Ａ／Ｄ変換手段（図８の５）と、該Ａ／Ｄ変換手段（図
８の５）の出力に基づき最も確からしい情報を生成する
最尤検出手段（図８の１０）とを備えている。

【００３２】［作用］本発明の電圧制御発振回路は、固
定周波数発振手段の出力に対し入力位相だけ位相がずれ
たパルスを生成し、入力周波数値を固定周波数発振手段
における特定周波数に対する位相ずれ量に変換するよう
に制御している。このため、入力周波数値を位相量に変
換し固定クロックを用いて位相制御するという基本思想
に基づいて、周波数追従性と高速発振を兼ね備えたデジ
タルの電圧制御発振回路を実現することができる。

【００３３】また、本発明の位相同期回路は、本発明の
電圧制御発振回路を備えている。このため、クロック品
質の安定化を図ることができる。

【００３４】また、本発明の光ディスク装置は、本発明
の位相同期回路を光ディスク再生系に備えている。この
ため、装置の信頼性の向上に貢献することができる。

【００３５】

【発明の実施の形態】［第１の実施形態］ （１）構成の説明 次に、本発明の第１の実施形態について図面を参照して
詳細に説明する。

【００３６】図１は、本発明の第１の実施形態のデジタ
ル電圧制御発振回路の構成例を示すブロック図である。
なお、ここにいう電圧制御発振回路は電圧制御発振器に
相当する周波数制御発振器と称するほうが動作の面で整
合しているといえる。

【００３７】図１において、デジタル電圧制御発振回路
は、周波数／位相変換回路１、位相制御回路２、固定周
波数発振器３を備えている。

【００３８】本実施形態においては、図示の如く、周波
数／位相変換回路１と位相制御回路２と固定周波数発振
器３とから構成し、周波数／位相変換回路１の出力に基
づき位相制御回路２を制御することで、デジタル電圧制
御発振回路として機能する。

【００３９】周波数／位相変換回路１は、入力周波数Ｖ
を位相φに変換すると共に変換値に基づき位相制御回路
２を制御する。位相制御回路２は、固定周波数発振器３
の出力に対して入力位相φだけ位相がずれたパルスを生
成する。固定周波数発振器３は、特定周波数のクロック
を発生する。

【００４０】（２）動作の説明 次に、本発明の第１の実施形態の動作について、図１、
図２乃至図４を参照して詳細に説明する。

【００４１】通常、電圧制御発振回路は、図２に示すよ
うに制御電圧Ｖと出力周波数ｆが線形の関係にある。制
御電圧Ｖ０で周波数ｆ０が出力され、制御電圧Ｖ０＋ａ
に対して周波数ｆ０＋ｂが、制御電圧Ｖ０＋５ａに対し
て周波数ｆ０＋５ｂが、出力されるという線形特性を有
している。また、周波数ｆ０に対応するＶ０に関して、
位相ずれφは、図３のようになる。図３では、横軸に時
間、縦軸に位相差φを示し、パラメータを制御電圧Ｖと
して、ａを係数として、制御電圧Ｖが固定の場合、位相
差φは時間と比例関係にあり、その傾きが制御電圧Ｖ０
の相違量ａからの電圧ずれを示す。例えば図３中、制御
電圧Ｖ＝Ｖ０−５ａという基準電圧Ｖ０からずれた電圧
が入力されると、位相差の変化も短時間で位相差が大き
くずれることになる。従って、制御電圧Ｖ＝Ｖ０−５ａ
のずれは、図２に示すようにｆ＝ｆ０−５ｂだけずれた
関係となる。

【００４２】従って、制御電圧Ｖから直接周波数を制御
するのではなく、いったん位相に変換後、固定周波数を
位相制御することでも、電圧制御発振回路を構成するこ
とができる。位相制御回路は比較的容易にデジタル化可
能である。位相制御回路２への入力φは、その性質上φ
−２Ｎπと置き換えても同じ動作をするはずである。回
路で実現するためには有限値の制御量にする必要がある
ため、図３から図４のように置き換えが必要である。以
降、この±２Ｎπに相当する値を正負しきい値ＭＡＸと
称する。

【００４３】以上説明したように、本第１の実施形態の
デジタル電圧制御発振回路によれば、特定周波数のクロ
ックを発生する固定周波数発振器３と、固定周波数発振
器３の出力に対し入力位相φだけ位相がずれたパルスを
生成する位相制御回路２と、入力周波数値を固定周波数
発振器３における特定周波数に対する位相ずれ量φに変
換すると共に変換値に基づき位相制御回路２を制御する
周波数／位相変換回路１とを備えているため、周波数追
従性と高速発振を兼ね備えたデジタルの電圧制御発振回
路を実現することができるという効果が得られる。

【００４４】［第２の実施形態］ （１）構成の説明 次に、本発明の第２の実施形態について図面を参照して
詳細に説明する。

【００４５】図５は、本発明の第２の実施形態のデジタ
ル電圧制御発振回路の構成例を示すブロック図である。
尚、上記第１の実施形態と共通する構成には同一符号を
付すものとする。

【００４６】図５において、デジタル電圧制御発振回路
は、周波数／位相変換回路１、位相制御回路２、固定周
波数発振器３を備えている。更に、周波数／位相変換回
路１は、加算器１０１、減算器１０２、加算器１０３、
セレクタ（ＳＥＬ）１０４、Ｄフリップフロップ回路１
０５、乗算器１０６を備えている。

【００４７】本発明の第２の実施形態においては、図示
の如く、上記図１の基本構成における周波数／位相変換
回路１に加算器１０１〜乗算器１０６を装備し、入力周
波数Ｖから位相φへの変換回路構成を限定している。

【００４８】周波数／位相変換回路１は、入力周波数Ｖ
を位相φに変換すると共に変換値に基づき位相制御回路
２を制御する。周波数／位相変換回路１において、加算
器１０１は、入力周波数ＶとＤフリップフロップ回路１
０５の出力とを加算する。減算器１０２は、加算器１０
１の加算結果から正しきい値ＭＡＸ（＋２Ｎπ）を減算
する。加算器１０３は、加算器１０１の加算結果に正し
きい値ＭＡＸを加算する。セレクタ１０４は、後述の条
件に基づき加算器１０１或いは加算器１０３或いは減算
器１０２の出力を選択する。Ｄフリップフロップ回路１
０５は、セレクタ１０４の出力を保持する。乗算器１０
６は、Ｄフリップフロップ回路１０５の出力をα倍して
出力する。位相制御回路２は、固定周波数発振器３の出
力に対して入力位相φだけ位相がずれたパルスを生成す
る。固定周波数発振器３は、特定周波数のクロックを発
生する。

【００４９】（２）動作の説明 次に、本発明の第２の実施形態の動作について、図５を
参照して詳細に説明する。

【００５０】加算器１０１により、入力周波数ＶとＤフ
リップフロップ回路１０５の出力とを加算する。また、
減算器１０２により、加算器１０１の加算結果から正し
きい値ＭＡＸ（＋２Ｎπ）を減算した値を生成する。ま
た、加算器１０３により、加算器１０１の加算結果から
正しきい値ＭＡＸを加算した値を生成する。なお、負閾
値ＭＡＸ（−２Ｎπ）については、符号が逆になるだけ
で、上記と同様に動作する。

【００５１】減算器１０２の出力の符号ビットＳｍと加
算器１０３の出力の符号ビットＳｐが（Ｓｍ，Ｓｐ）＝
（負、正）の場合には、セレクタ１０４により加算器１
０１の出力を選択する。また、（Ｓｍ，Ｓｐ）＝（正、
正）の場合には、セレクタ１０４により減算器１０２の
出力を選択する。また、（Ｓｍ，Ｓｐ）＝（負、負）の
場合には、セレクタ１０４により加算器１０３の出力を
選択する。

【００５２】セレクタ１０４により選択した結果は、Ｄ
フリップフロップ回路１０５で保持する。Ｄフリップフ
ロップ回路１０５の出力は、位相制御回路２とのインタ
フェースをとるために、乗算器１０６によってα倍され
て出力される。この場合、固定周波数発振器３で発生す
る周波数ｆ０に対して２Ｎπ（Ｎ：整数）の位相ずれ量
に相当する値の１／α倍を閾値として予め設定してお
く。

【００５３】この構成によって、入力周波数値の積算結
果の絶対値が閾値以上の場合に閾値で除算した余りを新
たな積算値とする。つまり、入力Ｖが積算されてφが計
算され、固定周波数発振器３で発生する周波数ｆ０に対
して位相が２Ｎπだけずれた時に絶対値の小さな方にシ
フトされる。即ち、図４と同様の動作を行う。

【００５４】以上説明したように、本発明の第２の実施
形態のデジタル電圧制御発振回路によれば、周波数／位
相変換回路１、位相制御回路２、固定周波数発振器３を
備えると共に、周波数／位相変換回路１は、入力周波数
ＶとＤフリップフロップ回路１０５の出力とを加算する
加算器１０１、加算器１０１の加算結果から正しきい値
ＭＡＸを減算する減算器１０２、加算器１０１の加算結
果に正閾値ＭＡＸを加算する加算器１０３、加算器１０
１或いは加算器１０３或いは減算器１０２の出力を選択
するセレクタ１０４、セレクタ１０４の出力を保持する
Ｄフリップフロップ回路１０５、Ｄフリップフロップ回
路１０５の出力をα倍して出力する乗算器１０６を備え
ているため、周波数追従性と高速発振を兼ね備えたデジ
タルの電圧制御発振回路を実現することができるという
効果が得られる。なお、負しきい値ＭＡＸについては、
符号が逆になるだけで、上記と同様に動作する。

【００５５】［第３の実施形態］ （１）構成の説明 次に、本発明の第３の実施形態について図面を参照して
詳細に説明する。

【００５６】図６は、本発明の第３の実施形態のデジタ
ル電圧制御発振回路及び自動検出回路の構成例を示すブ
ロック図である。尚、上記第１の実施形態と共通する構
成には同一符号を付すものとする。

【００５７】図６において、デジタル電圧制御発振回路
は、周波数／位相変換回路１、位相制御回路２、固定周
波数発振器３を備えている。更に、周波数／位相変換回
路１は、加算器１０１、減算器１０２、加算器１０３、
セレクタ（ＳＥＬ）１０４、Ｄフリップフロップ回路１
０５、乗算器１０６、乗算器１０７を備えている。更
に、遅延量自動検出回路４は、位相制御回路４０１、排
他的論理和回路４０２、２値化回路４０３、コントロー
ラ４０４、積分回路４０５を備えている。

【００５８】本発明の第３の実施形態においては、図示
の如く、上記図２の基本構成において、閾値を出力する
乗算器１０７を周波数／位相変換回路１に追加すると共
に、周波数／位相変換回路１における閾値を検出する遅
延量自動検出回路４を付加した構成としたものである。

【００５９】周波数／位相変換回路１は、入力周波数Ｖ
を位相φに変換すると共に変換値に基づき位相制御回路
２を制御する。周波数／位相変換回路１において、加算
器１０１は、入力周波数ＶとＤフリップフロップ回路１
０５の出力とを加算する。減算器１０２は、加算器１０
１の加算結果から乗算器１０７より出力される正しきい
値ＭＡＸを減算する。加算器１０３は、加算器１０１の
加算結果に乗算器１０７より出力される正しきい値ＭＡ
Ｘを加算する。セレクタ１０４は、加算器１０１或いは
加算器１０３或いは減算器１０２の出力を選択する。Ｄ
フリップフロップ回路１０５は、セレクタ１０４の出力
を保持する。乗算器１０６は、Ｄフリップフロップ回路
１０５の出力をα倍して出力する。乗算器１０７は、自
動検出回路４のコントローラ４０４の出力を１／α倍し
て出力する。なお、負しきい値ＭＡＸについては、符号
が逆になるだけで、上記と同様に動作する。

【００６０】位相制御回路２は、固定周波数発振器３の
出力に対して入力位相φだけ位相がずれたパルスを生成
する。固定周波数発振器３は、特定周波数のクロックを
発生する。

【００６１】遅延量自動検出回路４は、周波数／位相変
換回路１における閾値を検出する。遅延量自動検出回路
４において、位相制御回路４０１は、コントローラ４０
４からの位相選択値ＳＥＬに基づき位相制御信号を出力
する。排他的論理和回路４０２は、固定周波数発振器３
の出力と位相制御回路４０１の出力の排他的論理和をと
る。積分回路４０５は、排他的論理和回路４０２の演算
結果を積分する。２値化回路４０３は、積分回路４０５
の積分結果Ｙｃｒの２値化を行う。コントローラ４０４
は、積分結果Ｙｃｒの監視を行い、しきい閾値ＭＡＸを
決定する。

【００６２】（２）動作の説明 次に、本発明の第３の実施形態の動作について、図６、
図７及び図８を参照して詳細に説明する。

【００６３】固定周波数発振器３の周波数ｆ０の周期の
整数倍に相当する遅延量は、特に環境温度および入力す
る固定クロックの周波数によって変化するため、調整す
る必要がある。図６に示す如く、遅延量自動検出回路４
では、排他的論理和回路４０２により、位相制御回路４
０１からの出力と固定周波数発振器３からのリファレン
スクロックとの排他的論理和をとり、排他的論理和演算
結果を積分回路４０５によって積分する。この場合、位
相選択値ＳＥＬは、コントローラ４０４によって制御さ
れる。

【００６４】積分回路４０５の積分結果Ｙｃｒは、２値
化回路４０３を通してコントローラ４０４によって監視
され、このフィードバック情報を元に閾値が決定され
る。積分値Ｙｃｒと位相選択値ＳＥＬ（セレクタ制御
値）との関係は、図７に示す如く三角波のような関数と
なる。

【００６５】位相０の時はＹｃｒ＝０であり、２回目に
Ｙｃｒ＝０となるところが２π位相ずれの点となるた
め、コントローラ４０４は、位相選択値ＳＥＬとして位
相０よりも若干遅れたSminを初期値に設定し、２π位相
ずれより大きな値Smaxまでを順次変化させてフィードバ
ック情報を読み取ることで、２π位相ずれに相当する値
Max値を検出することが可能である。もちろん、Ｙｃｒ
＝０になる点をカウントすることで２Ｎπの位相ずれに
も対応できる。図８には、コントローラ４０５の動作を
時系列で示してある。図６に示すコントローラの動作を
より詳細に説明すると、コントローラは、信号ＳＥＬの
値を、図８の９０４に示すように、ＳｍｉｎからＳｍａ
ｘまで繰り返し掃引する。このときの排他的論理和回路
４０２並びに抵抗Ｒ１、Ｒ２及びコンデンサＣより構成
される位相差検出回路の出力波形は、図７の対応関係か
ら明らかなように、図８のＶｃｒ９０１に示すようにな
る。２値化回路４０３は閾値ＴＨ９０２を有するので、
２値化回路４０３の出力波形は図８のＦｉｇ９０３に示
すようになる。コントローラ４０４は、信号Ｆｉｇ９０
３がＨＩＧＨとなった時の信号ＳＥＬの値をサンプリン
グして乗算器１０７に供給する。従って、コントローラ
４０４が乗算器１０７に供給する信号の値は、位相制御
回路４０１による固定周波数発振信号の遅延時間が固定
周波数発振信号の周期に等しくなったときの位相制御信
号４０１の位相選択値の値であり、これは、位相制御回
路２による固定周波数発振信号の遅延時間が固定周波数
発振信号の周期に等しくなったときの位相制御信号２の
位相選択値の値に等しい。説明の簡単化のために乗算器
１０６及び１０７で使用するゲイン定数αの値を１と仮
定すると、コントローラ４０４が乗算器１０７に供給す
る信号の値が加算器１０３及び減算器１０２で使用され
るＭＡＸの値となる。従って、選択器１０４の出力は、
コントローラ４０４が乗算器１０７に供給する信号の
値、即ち、位相制御回路２による固定周波数発振信号の
遅延時間が固定周波数発振信号の周期に等しくなったと
きの位相制御信号２の位相選択値の値で折り返す（剰余
演算がされる）。従って、固定周波数発振器３の周波数
が変動したり、遅延手段２０１の遅延時間が変動して
も、自動的にＭＡＸの値が調整され、複数の遅延手段２
０ １のうちの位相２Ｎπに対応する最適な段数が動的に
使用されるようになる。なお、複数の遅延手段２０１の
段数は２Ｎπに対応する最適な段数に変動があっても不
足が無いように余裕をもった値に決定される。また、定
数αは、周波数制御信号に対する周波数変動の感度を調
整するためのゲイン定数であり、位相制御信号に定数α
を乗算する乗算器１０６を設けるのに対応してコントロ
ーラ４０４が加算器１０３及び減算器１０２に供給する
信号に定数αの逆数を乗算する乗算器１０７を設ける。

【００６６】以上説明したように、本発明の第３の実施
形態のデジタル電圧制御発振回路によれば、周波数／位
相変換回路１、位相制御回路２、固定周波数発振器３を
備えると共に、周波数／位相変換回路１中の閾値を検出
する遅延量自動検出回路４を備えているため、周波数追
従性と高速発振を兼ね備えたデジタルの電圧制御発振回
路を実現することができるという効果が得られる。

【００６７】［第４の実施形態］ （１）構成の説明 次に、本発明の第４の実施形態について図面を参照して
詳細に説明する。

【００６８】図９は、本発明の第４の実施形態のデジタ
ル電圧制御発振回路の構成例を示すブロック図である。
尚、上記第１の実施形態と共通する構成には同一符号を
付すものとする。

【００６９】図９において、デジタル電圧制御発振回路
は、周波数／位相変換回路１、位相制御回路２、固定周
波数発振器３を備えている。更に、位相制御回路２は、
複数段直列接続されたディレイライン（ＤＬ）２０１、
セレクタ（ＳＥＬ）２０２、ラッチ回路２０３、位相調
整回路２０４を備えている。

【００７０】本発明の第４の実施形態においては、図示
の如く、上記図１の基本構成において、位相制御回路２
の構成を限定している。

【００７１】周波数／位相変換回路１は、入力周波数Ｖ
を位相φに変換すると共に変換値に基づき位相制御回路
２を制御する。位相制御回路２は、固定周波数発振器３
の出力に対して入力位相φだけ位相がずれたパルスを生
成する。位相制御回路２において、各ディレイライン
（ＤＬ）２０１は、入力信号の遅延を行う。セレクタ
（ＳＥＬ）２０２は、複数の入力のうち１つを選択す
る。ラッチ回路２０３は、周波数／位相変換回路１の出
力を位相調整回路２０４の出力タイミングでラッチす
る。位相調整回路２０４は、セレクタ２０２の出力の位
相を調整する。固定周波数発振器３は、特定周波数のク
ロックを発生する。

【００７２】（２）動作の説明 次に、本発明の第４の実施形態の動作について、図９及
び図１０を参照して詳細に説明する。

【００７３】周波数／位相変換器１により変換された位
相情報φは、ラッチ回路２０３に入力される。ラッチタ
イミングは、電圧制御発振回路（ＶＣＯ）の出力を位相
調整回路２０４によって生成した固定遅延後である。ラ
ッチ回路２０３の出力は、セレクタ２０２に入力され、
固定周波数発振器３から出力された固定周波数クロック
をディレイライン２０１の直列接続した複数の位相ずれ
クロックのうちから１本を選択して出力する。この場
合、クロックの切り替え時にグリッジが発生しないよう
に位相調整回路２０４の遅延量を予め調整しておく。こ
れによって、周波数の追従と高速発振を兼ね備えたデジ
タル電圧制御発振回路（ＶＣＯ）が構成できる。

【００７４】図１０に示す如く、ディレイライン１０段
で固定周波数発振器３の周波数ｆ０の１周期分に相当す
る場合には、セレクタ制御信号φをクロック毎に0,1,2,
3,4,5,6,7,8,9,0,1,2,3,4,5,6,7…のように変化させる
ことで、ｆ０の９０％の周波数を生成することができ
る。また、0,9,8,7,6,5,4,3,2,1,0,9,8,8,7…のように
変化させることで、ｆ０の１１０％の周波数を生成する
ことができる。

【００７５】以上説明したように、本発明の第４の実施
形態のデジタル電圧制御発振回路によれば、周波数／位
相変換回路１、位相制御回路２、固定周波数発振器３を
備えると共に、位相制御回路２は、固定周波数発振器３
の出力が入力される複数のディレイライン２０１、各デ
ィレイライン２０１の出力を選択するセレクタ２０２、
セレクタ２０２の出力の位相を調整する位相調整回路２
０４、位相調整回路２０４の出力タイミングに基づき入
力位相ずれ量をラッチすると共にセレクタ２０２を制御
するラッチ回路２０３を備えているため、周波数追従性
と高速発振を兼ね備えたデジタルの電圧制御発振回路を
実現することができるという効果が得られる。 ［第５の実施形態］ （１）構成の説明 次に、本発明の第５の実施形態について図面を参照して
詳細に説明する。

【００７６】図１１は、本実施形態のデジタル電圧制御
発振回路を搭載したデジタル位相同期回路の構成例を示
すブロック図である。尚、上記第１の実施形態と共通す
る構成には同一符号を付すものとする。

【００７７】図１１において、デジタル位相同期回路
は、周波数／位相変換回路１、位相制御回路２、固定周
波数発振器３、Ａ／Ｄ変換器５、デジタル位相比較器
（ＰＣ）６、デジタルループフィルタ（ＬＰＦ）７を備
えている。図中８はデジタル電圧制御発振回路を示す。
本実施形態においては、図示の如く、デジタル電圧制御
発振回路８を搭載したデジタル位相同期回路の構成を例
に上げる。

【００７８】電圧／位相変換回路１は、入力制御電圧Ｖ
を位相φに変換すると共に変換値に基づき位相制御回路
２を制御する。位相制御回路２は、固定周波数発振器３
の出力に対して入力位相φだけ位相がずれたパルスを生
成する。固定周波数発振器３は、特定周波数のクロック
を発生する。

【００７９】Ａ／Ｄ変換器５は、アナログのＲＦ（Radi
o Frequency）信号をデジタル情報に変換する。デジタ
ル位相比較器６は、Ａ／Ｄ変換器５の出力に基づき位相
情報θｉを出力する。デジタルループフィルタ７は、デ
ジタル位相比較器６の出力を積算して周波数情報に対応
する制御電圧Ｖｉを出力する。

【００８０】図１２は上記のデジタル位相比較器６の構
成例を示すブロック図である。

【００８１】図１２において、デジタル位相比較器６
は、絶対値算出回路６０１、Ｄフリップフロップ回路６
０２、コンピュータ（ＣＭＰ）６０３、乗算器６０４、
セレクタ（ＳＥＬ）６０５、セレクタ（ＳＥＬ）６０
６、Ｄフリップフロップ回路６０７、排他的論理和回路
６０８を備えている。

【００８２】絶対値算出回路６０１は、入力Ｘｉの絶対
値を算出する。Ｄフリップフロップ回路６０２は、絶対
値算出回路６０１の出力を保持する。Ｄフリップフロッ
プ回路６０７は、入力Ｘｉを１クロック遅延させて出力
する。排他的論理和回路６０８は、Ｄフリップフロップ
回路６０７からの入力と入力Ｘｉとの排他的論理和をと
る。コンピュータ６０３は、絶対値算出回路６０１の出
力とＤフリップフロップ回路６０２の出力を入力し、セ
レクタ６０５に対する制御信号を生成する。

【００８３】乗算器６０４は、絶対値算出回路６０１の
出力を−１倍して出力する。セレクタ６０５は、コンピ
ュータ６０３からの制御信号に基づき、Ｄフリップフロ
ップ回路６０２からの入力と乗算器６０４からの入力の
何れかを選択する。セレクタ６０６は、排他的論理和回
路６０８の出力信号に基づき、セレクタ６０５からの入
力と０入力の何れかを選択する。

【００８４】図１３はデジタルループフィルタ７の構成
例を示すブロック図である。

【００８５】図１３において、デジタルループフィルタ
７は、加算器７０１、Ｄフリップフロップ回路７０２、
増幅器７０３、増幅器７０４、加算器７０５を備えてい
る。

【００８６】加算器７０１は、入力θｉとＤフリップフ
ロップ回路７０２の出力とを加算する。Ｄフリップフロ
ップ回路７０２は、加算器７０１の出力を保持する。増
幅器７０３は、Ｄフリップフロップ回路７０２の出力を
増幅率βで増幅する。増幅器７０４は、入力θｉを増幅
率αで増幅する。加算器７０５は、増幅器７０３の出力
と増幅器７０４の出力を加算する。

【００８７】（２）動作の説明 次に、本発明の第５の実施形態の動作について、図１
１、図１２及び図１３を参照して詳細に説明する。

【００８８】Ａ／Ｄ変換器５によってデジタル情報に変
換されたＲＦ信号は、デジタル位相比較器６に入力され
位相情報θｉが出力される。この位相情報θｉをデジタ
ルループフィルタ７により積算することで周波数情報Ｖ
ｉが出力される。更に、この周波数情報Ｖｉを上記のデ
ジタル電圧制御発振回路８に入力することで周波数まで
制御可能なクロックを生成し、このクロックでＲＦ信号
をサンプリングする。これによって、Ａ／Ｄ変換器５ま
でを含めたＰＬＬループが構成できる。

【００８９】デジタル位相比較器６では、連続する２サ
ンプル値の極性が異なる場合に、その絶対値が小さい方
の値を、位相遅れ進みを考慮して符号を付け直して出力
する。極性が同じ場合には０が出力される。また、デジ
タルループフィルタ７では、位相情報θｉを積算して周
波数情報に対応する制御電圧を生成し、位相情報と重み
付け加算後出力する。これによって、位相にロックしな
がらゆっくりとした周波数変動に追従できるのである。

【００９０】以上説明したように、本発明の第５の実施
形態のデジタル位相同期回路によれば、入力信号をアナ
ログ／デジタル変換するＡ／Ｄ変換器５と、Ａ／Ｄ変換
器５の出力に基づき位相情報を生成する位相比較器６
と、位相比較器６の出力を積算して制御電圧情報を生成
するデジタルループフィルタ７とを備えているため、ク
ロック品質の安定化を図ることができるという効果が得
られる。

【００９１】［第６の実施形態］ （１）構成の説明 次に、本発明の第６の実施形態について図面を参照して
詳細に説明する。

【００９２】図１４は、本発明の第６の実施形態の上記
デジタル位相同期回路を搭載した光ディスク装置の構成
例を示すブロック図である。尚、上記第１の実施形態及
び第５の実施形態と共通する構成には同一符号を付すも
のとする。

【００９３】図１４において、光ディスク装置は、周波
数／位相変換回路１、位相制御回路２、固定周波数発振
器３、Ａ／Ｄ変換器５、デジタル位相比較器６、デジタ
ルループフィルタ７、等化器９、ビタビ検出器１０、コ
ントローラ１１、ＬＤパワー制御回路１２、サーボ回路
１３、光ヘッド１４、光ディスク媒体１５を備えてい
る。図中、８はデジタル電圧制御発振回路を示す。

【００９４】本発明の第６の実施の形態においては、図
示の如く、上記第５の実施形態に示したデジタル位相同
期回路を搭載した光ディスク装置に関する例を上げる。

【００９５】周波数／位相変換回路１は、入力周波数Ｖ
を位相φに変換すると共に変換値に基づき位相制御回路
２を制御する。位相制御回路２は、固定周波数発振器３
の出力に対して入力位相φだけ位相がずれたパルスを生
成する。固定周波数発振器３は、特定周波数のクロック
を発生する。

【００９６】Ａ／Ｄ変換器５は、等化器９から出力され
るアナログ信号をデジタル情報に変換する。デジタル位
相比較器６は、Ａ／Ｄ変換器５の出力に基づき位相情報
を出力する。デジタルループフィルタ７は、デジタル位
相比較器６の出力を積算して周波数情報を出力する。

【００９７】等化器９は、光ヘッド１４により光ディス
ク媒体１５から再生した信号の周波数特性を修正する。
ビタビ検出器１０は、Ａ／Ｄ変換器５の出力に基づきよ
り確からしい情報を生成する。コントローラ１１は、Ｌ
Ｄパワー制御回路１２、サーボ回路１３の制御を行う。
ＬＤパワー制御回路１２は、光ヘッド１４から光ディス
ク媒体１５に照射するレーザ光が一定となるように制御
を行う。サーボ回路１３は、光ヘッド１４から光ディス
ク媒体１５に集光したレーザスポットを正確に位置決め
して追従させる制御を行う。光ヘッド１４は、光ディス
ク媒体１５に対しレーザ光を照射する。光ディスク媒体
１５には、情報の記録／再生が行われる。

【００９８】（２）動作の説明 次に、本発明の第６の実施形態の動作について、図１４
を参照して詳細に説明する。

【００９９】光ディスク媒体１５に集光したレーザスポ
ットをサーボ回路１３により正確に位置決めして追従さ
せる。レーザはパワー制御回路１２により一定に制御さ
れている。この場合、サーボ回路１３及びパワー制御回
路１２は、コントローラ１１によって制御される。光デ
ィスク媒体１５からの反射光は、媒体面上の物理状態に
よって記録ビットの情報が読み出せる。これを等化器９
によって周波数特性を若干修正し、Ａ／Ｄ変換器５によ
りデジタル情報に変換する。

【０１００】Ａ／Ｄ変換器５でデジタル化した再生情報
から、デジタル位相比較器６、デジタルループフィルタ
７及びデジタル電圧制御発振回路８によってクロックを
生成し、Ａ／Ｄ変換器５にフィードバックすることでデ
ジタルＰＬＬループを構成する。また、Ａ／Ｄ変換器５
の出力をビタビ検出器１０に入力し、ビタビ検出器１０
でより確からしい情報を生成する。

【０１０１】以上説明したように、本発明の第６の実施
形態の光ディスク装置によれば、光ディスク媒体１５か
らの再生信号をアナログ／デジタル変換するＡ／Ｄ変換
器５、Ａ／Ｄ変換器５の出力に基づき最も確からしい情
報を生成するビタビ検出器１０を備えているため、装置
の信頼性の向上に貢献することができるという効果が得
られる。

【０１０２】尚、本発明は、上記第１の実施形態乃至第
６の実施形態に限定されるものではなく、本発明の技術
思想の範囲内において、各実施形態は適宜変更され得る
ことは明らかである。

【０１０３】

【発明の効果】以上説明したように、本発明の電圧制御
発振回路によれば、固定周波数発振手段の出力に対し入
力位相だけ位相がずれたパルスを生成し、入力周波数値
を固定周波数発振手段における特定周波数に対する位相
ずれ量に変換するように制御しているため、入力周波数
値を位相量に変換し固定クロックを用いて位相制御する
という基本思想に基づいて、周波数追従性と高速発振を
兼ね備えたデジタルの電圧制御発振回路を実現すること
ができるという効果が得られる。

【０１０４】また、本発明の位相同期回路によれば、本
発明の電圧制御発振回路を備えているため、クロック品
質の安定化を図ることができるという効果が得られる。

【０１０５】また、本発明の光ディスク装置によれば、
本発明の位相同期回路を光ディスク再生系に備えている
ため、装置の信頼性の向上に貢献することができるとい
う効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のデジタル電圧制御発
振回路の構成例を示すブロック図である。

【図２】本発明の第１の実施形態のＶＣＯ動作における
制御電圧Ｖと出力周波数ｆとの関係を示す説明図であ
る。

【図３】本発明の第１の実施形態のＶＣＯ動作における
位相φと時間Ｔとの関係を示す説明図である。

【図４】本発明の第１及び第２の実施形態のＶＣＯ動作
における位相φと時間Ｔとの関係を示す説明図である。

【図５】本発明の第２の実施形態のデジタル電圧制御発
振回路の構成例を示すブロック図である。

【図６】本発明の第３の実施形態のデジタル電圧制御発
振回路及び自動検出回路の構成例を示すブロック図であ
る。

【図７】本発明の第３の実施形態における遅延量自動検
出回路の動作を示すタイミング図である。

【図８】本発明の第３の実施形態における遅延量自動検
出回路のコントローラの動作を示すタイミング図であ
る。

【図９】本発明の第４の実施形態のデジタル電圧制御発
振回路の構成例を示すブロック図である。

【図１０】本発明の第４の実施形態における位相制御回
路の動作を示すタイミング図である。

【図１１】本発明の第５の実施形態のデジタル電圧制御
発振回路を搭載したデジタル位相同期回路の構成例を示
すブロック図である。

【図１２】本発明の第５の実施形態におけるデジタル位
相比較器の構成例を示すブロック図である。

【図１３】本発明の第５の実施形態におけるデジタルル
ープフィルタの構成例を示すブロック図である。

【図１４】本発明の第６の実施形態のデジタル位相同期
回路を搭載した光ディスク装置の構成例を示すブロック
図である。

【図１５】従来例の位相同期回路の構成例を示すブロッ
ク図である。

【符号の説明】

１ 周波数／位相変換器 ２ 位相制御回路 ３ 固定周波数発振器 ４ 遅延量自動検出回路 ５ Ａ／Ｄ変換器 ６ 位相比較器 ７ デジタルループフィルタ ８ デジタル電圧制御発振回路 １０ ビタビ検出器 １４ 光ヘッド １５ 光ディスク媒体 １０１、１０３ 加算器 １０２ 減算器 １０４ セレクタ １０５ Ｄフリップフロップ回路 １０６ 乗算器 ２０１ ディレイライン ２０２ セレクタ ２０３ ラッチ回路 ２０４ 位相調整回路

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 周波数制御のための制御電圧を第１の位
   相制御信号に変換する変換手段と、 固定周波数の発振信号を発生する固定周波数発振手段
   と、 前記発振信号を前記第１の位相制御信号に応じた時間だ
   け遅延させて出力する第１の位相制御手段と、 を備える電圧制御発振回路において、 前記変換手段は、 制御電圧と剰余値を加算して第１の和を出力する第１の
   加算器と、 前記第１の和に前記発振信号の一周期の整数倍の時間に
   対応する値を加算して第２の和を出力する第２の加算器
   と、 前記第１の和から前記発振信号の一周期の整数倍の時間
   に対応する値を減算して差を出力する減算器と、 前記第２の和が正であり前記差が負であれば、前記第１
   の和を選択し、前記第２の和が正であり前記差が正であ
   れば、前記差を選択し、前記第２の和が負であり前記差
   が負であれば、前記第２の和を選択して、選択されたも
   のを出力する選択器と、 前記選択器の出力をクロックに同期させて前記剰余値と
   して出力するフリップフロップと、 前記剰余値にゲイン定数を乗算して積を前記第１の位相
   制御信号とする乗算器と、 を備えることを特徴とする電圧制御発振器。
2. 【請求項２】 請求項１に記載の電圧制御発振器におい
   て、 前記発振信号の一周期の整数倍の時間に対応する値を生
   成する生成手段を更に備えることを特徴とする電圧制御
   発振器。
3. 【請求項３】 請求項２に記載の電圧制御発振器におい
   て、 前記生成手段は、 前記第１の位相制御手段と同一の第２の位相制御手段で
   あって、前記発振信号を第２の位相制御信号に応じた時
   間だけ遅延させて出力するものと、 前記第２の位相制御手段から出力された信号の位相が前
   記発振信号の位相と一致するときの前記第２の位相制御
   信号の値を検出する手段と、 を備え、 前記第２の位相制御手段から出力された信号の位相が前
   記発振信号の位相と一致するときの前記第２の位相制御
   信号の値を前記発振信号の一周期の整数倍の時間に対応
   する値とすることを特徴とする電圧制御発振器。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   電圧制御発振器を備えることを特徴とする位相同期回
   路。
5. 【請求項５】 請求項４に記載の位相同期回路を光ディ
   スク再生系に備えることを特徴とする光ディスク装置。