JPH0896516A

JPH0896516A - クロック発生装置

Info

Publication number: JPH0896516A
Application number: JP6233045A
Authority: JP
Inventors: Kazuna Kobayashi; 一菜小林
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-09-28
Filing date: 1994-09-28
Publication date: 1996-04-12

Abstract

(57)【要約】【目的】温度変化や経時変化の影響を受けず、安価で
部品点数の少ないクロック発生装置を提供する。【構成】クロック発生装置は、入力デジタル信号に位
相同期したクロックを発生する装置であって、電圧制御
発振手段と、前記電圧制御発振手段の出力クロックと前
記入力信号との位相差を検出する位相差検出手段と、前
記位相差検出手段の出力を入力するループフィルタと、
前記入力デジタル信号の状態に応じて前記ループフィル
タのゲインを制御する制御手段とを備え、前記ループフ
ィルタの出力を前記電圧制御発振手段の入力とするよう
に構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック発生装置に関
し、特には、記録媒体から再生されたデジタル信号より
クロックを再生する装置に関するものである。

【０００２】

【従来の技術】従来、デジタルＶＴＲ等のように高速度
のデータを伝送（記録再生）する装置において、受信デ
ータ列からクロックを抽出する場合にフェイズロックド
ループ（以下ＰＬＬ）を用いることが知られている。

【０００３】このように、記録媒体から再生されたデジ
タル信号よりクロックを発生する回路としては図１０に
示したような回路が用いられている。

【０００４】図１０において、記録媒体から再生された
デジタル信号は不図示の増幅器で増幅され、不図示の等
化器により等化された後、入力端子１より位相比較回路
１５の一方の入力に加えられる。

【０００５】位相比較回路５０１のもう一方の入力には
後述する電圧制御発振器（以下ＶＣＯ）５１２の出力が
与えられている。

【０００６】位相比較回路５０２は２つの入力信号の位
相差に比例した電圧を有する信号を発生し、ループフィ
ルタ５０３に出力する。ループフィルタ５０３は、抵抗
５０５，５０６，出力を±０．７Ｖでリミットするダイ
オード５０７，５０８，抵抗５０９，コンデンサ５１０
及び増幅器５１１で構成されており、入力信号の高周波
成分を抑制してＶＣＯに出力する。

【０００７】ここで、ループフィルタ５０３のゲインは
抵抗５０５，５０６及び５０９の抵抗値をそれぞれＲ1
，Ｒ1'，Ｒ2 とし、コンデンサ５１０の容量をＣ2 と
するとスイッチ５０４がＯＦＦの時に（Ｒ2 ＋１／ｊωＣ）／Ｒ1 となり、スイッチ５０４がＯＮのときにＲ1 ＋Ｒ2 （Ｒ2 ＋１／ｊωＣ）／Ｒ1 Ｒ1' となる。

【０００８】ＶＣＯ５１２はこのループフィルタの出力
に応じた周波数の信号を出力する。ＶＣＯ５１２の出力
は出力端子５１３より装置各部に動作クロックとして供
給されると共に、位相比較回路５０２にフィードバック
され、常に再生信号に同期したクロックを得ることがで
きる。

【０００９】また、前述のようにスイッチ５０４により
ループフィルタ５０３のゲインを高くすることによりＰ
ＬＬをロックしやすくすることができ、また、ゲインを
低くすることにより外乱に対して応答しにくくしてＰＬ
Ｌのループを安定させることができる。

【００１０】

【発明が解決しようとしている課題】しかしながら、前
述の如き従来例では、ＰＬＬをアナログ部品で構成して
いるため、温度，湿度等の環境変化や個別部品の経年変
化の影響を受けやすいという問題があった。

【００１１】また、回路の小型化にも障害となってい
る。

【００１２】前記課題を考慮して、本発明は、温度変化
や経時変化等の影響を受けず、安価で部品点数の少ない
クロック発生装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するため、本発明は、入力デジタ
ル信号に位相同期したクロックを発生する装置であっ
て、電圧制御発振手段と、前記電圧制御発振手段の出力
クロックと前記入力信号との位相差を検出する位相差検
出手段と、前記位相差検出手段の出力を入力するループ
フィルタと、前記入力デジタル信号の状態に応じて前記
ループフィルタのゲインを制御する制御手段とを備え、
前記ループフィルタの出力を前記電圧制御発振手段の入
力とするように構成されている。

【００１４】

【作用】本発明はこのように構成したので、環境変化の
影響を受けることなく、またＰＬＬのロックをかかりや
すく，はずれにくくでき、安定したクロックを供給する
ことができる。

【００１５】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。

【００１６】本実施例では、本発明をデジタルＶＴＲに
適用した場合について説明する。図１はこのようなデジ
タルＶＴＲの再生系の構成を示すブロック図である。

【００１７】図１において、磁気テープ１に記録されて
いるデジタル信号が磁気ヘッド２により再生され、再生
等化回路３に出力される。なお、本実施例におけるデジ
タルＶＴＲにおいては１フレーム分のビデオ信号を１０
トラックに記録しているが、もちろんこれ以外でもよ
い。

【００１８】再生等化回路３は、磁気記録再生系での信
号の特性変化を補償するための等化回路で、いわゆる積
分等化を行う。等化された再生信号はアンプ４により増
幅され、Ａ／Ｄ変換器５に出力される。Ａ／Ｄ変換器５
はアンプ４から出力された再生信号を８ビットのデジタ
ル信号に変換する。

【００１９】クロック発生回路１３はＡ／Ｄ変換器５で
用いるクロックのほか、装置各部の動作クロックを発生
するものであり、その詳しい動作については後述する。

【００２０】Ａ／Ｄ変換器５によりサンプリングされ、
デジタル信号に変換された信号は、クロック発生回路１
３，遅延回路６及び減算器７に出力される。そして、遅
延回路６により２クロック分遅延され、減算器７により
もとの信号を減算する。この操作により積分等化波形は
ＰＲ（１，０，−１）特性を有する波形に変換され、ビ
タビ復号回路８により最尤復号される。

【００２１】ＰＲ（１，０，−１）方式とビタビ復号と
の組み合わせは、高密度磁気記録を用いるデジタルＶＴ
Ｒ等でよく用いられ、磁気記録系の低域特性の悪さ（Ｓ
／Ｎ，波形歪み等）を回避し、伝送誤りを最小限に保つ
ことができる。

【００２２】ビタビ復号回路８により復元された再生デ
ータは、誤り訂正回路（ＥＣＣ回路）９により記録時に
付加したパリティデータを用いて伝送路で生じた誤りを
訂正され、画像復号回路１０に出力される。画像復号回
路１０は記録時に圧縮された再生データの情報量を伸長
し、Ｄ／Ａ変換器１１に出力する。Ｄ／Ａ変換器１１は
入力デジタルデータをアナログデータに変換し、出力端
子１２を介して出力する。

【００２３】次に、図１におけるクロック発生回路１３
について説明する。

【００２４】本実施例では、ＰＬＬのループゲインの制
御を後述するＲＵＮＵＰ信号を用いて行う場合について
説明する。図２はクロック発生回路１３の構成例を示す
ブロック図である。

【００２５】図２において、Ａ／Ｄ変換器５は図１のＡ
／Ｄ変換器と同じものであり、等化回路３により積分等
化された信号がデジタル信号に変換され、位相検出回路
１０１に出力される。

【００２６】位相検出回路１０１は積分等化された信号
から直接入力デジタル信号の位相情報を得るものであ
り、ここではＡ／Ｄ変換器５と同じクロックで動作す
る。以下、位相検出回路１０１について説明する。

【００２７】図３は位相検出回路１０１の具体的な構成
を示すブロック図である。

【００２８】図において、２０１〜２０５はＡ／Ｄ変換
されたデジタル信号を１クロック毎に遅延させる遅延回
路、２０６は入力信号及び遅延回路２０１〜２０５の出
力から特定パターンを検出する論理演算回路からなるデ
コーダである。

【００２９】また、減算器２０７，２０８はそれぞれ遅
延回路２０２及び２０４の出力をそれぞれ減算する減算
器、２０９は減算器２０７の出力と２０８の出力とをデ
コーダ２０６から出力される信号ｓにより切り換えるス
イッチ、２１０はスイッチ２０９の出力をデコーダ２０
６から出力される信号ｐｈでサンプルホールドし、位相
検出出力として出力するラッチ回路である。

【００３０】このような構成において、Ａ／Ｄ変換され
た再生信号は２０１に入力され、各遅延回路２０２〜２
０５により順次遅延される。遅延回路２０２，２０４の
出力は減算器２０７，２０８にそれぞれ出力され、その
出力は互いに極性は異なるＰＲ（１，０，−１）信号と
なる。

【００３１】ここで、入力データ及び各遅延回路２０２
〜２０５の４ビット出力データのＭＳＢをａ，ｂ，ｃ，
ｄ，ｅとする。また、再生信号をＡ／Ｄ変換する際に再
生信号の平均値がＡ／Ｄ変換レンジの中央にくるように
設定しておけば、ａ，ｂ，ｃ，ｄ，ｅは再生データ列を
積分検出した２値データ列となる。このデータ列をデコ
ーダ２０６に入力し、後述のような論理演算により特定
パターンを検出し、信号ｓ及びｐｈを得る。

【００３２】信号ｓはスイッチ２０９を制御し、減算器
２０７の出力と減算器２０８の出力とを選択的に出力す
る。また信号ｐｈはラッチ回路２１０のｅｎ端子に供給
されることによりラッチ回路２１０を制御し、スイッチ
３２２の出力を信号ｐｈのタイミングでサンプルホール
ドする。

【００３３】次に、信号ｓ及びｐｈの出力について説明
する。

【００３４】ＰＲ（１，０，−１）信号はデータ検出点
で３値の値をとり、このＰＲ（１，０，−１）信号のゼ
ロクロス点を見ると、ゼロクロス点を通過する信号はデ
ータと検出点との位相差に比例した傾きを持っている。

【００３５】ここで、ゼロクロス点での傾きは正負両方
の値を持っている。そのため、デコーダ２０６において
信号ｓがこの傾きの正負を判別し、信号ｐｈがゼロクロ
ス点であることを判別するように所定の論理演算を行う
ことによって再生信号中の特定パターンを検出する。従
って、位相検出回路１０１の位相検出データはその平均
レベルがデータ検出点との位相差に比例した値となる。

【００３６】前述のような信号ｓ及びｐｈを求める方法
として、本実施例では積分検出されたデータ列から論理
演算によって特定パターンを検出し、信号ｓ及びｐｈを
出力する。

【００３７】本実施例では積分検出データａｂｃｄｅが
ゼロクロス点以外であることを示す特定パターンである
かどうかを以下に示す論理演算により検出することにす
る。

【００３８】

【外１】

【００３９】この論理は、積分検出されたデータａｂｃ
ｄｅに誤りがない場合に成り立つ。

【００４０】ラッチ回路２１０は信号ｐｈがローレベル
の時、すなわち入力データがゼロクロス点であるときに
スイッチ２０９からの出力信号に更新する。また、信号
ｐｈがハイレベルの時、すなわちゼロクロス点以外であ
るときはそのまま以前の値を保持する。ラッチ回路２１
０の出力は位相検出データとして出力端子２１１からル
ープフィルタ１０２に出力される。なお、位相検出デー
タは、入力端子２０１への入力データが８ビットの場合
９ビットとなる。

【００４１】次に、ループフィルタ１０２について説明
する。図４はループフィルタ１０２の構成を示すブロッ
ク図である。

【００４２】図４において、位相検出回路１０１から出
力された位相検出データは入力端子３０１から入力し、
係数器３０３及びスイッチ３０４に供給される。

【００４３】係数器３０３は入力された位相検出データ
に対してビットシフト及び加算を行うことにより位相検
出データを所定の係数倍し、スイッチ３０４に出力す
る。スイッチ３０４はこれら入力位相検出データ及び係
数器３０３の出力データを入力端子３０２から供給され
るゲインアップ信号に応じて選択的に出力する。

【００４４】入力端子３０２にはＲＵＮＵＰ検出回路１
４からの検出信号が供給される。

【００４５】ここで、ＲＵＮＵＰ検出回路１４について
説明する。

【００４６】本実施例におけるデジタルＶＴＲによる記
録フォーマットを図５に示す。本実施例にデジタルＶＴ
Ｒでは、１本の記録トラックには磁気ヘッドが走査する
順にインサート用データ及びトラック情報，音声デー
タ，映像データ，サブコードデータの４種類のデータが
記録されている。図５における映像，音声，サブコード
の各データにおけるシンクブロックの前にはそれぞれＩ
Ｄデータ及びシンクデータが記録されている。ＲＵＮＵ
Ｐ信号はこのシンクデータの前に記録されている信号
で、高周波成分が多くＰＬＬをロックさせやすくするた
めの信号である。

【００４７】図６はＲＵＮＵＰ検出回路１４の構成を示
すブロック図である。図６において、発振器４０１はあ
る一定の周波数の信号をカウンタ４０２に出力する。カ
ウンタ４０２にはリセット端子４０５よりヘッドの回転
に同期したＰＧ信号が供給され、ヘッドの回転に同期し
てリセットされる。

【００４８】前述のように、ＲＵＮＵＰ信号が記録され
ている位置は各トラックで決まっている。そこで、カウ
ンタ４０２のカウント出力がＲＵＮＵＰ信号に応じた値
になるとＲＵＮＵＰ検出信号を出力するようにＲＯＭ４
０３のテーブルを構成し、ＲＯＭ４０３はカウンタ４０
２のカウント出力が所定の値になったらＲＵＮＵＰ検出
信号を出力端子４０４を介してループフィルタ１０２に
出力する。

【００４９】こうして得られたＲＵＮＵＰ検出信号がル
ープフィルタ１０２のゲインアップ信号としてループフ
ィルタ１０２の入力端子３０２に出力される。スイッチ
３０４はＲＵＮＵＰ検出回路１４からの検出信号がハイ
レベルの時に係数器３０３からの出力信号を選択し、ま
た、それ以外の時は入力端子３０１からの信号を選択す
る。なお、本実施例では係数器３０３により入力データ
のレベルを２倍にして出力する。

【００５０】スイッチ３０４の出力は加算器３０５，３
０９に出力される。加算器３０５はスイッチ３０４から
出力された位相データを完全積分するためのもので、後
述のラッチ回路３０７の出力と入力位相データとを加算
してリミッタ３０６に出力する。ここでは、入力位相デ
ータが９ビットのとき、１８〜２０ビット程度の範囲で
積分を行う。

【００５１】リミッタ３０６は加算器３０５の出力のビ
ット数を制限し、ラッチ回路３０７に出力する。ここ
で、リミッタ３０６によりビット数の制限をするのは加
算器３０５の演算ビット数が増加するのを防止するため
である。ラッチ回路３０７の出力は加算器３０５にフィ
ードバックされると共に、係数器３０８に供給される。
なお、ラッチ回路３０７はＶＣＯ１０４から出力される
クロックより動作する。

【００５２】係数器３０８は積分された１８〜２０ビッ
トのデータを１０〜１２ビット分ビットシフトして８ビ
ット程度にしたデータを加算器３０９に出力する。加算
器３０９はスイッチ３０４からの出力データと係数器３
０８からのデータとを加算してリミッタ３１０に出力す
る。

【００５３】リミッタ３１０は、後述するＤ／Ａ変換器
１０３の動作ビット数を抑えるために、加算器３０９か
らの例えば１１ビットのデータのビット数を制限するた
めのものである。リミッタ３１０は、例えば１１ビット
の入力データのうち、８ビットを越えるデータが正のと
きにレベル１２７、負のときに−１２８を出力し、８ビ
ットを越えないデータに関してはＬＳＢからの８ビット
を出力する。

【００５４】このようにリミッタ３１０から出力された
データは、ＶＣＯ１０４の発信周波数を制御するための
データであり、Ｄ／Ａ変換器１０３にてアナログ信号に
変換された後にＶＣＯ１０４に供給される。そして、Ｖ
ＣＯ１０４の出力はＡ／Ｄ変換器５，位相検出回路１０
１，ループフィルタ１０２，Ｄ／Ａ変換器１０３及び装
置各部に動作クロックとして供給される。

【００５５】以上説明したように、本実施例では、再生
データ中からＰＲ（１，０，−１）データが入力信号の
位相を示している特定のパターンを検出し、この検出出
力に基づいてＰＲ（１，０，−１）データをサンプリン
グすることにより再生信号の位相を検出しているので、
後段のビタビ復号におけるデータの検出点の位相を正確
に検出することができる。

【００５６】従って、この位相検出データに基づいてＶ
ＣＯの発信周波数を制御することによりＰＲ（１，０，
−１）データそのものがゼロクロス点（データ検出点）
に落ち着くように制御されるため、ＰＬＬのロック位相
が検出点に自動的に追従し、正確にデータを検出するこ
とができる。

【００５７】また、一般に図５に示した各データの再生
開始点近傍ではＰＬＬをロックさせるのに時間がかかる
が、本実施例では各データの再生開始点を示すＲＵＮＵ
Ｐ信号を検出し、この検出出力に応じてループゲインを
制御しているので、再生開始時においてループゲインを
あげることによりＰＬＬのループを迅速にロックさせる
ことができ、その後ＰＬＬのループがロックして安定す
るとループゲインを戻すことによりはずれにくくするこ
とができる。

【００５８】従って、安定してクロックを供給すること
が可能になる。

【００５９】更に、本実施例ではクロック発生回路の大
部分をデジタル回路で構成しているので環境変化等の影
響を受けにくく、安定して動作することができる。

【００６０】また、ループフィルタもデジタル回路で構
成しているので前述のようにビットシフト，加算により
簡単にゲインの制御を行うことができる。

【００６１】次に、本発明の第２の実施例について説明
する。前述の実施例では、ＰＬＬのループフィルタのゲ
インを制御するのにＲＵＮＵＰ検出信号を用いたが、本
実施例ではドロップアウト信号を用いる場合について説
明する。

【００６２】図７は本実施例のデジタルＶＴＲの構成を
示すブロック図である。なお、前述の実施例と同様の構
成には同一番号を付してその詳細な説明は省略する。

【００６３】図７において、Ａ／Ｄ変換器２によりデジ
タル信号に変換された再生信号は位相検出回路１０１及
び振幅検出回路１０９に出力される。以下、振幅検出回
路１０９について説明する。

【００６４】図８は振幅検出回路１０９の構成を示すブ
ロック図である。なお、振幅検出回路１０９は前述の位
相検出回路１０１とほぼ同様の構成となっており、図３
に示した位相検出回路と同様の構成に対しては同一番号
を付して説明する。

【００６５】本実施例では、デコーダ２１２により特定
のパターンを検出し、減算器２０７，２０８の出力がゼ
ロクロス点以外のときにサンプルホールドすることによ
り検出データの振幅を検出している。

【００６６】ここで、減算器４１３の出力がゼロクロス
点以外であることを検出するには、前述の位相検出回路
３０の構成で説明したのと同様の手法を用いればよい。
すなわち、デコーダ２１２により、減算器２０７，２０
８の出力がゼロクロス点以外である場合、すなわちＰＲ
（１，０，−１）データが振幅を示している場合の特定
パターンを検出し、信号ａｈをラッチ回路２１０に出力
する。ラッチ回路２１３は信号ａｈが入力されたタイミ
ングで前述のようにスイッチ２０９からの出力データを
ラッチして出力する。

【００６７】本実施例において、デコーダ２１２は以下
の論理演算を行って特定パターンを検出する。

【００６８】

【外２】

【００６９】また、デコーダ２１２は信号ａｈに加えて
ＰＲ（１，０，−１）データの絶対値を得るための正負
を示す信号ｓを生成する。

【００７０】このように得られた振幅データは比較回路
１１１に出力され、比較回路１１１は入力端子１１０か
らの所定レベルの基準信号と比較される。比較回路１１
１は振幅データのレベルの方が高い場合にはローレベル
の信号を出力し、また、振幅データのレベルの方が低い
場合にはハイレベルの信号を出力する。

【００７１】この比較回路１１１の出力は再生信号がド
ロップアウトであるか否かを示す信号である。ここで、
入力端子１１０に出力する基準信号のレベルを適当に設
定することによりドロップアウト信号の検出精度を制御
することができる。比較回路１１１から出力されたドロ
ップアウト信号はモノマルチ回路１１２に出力される。

【００７２】モノマルチ回路１１２はドロップアウト信
号の立ち下がりを遅延させた信号を得るためのものであ
り、入力されるドロップアウト信号と、このドロップア
ウト信号を遅延させた信号とのＯＲをとり、ループフィ
ルタ１０２に出力している。ループフィルタ１０２はこ
のドロップアウト信号がハイレベルの間、係数器３０３
の出力を選択してループゲインを高くする。

【００７３】本実施例ではこのように構成した結果、ド
ロップアウト発生直後からドロップアウト復帰後しばら
くの間ＰＬＬのループゲインがあがることになる。

【００７４】以上説明したように、本実施例では、ドロ
ップアウトを検出するとその直後にＰＬＬのループゲイ
ンをあげることによりＰＬＬのループがロックするまで
の時間を短縮することができる。また、ドロップアウト
が復帰してＰＬＬのループが安定するとループゲインを
戻すことによりロックをはずれにくくすることができ
る。

【００７５】また、本実施例においては、ドロップアウ
トの検出時に、再生データ中からＰＲ（１，０，−１）
データが振幅を示している場合の特定パターンを検出
し、この検出出力に基づいてＰＲ（１，０，−１）デー
タをサンプルホールドすることにより再生信号の振幅を
検出しているので、データの検出点における振幅を正確
に検出することができ、ドロップアウト検出の精度をあ
げることができる。

【００７６】以上の説明では、データ演算の精度（ビッ
ト数）は８ビットのデータにより演算を行うことにした
が、通常５ビット以下で十分な特性（Ｓ／Ｎ）が得ら
れ、装置の性能との兼ね合いで、２ビット程度まで減ず
ることも可能であり、その場合には回路規模も小さくな
る。

【００７７】また、前述の実施例ではＲＵＮＵＰ検出信
号またはドロップアウト信号に基づいてループフィルタ
のゲインを制御していたが、これら両方の信号のＯＲを
とった信号に基づいて制御する構成でもよい。この場
合、各データの再生開始点及びドロップアウト時のいず
れにおいてもループフィルタのゲインを高くすることが
でき、極めて迅速にＰＬＬをロックさせることが可能に
なる。

【００７８】次に、本発明の第３の実施例について説明
する。

【００７９】家庭用デジタルＶＴＲに関してデジタル信
号を磁気テープ上に記録する時の記録速度は、例えば最
近決定された現行テレビ信号を記録する規格では４１．
８５Ｍｂｐｓである。

【００８０】このように記録されたデジタル信号を再生
し、前述のように再生デジタル信号からクロックを抽出
する場合、このクロックの周波数は４１．８５ＭＨｚに
近い周波数となる。このときのＰＬＬの応答速度は数１
０μｓ程度となるため、ＰＬＬの動作クロックは５ＭＨ
ｚ程度で十分である。

【００８１】また、この４１．８５ＭＨｚのクロックを
クロック発生回路１３を含む装置全体のシステムクロッ
クとして用いる場合、このままだと前述のループフィル
タにおける完全積分器にて扱うビット数が多くなり過ぎ
てしまい、演算に時間がかかると共に回路規模が大型化
してしまう。

【００８２】本実施例では以上のようなことを考慮し
て、抽出されたクロックを分周したものを用いてＰＬＬ
を動作させ、クロックを発生させることにする。

【００８３】図９は本実施例のデジタルＶＴＲの構成を
示すブロック図である。

【００８４】図９において、Ａ／Ｄ変換器５によりデジ
タル信号に変換された再生信号は位相検出回路１０１に
出力され、位相検出回路１０１は前述のように入力デー
タの位相を検出して位相検出データを平均化回路１０７
に出力する。

【００８５】また、分周回路１０８はＶＣＯ１０４の出
力クロックを例えば１／８に分周してループフィルタ１
０２及びＤ／Ａ変換器１０３に出力する。ループフィル
タ１０２はＶＣＯ１０４の出力クロックの１／８の周波
数のクロックで動作している。ここで分周回路１０８に
てＶＣＯ１０４の出力を１／８に分周しているのは、前
述のようにＰＬＬの動作クロックとしては５ＭＨｚで十
分であり、ＶＣＯの出力信号の周波数である４１．８５
ＭＨｚを１／８に分周することにより約５ＭＨｚの信号
を得ることができるためである。

【００８６】平均化回路１０７はこの分周手段の出力に
合わせて位相検出データを８クロック分加算することに
より平均化し、ループフィルタ１０２に出力する。この
ように位相検出データが平均化されるので、ループフィ
ルタ１０２をＶＣＯ１０４の出力クロックよりも遅い速
度で動作させることができる。また、平均化回路１０７
により位相検出データを約１／８に（３ビット分）少な
くすることができる。

【００８７】ループフィルタ１０２の構成は前述の実施
例と同様であるが、その扱うデータのビット数と動作ク
ロックが異なる。

【００８８】図４に示したループフィルタにおいて、ス
イッチ３０４から出力された平均化された位相検出デー
タは加算器３０９により、完全積分されたデータのＬＳ
Ｂからの８ビット程度のデータと加算される。この加算
器３０９の出力はリミッタ３１０にて例えば１２ビット
程度にビット数が制限される。

【００８９】リミッタ３１０の出力は出力端子３１１を
介してＤ／Ａ変換器１０３に出力され、Ｄ／Ａ変換器１
０４によりアナログ信号としてＶＣＯ１０４に出力され
る。以降の処理はループフィルタのゲインの制御も含め
て前述の実施例と同様である。

【００９０】以上説明したように、本実施例においては
位相検出データを平均化することにより、ＶＣＯの出力
クロックを分周したクロックを用いて前述の実施例より
も低い速度でループフィルタを動作させることができる
と共に、ループフィルタ内の積分回路にて扱うビット数
を増やさずに済む。

【００９１】従って、本実施例のように再生信号より比
較的速い周波数のクロックを抽出する場合であっても、
扱うビット数をそれほど増加させることなくクロックを
得ることが可能になる。

【００９２】また、ループフィルタの演算速度を低くす
ることができる。

【００９３】なお、前述の実施例では、本発明をデジタ
ルＶＴＲに適用した場合について説明したが、これに限
らず入力信号を用いてクロックを発生するものであれば
どんなものにでも本発明を適用することができ、同様の
作用効果をもつ。

【００９４】また、このように２値データを伝送，再生
する系、例えば電波や光等による通信、光ディスク等に
も適用可能であり、同様の作用効果を有するものであ
る。この場合、それぞれの伝送路の性質に応じてＰＲ
（１，０，−１）以外の例えばＰＲ（１，−１），ＰＲ
（１，１）等３値の検出を選び、前述の実施例と同様の
位相・振幅検出回路を構成することも可能である。

【００９５】更に、前述の実施例ではＰＬＬのループゲ
インをあげるためにループフィルタのゲインを制御して
いたが、これに限らず、ＶＣＯの入力電圧自体を制御す
る等ＰＬＬループ全体のゲインが制御できれば他の方法
を用いることも可能である。

【００９６】

【発明の効果】以上の説明から明らかなように、本発明
では、入力デジタル信号の状態に応じてループフィルタ
のゲインを制御しているので、例えば、入力デジタル信
号の状態が不安定で信頼性の低い場合等においてゲイン
をあげることにより入力デジタル信号に位相同期した信
号を迅速に発生させることができる。

【００９７】また、信頼性の高い信号が入力していると
きにゲインをさげることにより、外乱に影響されにく
く、安定してクロックを供給することができる。

【００９８】更に本願の他の発明では、入力デジタル信
号中の特定パターンを検出し、検出タイミングに応じて
抽出したデジタル信号に基づいて入力デジタル信号の位
相を検出しているので、特定パターンを有するデータの
検出点における位相を正確に検出でき、いかなる場合に
おいてもデータの検出点に正確に位相同期したクロック
を安定して得ることができる。

【００９９】本願の更に他の発明では、入力信号の位相
検出出力を平均化した信号に基づいて入力信号に位相同
期した信号を得ているので、入力信号に位相同期した信
号を発生する手段の動作速度を比較的遅くすることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施例としてのデジタルＶＴＲの構成
を示すブロック図である。

【図２】図１の装置におけるクロック発生回路の構成を
示すブロック図である。

【図３】デジタル位相検出回路の構成を示すブロック図
である。

【図４】本発明の実施例におけるループフィルタの構成
を示すブロック図である。

【図５】本発明の実施例における各データの記録フォー
マットを示すブロック図である。

【図６】図１におけるＲＵＮＵＰ検出回路の構成を示す
ブロック図である。

【図７】本発明の第２の実施例としてのクロック発生回
路の構成を示すブロック図である。

【図８】デジタル振幅検出回路の構成を示すブロック図
である。

【図９】本発明の第３の実施例の構成としてのクロック
発生回路の構成を示すブロック図である。

【図１０】従来のクロック発生回路の構成を示すブロッ
ク図である。

【符号の説明】

５Ａ／Ｄ変換器１３クロック発生回路１４ＲＵＮＵＰ検出回路１０１デジタル位相検出回路１０２ループフィルタ１０４電圧制御発振器１０７平均化回路

Claims

【特許請求の範囲】

【請求項１】入力デジタル信号に位相同期したクロッ
クを発生する装置であって、電圧制御発振手段と、前記電圧制御発振手段の出力クロックと前記入力信号と
の位相差を検出する位相差検出手段と、前記位相差検出手段の出力を入力するループフィルタ
と、前記入力デジタル信号の状態に応じて前記ループフィル
タのゲインを制御する制御手段とを備え、前記ループフィルタの出力を前記電圧制御発振手段の入
力とするクロック発生装置。
【請求項２】前記制御手段は前記位相差検出手段の出
力をビットシフト及び加算することにより前記ループフ
ィルタのゲインを制御することを特徴とする請求項１に
記載のクロック発生装置。
【請求項３】前記制御手段は、前記入力デジタル信号
のドロップアウトを検出するドロップアウト検出手段を
有し、前記ドロップアウト検出手段の出力に応じて前記ループ
フィルタのゲインを制御することを特徴とする請求項１
に記載のクロック発生装置。
【請求項４】記録媒体から前記入力デジタル信号を再
生する再生手段を備えることを特徴とする請求項１に記
載のクロック発生装置。
【請求項５】前記制御手段は、前記入力デジタル信号
が前記記録媒体上の特定位置に記録されていたことを検
出する位置検出手段を有し、前記位置検出手段に出力に応じて前記ループフィルタの
ゲインを制御することを特徴とする請求項４に記載のク
ロック発生装置。
【請求項６】入力デジタル信号中の特定パターンを検
出するパターン検出手段と、前記パターン検出手段の出力に応じたタイミングで前記
入力デジタル信号の一部を抽出する抽出手段と、前記抽出手段により抽出されたデジタル信号に基づいて
前記入力デジタル信号との位相を検出する位相検出手段
と、前記位相検出手段の出力を入力するループフィルタと、前記入力デジタル信号中の信頼性の低い部分を検出し、
前記ループフィルタのゲインを制御する制御手段とを備
え、前記ループフィルタの出力を前記電圧制御発振手段の入
力とするクロック発生装置。
【請求項７】前記パターン検出手段は、前記特定パタ
ーンとして複数のパターンを検出することを特徴とする
請求項６に記載のクロック発生装置。
【請求項８】前記制御手段は、前記抽出手段により抽
出されたデジタル信号に基づいて前記入力デジタル信号
の振幅を検出する振幅検出手段と、前記振幅検出手段の出力と所定レベルの信号とを比較す
る比較手段とを備え、前記比較手段の出力に応じて前記ループフィルタのゲイ
ンを制御することを特徴とする請求項６または７に記載
のクロック発生装置。
【請求項９】入力デジタル信号に位相同期したクロッ
クを発生する装置であって、電圧制御発振手段と、前記電圧制御発振手段の出力クロックと前記入力信号と
の位相差を検出する位相差検出手段と、前記位相差検出手段の出力を平均化する平均化手段と、前記平均化手段の出力を入力するループフィルタとを備
え、前記ループフィルタの出力を前記電圧制御発振手段の入
力とするクロック発生装置。
【請求項１０】前記電圧制御発振手段の出力信号を分
周する分周手段を備え、前記位相差検出手段及び前記平
均化手段は分周手段に入力される信号に応じて動作し、
前記ループフィルタは前記分周手段の出力信号に応じて
動作することを特徴とする請求項９に記載のクロック発
生装置。
【請求項１１】アナログ信号をデジタル信号に変換す
るＡ／Ｄ変換手段を備え、前記入力デジタル信号は前記Ａ／Ｄ変換手段の出力信号
であり、前記位相差検出手段の出力，前記平均化手段の
出力及び前記ループフィルタの出力はデジタル信号であ
ることを特徴とする請求項１０に記載のクロック発生装
置。
【請求項１２】前記ループフィルタの出力をアナログ
信号に変換するＤ／Ａ変換手段を備え、前記Ａ／Ｄ変換手段は前記電圧制御発信手段の出力に基
づいて動作し、前記Ｄ／Ａ変換手段は前記分周手段の出
力信号に基づいて動作することを特徴とする請求項１０
に記載の信号処理装置。
【請求項１３】電圧制御発信手段と、前記電圧制御発
信手段の出力クロックと入力デジタル信号との位相差を
検出する位相差検出手段と、ループフィルタとからなる
ＰＬＬ手段を有し、前記入力デジタル信号に位相同期し
たクロックを発生する装置であって、前記入力デジタル信号の状態に応じて前記ＰＬＬ手段の
ループゲインを制御することを特徴とするクロック発生
装置。