JP3639618B2 - 信号処理装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、信号処理装置に関し、特には、記録媒体から再生されたデジタル信号のレベルの制御に関するものである。
【０００２】
【従来の技術】
従来、デジタルＶＴＲ等のように高速度のデータを伝送（記録再生）する装置において、受信データ列からクロックを抽出する場合にフェイズロックドループ（以下ＰＬＬ）を用いることが知られている。
【０００３】
また、高密度磁気記録を行うデジタルＶＴＲにおいては、再生データの検出方式としてパーシャルレスポンス１，０，−１方式（以下ＰＲ（１，０，−１））を用いることが多くなっている。
【０００４】
図１０はこのようなデジタルＶＴＲの再生系の構成例を示すブロック図である。
【０００５】
図１０において、磁気テープ１に記録されているデジタル信号が磁気ヘッド２により再生され、再生等化回路３に出力される。ここで、磁気ヘッド２の再生周波数特性は、面内記録媒体とリング型磁気ヘッドとの組み合わせの場合、図１１（ａ）に示すように、低域では微分特性、高域では各種の損失により減衰特性となっている。
【０００６】
そこで図１１（ｂ）に示すような周波数特性を持つ再生等化回路３を用いて、例えば等化後の周波数特性が図１１（ｃ）に示したコサインロールオフ特性となるように等化する。コサインロールオフ特性はデータ検出点において波形干渉が最小となるような特性であり、等化された信号を２値判別することにより、記録されたデータが復元される。
【０００７】
このような等化を積分等化と呼び、積分等化された信号の正負をコンパレータ等により判定するデータ検出方を積分検出と呼ぶ。
【０００８】
ここで、前述のように積分等化された信号のアイパターンを図３（ａ）に示す。
【０００９】
積分等化された信号のアイパターンは図のようになり、データを正確に検出するためには、アイ開口の最大となる点を正確にサンプリングするためのクロックを発生することが必要になる。このクロックは、位相検出回路２２，ループフィルタ２１，電圧制御発振器（以下ＶＣＯ）２０からなるＰＬＬにより発生する。
【００１０】
ＶＣＯ２０で発生されたクロックと、再生等化回路３の出力信号との位相差を位相検出回路２２により検出し、位相差信号をループフィルタ２１を通じてＶＣＯ２０に出力し、ＶＣＯ２０の発振周波数を制御することにより位相検出回路２２における位相差がほぼ０になるように位相ロックをかける。また、このときループフィルタ２１の周波数特性，ゲイン，ＶＣＯ２０の感度等のＰＬＬの位相応答特性がＶＴＲのヘッドテープ系により発生するジッタを十分吸収し、かつ各種ノイズに応答しにくくなるように設定する。
【００１１】
このようにＡ／Ｄ変換器５のクロックを得るためのＰＬＬを構成し、例えば位相検出回路２２の動作点を調整する等してＰＬＬのロックの位相を調整することによりアイ開口が最大となる点をサンプルすることができる。
【００１２】
また、このように正しくデータを検出するために、検出点の振幅を一定に保つ必要がある。このため、振幅検出回路２３，ループフィルタ２４及びＧＣＡ４によりオートゲインコントロールループ（以下ＡＧＣループ）が構成されている。
【００１３】
振幅検出回路２３は等化された信号のピーク値を検出する検波回路を有し、検出されたピーク値はループフィルタ２４によりその低域成分のみが通過されると共に増幅され、ＧＣＡ回路４の制御端子に出力される。このように構成することにより振幅検波出力がほぼ一定に保たれるようにＧＣＡ４のゲインが制御される。
【００１４】
積分等化された信号は前述のＰＬＬにより発生したクロックで制御されるＡ／Ｄ変換器５によりサンプリングされ、デジタル信号に変換される。デジタル信号に変換された再生信号は遅延回路６により２クロック分遅延され、減算器７によりもとの信号を減算する。この操作により積分等化波形はＰＲ（１，０，−１）特性を有する波形に変換され、そのアイパターンは図３（ｂ）に示すように３値になる。
【００１５】
次に、このＰＲ（１，０，−１）信号はビタビ復号回路８により最尤復号される。
【００１６】
ＰＲ（１，０，−１）方式と、ビタビ復号との組み合わせは、高密度磁気記録を用いるデジタルＶＴＲ等でよく用いられ、磁気記録系の低域特性の悪さ（Ｓ／Ｎ，波形歪み等）を回避し、伝送誤りを最小限に保つことができる。ビタビ復号回路８により復号された再生データは誤り訂正回路９により、記録時に付加したパリティデータを用いて伝送路で生じた誤りを訂正され、画像復号回路１０に出力される。画像復号回路１０は記録時に圧縮された再生データの情報量を伸長し、Ｄ／Ａ変換器１１に出力する。Ｄ／Ａ変換器１１は入力デジタルデータをアナログデータに変換し、出力端子１２を介して出力する。
【００１７】
【発明が解決しようとしている課題】
前述の実施例では、積分等化された再生信号の振幅を一定に保つために等化された信号の振幅をピーク検波し、その検波出力が一定に保たれるように制御する構成となっている。
【００１８】
しかしながら、図３に示したアイパターンからもわかるように、ピーク検波によれば、本来一定に保ちたい検出点の振幅ではなく、検出点以外の振幅を一定に保とうとする。このような検出点以外のピーク電圧は、データのパターンによって大きく変化し、特に磁気記録再生系の再生信号を積分等化した波形では、低周波ノイズが重畳しており、これによっても検波振幅が影響を受けるため、振幅レベルを一定に保つことが難しい。
【００１９】
そのため、データを正しく検出できず、再生データの誤りを増大させることになる。
【００２０】
前記課題を考慮して、本発明は、データ検出点のに応じた再生信号のレベルを正確に保つことができ、入力されたデータ中の誤りを少なくすることのできる信号処理装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
従来抱えている課題を解決し、前記目的を達成するため、本発明は、記録媒体から画像信号を再生する再生手段と、前記再生手段により再生された画像信号の振幅レベルを制御するレベル制御手段と、前記レベル制御手段から出力された画像信号をデジタル信号に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ記変換手段より出力されたデジタル画像信号を復号する画像復号手段と、前記Ａ／Ｄ変換手段から出力されたデジタル画像信号をパーシャルレスポンス方式の信号に変換する変換回路を有し、前記変換回路から出力されたパーシャルレスポンス方式の画像信号がゼロクロス点以外である場合の特定パターンを前記Ａ／Ｄ変換手段より出力されたデジタル画像信号中より検出するパターン検出手段と、前記パターン検出手段の出力に応じたタイミングで前記変換回路から出力されたパーシャルレスポンス方式の画像信号中の前記特定パターンの部分を抽出する抽出手段と、前記抽出手段により抽出された前記特定パターンのデジタル画像信号に基づいて前記パーシャルレスポンス方式の画像信号の振幅を検出し、この検出した振幅に基づいて前記レベル制御手段を制御する振幅検出手段とを備えて構成されている。
【００２２】
【作用】
本発明はこのように構成したので、特定パターンを有するデータの検出点を精度よく検出でき、データ検出点における信号のレベルを正確に検出することが可能になる。
【００２３】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
【００２４】
図１は本発明の実施例としてのデジタルＶＴＲの再生系の構成を示したブロック図であり、図１０と同様の動作をするものについては同一番号を付して詳細な説明は省略する。
【００２５】
まず、図１におけるＡ／Ｄ変換器５の動作クロックの発生回路について説明する。図１において、３０はデジタル位相検出回路で、パターン検出回路３１とサンプルホールド回路３２から構成されている。
【００２６】
このような構成において、パターン検出回路３１には、Ａ／Ｄ変換器５により変換されたデジタル信号が供給され、そのパターンに応じた信号を出力する。なお、本実施例においては、Ａ／Ｄ変換器５は再生信号を４ビットのデジタル信号に変換するものとする。
【００２７】
パターン検出回路３１は、後述のように入力信号に現れるいくつかのパターンを検出するように構成されており、これら複数のパターンを検出することによりサンプルホールド回路３２の出力には、再生信号とＡ／Ｄ変換のクロックとの位相差に応じた信号が得られる。
【００２８】
図２はデジタル位相検出回路３０の具体的な構成を示すブロック図である。
【００２９】
図において、３１１〜３１４はＡ／Ｄ変換されたデジタル信号３０１を１クロック毎に遅延させる遅延回路、３１５は遅延回路３１１〜３１４の出力から特定パターンを検出する論理演算回路からなるデコーダである。これら各要素３１１〜３１６によりパターン検出回路３１が構成されている。
【００３０】
また、３２１は減算器３１６の出力を反転する符号反転回路、３２２は減算器３１６の出力と符号反転回路３２１の出力とをデコーダ３１５から出力される信号ｓにより切り換えるスイッチ、３２３はスイッチ３２２の出力をデコーダ３１５から出力される信号ｐｈでサンプルホールドし、位相検出出力として出力するラッチ回路である。これら各要素３２１〜３２３によりサンプルホールド回路３２が構成されている。
【００３１】
このような構成において、Ａ／Ｄ変換された再生信号は３０１に入力され、各遅延回路３１１〜３１４により順次遅延される。遅延回路３１１，３１３の出力は減算器３１６に出力され、その出力はＰＲ（１，０，−１）信号となる。
【００３２】
ここで、入力データ及び各遅延回路３１１〜３１４の４ビット出力データのＭＳＢをａ，ｂ，ｃ，ｄ，ｅとする。また、再生信号をＡ／Ｄ変換する際に再生信号の平均値がＡ／Ｄ変換レンジの中央にくるように設定しておけば、ａ，ｂ，ｃ，ｄ，ｅは再生データ列を積分検出した２値データ列となる。このデータ列をデコーダ３１５に入力し、後述のような論理演算により特定パターンを検出し、信号ｓ及びｐｈ１を得る。
【００３３】
信号ｓはスイッチ３２２を制御し、減算器３１６の出力と、この出力を符号反転回路３２１で符号反転した信号とを選択的に出力する。また信号ｐｈはラッチ回路３２３の端子Ｅに供給されることによりラッチ回路３２３を制御し、スイッチ３２２の出力を信号ｐｈのタイミングでサンプルホールドする。
【００３４】
次に、信号ｓ及びｐｈの出力について説明する。
【００３５】
図３（ｂ）は前述のようにＰＲ（１，０，−１）信号のアイパターンである。このアイパターンはデータ検出点で３値の値をとる。そして、このアイパターンのゼロクロス点を見ると、ゼロクロス点を通過する信号はデータと検出点との位相差に比例した傾きを持っていることがわかる。
【００３６】
ただし、この傾きは正負両方の値を持っている。そのため、デコーダ３１５において信号ｓがこの傾きの正負を判別し、信号ｐｈがゼロクロス点であることを判別するように所定の論理演算を行うことによって再生信号中の特定パターンを検出する。従って、デジタル位相検出回路３０の位相検出出力３０２はその平均レベルがデータ検出点との位相差に比例した値となる。
【００３７】
前記アイパターンからもわかるように、ゼロクロス点での傾きはデータのパターンによってさまざまな値をとり、位相比較特性の傾き（位相検出感度）もデータのパターンによって変動するが、ＰＬＬのループ内で使用される場合は、ループゲインの平均値の変動となるだけであり問題とならない。
【００３８】
前述のような信号ｓ及びｐｈを求める方法として、本実施例では積分検出されたデータ列から論理演算によって特定パターンを検出し、信号ｓ及びｐｈを出力する。表１に信号ｓ及びｐｈの真理値表の一例を示す。
【００３９】
【表１】
【００４０】
この表１には積分検出データａｂｃｄｅに対してｂ−ｄ、即ち減算器３１６の出力及び信号ｓ，ｐｈの論理を示した。ｓはｂ−ｄの傾きが正か負か、ｐｈはｂ−ｄがゼロクロス点であるかどうか、即ち特定パターンのデータが入力されたかどうかを示す。この真理値表から、信号ｓ，ｐｈは簡単な論理演算で表せることがわかる。例えば、
【００４１】
【外１】
と表せる。
【００４２】
この論理は、積分検出されたデータａｂｃｄｅに誤りがない場合に成り立つ。データとクロックとの位相がずれるに従って、検出出力３０２としてそのずれ量に比例した値が出力される。その結果、デジタル位相検出回路３０も誤ったタイミングにてデータをサンプリングするようになるが、検出出力３０２がループフィルタ２１を介してＶＣＯ２０に出力され、その発振周波数が再生信号とクロックとの位相差をなくすように変動するため、すぐに位相ロック状態に引き込まれる。
【００４３】
本実施例における位相比較特性を図４に示す。図４では約±１００°の範囲にわたってリニアな位相比較特性が得られており、ＰＬＬとして十分な位相ロックレンジが得られる。
【００４４】
本実施例のように、デジタル位相検出回路３０を用いてクロックを抽出するＰＬＬを構成すると、クロックが入力したタイミングでサンプリングされたＰＲ（１，０，−１）データそのものがゼロクロス点に落ち着くように制御されるため、ＰＬＬのロック位相が検出点に自動的に追従し、正確にデータを検出することができる。
【００４５】
また、ループフィルタ２０もデジタル演算で実現すれば、アナログ回路で問題となるＤＣオフセット等もなくなり、ＰＬＬ部分の調整はほとんど必要なくなる。なお、ＶＣＯ２０の出力はＡ／Ｄ変換器５だけでなく、装置の各回路の動作クロックとして供給される。
【００４６】
次に、デジタル振幅検出回路４０について説明する。
【００４７】
図５はデジタル振幅検出回路４０の具体的な構成例を示すブロック図である。
【００４８】
図５において、４１１は入力データを２クロック分遅延させる遅延回路、４１２は遅延回路４１１の入出力データの排他的論理和をとるＥＸＯＲ回路、４１３は遅延回路４１１の入出力データを減算し、ＰＲ（１，０，−１）データを得る減算器である。また、４２１，４２２及び４２３は図２における符号反転回路３２１，スイッチ３２２及びラッチ３２３と同様の動作を行う。ただし、スイッチ４２２は後述のｓｉｇｎ信号により制御される。
【００４９】
図５において、減算器４１３の出力であるＰＲ（１，０，−１）データは、前述のように図３（ｂ）に示したアイパターンとなっている。データ検出点における３値のうち、ゼロクロス点以外の２値は再生データの振幅を示している。
【００５０】
本実施例では、ＥＸＯＲ回路４１２により特定のパターンを検出し、減算器４１３の出力がゼロクロス点以外のときにサンプルホールドすることにより検出データの振幅を検出している。
【００５１】
ここで、減算器４１３の出力がゼロクロス点以外であることを検出するには、前述の位相検出回路３０の構成で説明したのと同様の手法を用いればよい。すなわち、ＥＸＯＲ回路４１２により、減算器４１３の出力がゼロクロス点以外である場合の特定パターンを検出し、信号ａｈをラッチ回路４２３に出力する。ラッチ回路４２３は信号ａｈが入力されたタイミングでスイッチ４２２からの出力データをラッチして出力する。
【００５２】
表１にａｈとして信号ａｈの論理を示す。ａｈが０のタイミングでラッチ回路４２３が動作する。遅延回路４１１の入力，出力を前述のように２値検出した結果をｂ，ｄとすると、
【００５３】
【外２】
と表せることがわかる。
【００５４】
また、スイッチ４２２の切り換えは、ＰＲ（１，０，−１）データの符号（ＭＳＢ）（表１においては、ｂ−ｄの中央のデータ）を用いてもよいが、表１のｓｉｇｎをみると、ｄまたはｂの反転データを用いてもよいことがわかる。
【００５５】
このように、本実施例においては、再生データ中から、ＰＲ（１，０，−１）データが振幅を示している場合の特定パターンを検出し、この検出出力に基づいてＰＲ（１，０，−１）データをサンプルホールドすることにより再生信号の振幅を検出しているので、データの検出点における振幅を正確に検出することができる。
【００５６】
また、前述のＰＬＬと同様に、ループフィルタ２４もデジタル回路で構成することによりＡＧＣループの方もすべてデジタル回路として構成でき、アナログ回路で必要であった回路の調整等が必要なくなる。
【００５７】
以上の説明では、データ演算の精度（ビット数）は４ビットのデータにより演算を行うことにしたが、通常５ビット以下で十分な特性（Ｓ／Ｎ）が得られ、装置の性能との兼ね合いで、２ビット程度まで減ずることも可能であり、その場合には回路規模も小さくなる。
【００５８】
前述の実施例では、位相検出回路３０と振幅検出回路４０のパターン検出回路はそれぞれ別々に設けていたが、前述のように、その動作は同様であり、各検出回路にてパターン検出回路を共用することも可能である。以下、本発明の第２の実施例としてパターン検出回路を共用した場合について説明する。
【００５９】
図６は本実施例のデジタルＶＴＲの再生系の構成を示す図で、図においては位相検出と振幅検出を位相・振幅検出回路５０により行う。その他の部分は図１と同様である。
【００６０】
位相・振幅検出回路５０の具体的な構成例を図７に示す。
【００６１】
図７において、５１１〜５１４は前述の遅延回路と同様に入力データ５０１を１クロックづつ遅延する遅延回路、５１５は減算器５１６の出力であるＰＲ（１，０，−１）データがゼロクロス点にあるか否かを特定パターンを検出することにより検出し、信号ｓ，ｐｈ，ａｈを出力するデコーダである。これら５１１〜５１６でパターン検出回路５１を構成している。
【００６２】
また、５２１は減算器５１６の出力の符号を反転して出力する符号反転回路、５２２，５２３は符号反転回路５２１の入出力データを選択的に出力するスイッチ、５２４，５２５はスイッチ５２２，５２３の出力データをそれぞれ信号ｐｈ，ａｈのタイミングでラッチするラッチ回路である。これら５２１〜５２５でサンプルホールド回路５２を構成している。なお、スイッチ５２２は信号ｓにより制御され、スイッチ５２３は信号ｓｉｇｎにより制御される。また、５０２は位相検出出力、５０３は振幅検出出力である。
【００６３】
位相・振幅検出回路５０の動作については前述の実施例とほぼ同様である。即ち、デコーダ５１５は減算器５１６の出力データがゼロクロス点であることを示す特定パターンを前述の論理演算により検出すると、ラッチ回路５２４に信号ｐｈを出力し、スイッチ５２２から出力されたＰＲ（１，０，−１）データをサンプルホールドする。また、このとき検出データの傾きを示す信号ｓをスイッチ５２２に出力し、符号反転回路５２１の入出力データを選択して出力する。位相検出出力５０２はループフィルタ２１により平均化されてＶＣＯ２０に出力され、前述のようにその発振周波数を制御する。
【００６４】
また、振幅検出については、デコーダ５１５がデータｂ，ｄに基づいて前述のように減算器５１６の出力がゼロクロス点でないことを示す特定パターンを検出すると、ラッチ回路５２５に信号ａｈを出力し、スイッチ５２３から出力されたＰＲ（１，０，−１）データをサンプルホールドする。スイッチ５２３は前述のように信号ｓｉｇｎにより制御され、符号反転回路５２１の入出力データを選択して出力する。振幅検出出力５０３はループフィルタ２４により平均化されてＧＣＡ４に出力され、前述のように再生信号のレベルを制御する。
【００６５】
このように、本実施例では、共通のパターン検出回路を用いて特定のパターンを検出し、この検出出力に基づいて位相検出及び振幅検出を行っているので、再生データの検出点におけるクロックとの位相ずれ及び再生データの振幅を正確に検出できると共に、回路規模をより小さくすることが可能になる。
【００６６】
前述の実施例は、本発明をデジタルＶＴＲに適用した場合について説明したが、本発明はこれに限られることはなく、２値データを伝送，再生する系、例えば電波や光等による通信、光ディスク等にも適用可能であり、同様の作用効果を有するものである。この場合、それぞれの伝送路の性質に応じてＰＲ（１，０，−１）以外の例えばＰＲ（１，−１），ＰＲ（１，１）等３値の検出を選び、前述の実施例と同様の位相・振幅検出回路を構成することも可能である。
【００６７】
一例として、ＰＲ（１，−１）の場合のデジタル位相・振幅検出回路５０の構成例を図８，図９に示す。図８，図９においては、減算器５１６が１クロック遅延したデータ間の差をとっているのと、デコーダ５１５の論理とが図７と異なっている。
【００６８】
即ち、図８においては、１個の遅延回路５１１を用いると共に、デコーダ５１５の代わりにＥＸＯＲゲートを用い、このＥＸＯＲゲートの入力と出力のＭＳＢであるデータｂ，ｃにより信号ｐｈ，ａｈを得ると共に、ｃを信号ｓとしている。
【００６９】
また、図９では３個の遅延回路５１１〜５１３を用い、各遅延出力及び再生データ５０１のＭＳＢをａｂｃｄとしてデコーダ５１５に出力することにより、図示の論理式により信号ｐｈ，ｓを得ると共に、データｂ，ｃのＥＸＯＲの反転出力を検出することにより信号ａｈを得ている。
【００７０】
また、前述の実施例では、各検出回路に遅延回路及び減算器を設けたが、各検出回路における遅延回路と減算器を図１，図６における遅延回路６及び減算器７と共用することも可能であり、この場合には更なる装置の小型化が可能になる。
【００７１】
【発明の効果】
以上の説明から明らかなように、本発明では、再生されたデジタル画像信号中の特定パターンを検出し、この特定パターンのデジタル画像信号に基づいてデジタル画像信号の振幅を検出しているので、特定パターンを有するデータの検出点において正確に再生された画像信号の振幅を検出することができる。
【００７２】
また、このように検出した再生信号の振幅に応じて再生信号のレベルを制御することにより、データの検出点において再生信号のレベルを常に一定に保つことができ、再生データ中の誤りを少なくすることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施例としてのデジタルＶＴＲの構成を示すブロック図である。
【図２】図１の装置におけるデジタル位相検出回路の構成を示すブロック図である。
【図３】再生データのアイパターンを示す図である。
【図４】図２の回路の位相比較特性を示す図である。
【図５】図１の装置におけるデジタル振幅検出回路の構成を示すブロック図である。
【図６】本発明の他の実施例としてのデジタルＶＴＲの構成を示すブロック図である。
【図７】図６の装置におけるデジタル位相・振幅検出回路の構成を示すブロック図である。
【図８】デジタル位相・振幅検出回路の他の構成例を示すブロック図である。
【図９】デジタル位相・振幅検出回路の更に他の構成例を示すブロック図である。
【図１０】従来のデジタルＶＴＲの構成を示すブロック図である。
【図１１】再生信号の特性を示す図である。
【符号の説明】
４ ゲインコントロールアンプ
５ Ａ／Ｄ変換器
３０ デジタル位相検出回路
４０ デジタル振幅検出回路
５０ デジタル位相・振幅検出回路
【産業上の利用分野】
本発明は、信号処理装置に関し、特には、記録媒体から再生されたデジタル信号のレベルの制御に関するものである。
【０００２】
【従来の技術】
従来、デジタルＶＴＲ等のように高速度のデータを伝送（記録再生）する装置において、受信データ列からクロックを抽出する場合にフェイズロックドループ（以下ＰＬＬ）を用いることが知られている。
【０００３】
また、高密度磁気記録を行うデジタルＶＴＲにおいては、再生データの検出方式としてパーシャルレスポンス１，０，−１方式（以下ＰＲ（１，０，−１））を用いることが多くなっている。
【０００４】
図１０はこのようなデジタルＶＴＲの再生系の構成例を示すブロック図である。
【０００５】
図１０において、磁気テープ１に記録されているデジタル信号が磁気ヘッド２により再生され、再生等化回路３に出力される。ここで、磁気ヘッド２の再生周波数特性は、面内記録媒体とリング型磁気ヘッドとの組み合わせの場合、図１１（ａ）に示すように、低域では微分特性、高域では各種の損失により減衰特性となっている。
【０００６】
そこで図１１（ｂ）に示すような周波数特性を持つ再生等化回路３を用いて、例えば等化後の周波数特性が図１１（ｃ）に示したコサインロールオフ特性となるように等化する。コサインロールオフ特性はデータ検出点において波形干渉が最小となるような特性であり、等化された信号を２値判別することにより、記録されたデータが復元される。
【０００７】
このような等化を積分等化と呼び、積分等化された信号の正負をコンパレータ等により判定するデータ検出方を積分検出と呼ぶ。
【０００８】
ここで、前述のように積分等化された信号のアイパターンを図３（ａ）に示す。
【０００９】
積分等化された信号のアイパターンは図のようになり、データを正確に検出するためには、アイ開口の最大となる点を正確にサンプリングするためのクロックを発生することが必要になる。このクロックは、位相検出回路２２，ループフィルタ２１，電圧制御発振器（以下ＶＣＯ）２０からなるＰＬＬにより発生する。
【００１０】
ＶＣＯ２０で発生されたクロックと、再生等化回路３の出力信号との位相差を位相検出回路２２により検出し、位相差信号をループフィルタ２１を通じてＶＣＯ２０に出力し、ＶＣＯ２０の発振周波数を制御することにより位相検出回路２２における位相差がほぼ０になるように位相ロックをかける。また、このときループフィルタ２１の周波数特性，ゲイン，ＶＣＯ２０の感度等のＰＬＬの位相応答特性がＶＴＲのヘッドテープ系により発生するジッタを十分吸収し、かつ各種ノイズに応答しにくくなるように設定する。
【００１１】
このようにＡ／Ｄ変換器５のクロックを得るためのＰＬＬを構成し、例えば位相検出回路２２の動作点を調整する等してＰＬＬのロックの位相を調整することによりアイ開口が最大となる点をサンプルすることができる。
【００１２】
また、このように正しくデータを検出するために、検出点の振幅を一定に保つ必要がある。このため、振幅検出回路２３，ループフィルタ２４及びＧＣＡ４によりオートゲインコントロールループ（以下ＡＧＣループ）が構成されている。
【００１３】
振幅検出回路２３は等化された信号のピーク値を検出する検波回路を有し、検出されたピーク値はループフィルタ２４によりその低域成分のみが通過されると共に増幅され、ＧＣＡ回路４の制御端子に出力される。このように構成することにより振幅検波出力がほぼ一定に保たれるようにＧＣＡ４のゲインが制御される。
【００１４】
積分等化された信号は前述のＰＬＬにより発生したクロックで制御されるＡ／Ｄ変換器５によりサンプリングされ、デジタル信号に変換される。デジタル信号に変換された再生信号は遅延回路６により２クロック分遅延され、減算器７によりもとの信号を減算する。この操作により積分等化波形はＰＲ（１，０，−１）特性を有する波形に変換され、そのアイパターンは図３（ｂ）に示すように３値になる。
【００１５】
次に、このＰＲ（１，０，−１）信号はビタビ復号回路８により最尤復号される。
【００１６】
ＰＲ（１，０，−１）方式と、ビタビ復号との組み合わせは、高密度磁気記録を用いるデジタルＶＴＲ等でよく用いられ、磁気記録系の低域特性の悪さ（Ｓ／Ｎ，波形歪み等）を回避し、伝送誤りを最小限に保つことができる。ビタビ復号回路８により復号された再生データは誤り訂正回路９により、記録時に付加したパリティデータを用いて伝送路で生じた誤りを訂正され、画像復号回路１０に出力される。画像復号回路１０は記録時に圧縮された再生データの情報量を伸長し、Ｄ／Ａ変換器１１に出力する。Ｄ／Ａ変換器１１は入力デジタルデータをアナログデータに変換し、出力端子１２を介して出力する。
【００１７】
【発明が解決しようとしている課題】
前述の実施例では、積分等化された再生信号の振幅を一定に保つために等化された信号の振幅をピーク検波し、その検波出力が一定に保たれるように制御する構成となっている。
【００１８】
しかしながら、図３に示したアイパターンからもわかるように、ピーク検波によれば、本来一定に保ちたい検出点の振幅ではなく、検出点以外の振幅を一定に保とうとする。このような検出点以外のピーク電圧は、データのパターンによって大きく変化し、特に磁気記録再生系の再生信号を積分等化した波形では、低周波ノイズが重畳しており、これによっても検波振幅が影響を受けるため、振幅レベルを一定に保つことが難しい。
【００１９】
そのため、データを正しく検出できず、再生データの誤りを増大させることになる。
【００２０】
前記課題を考慮して、本発明は、データ検出点のに応じた再生信号のレベルを正確に保つことができ、入力されたデータ中の誤りを少なくすることのできる信号処理装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
従来抱えている課題を解決し、前記目的を達成するため、本発明は、記録媒体から画像信号を再生する再生手段と、前記再生手段により再生された画像信号の振幅レベルを制御するレベル制御手段と、前記レベル制御手段から出力された画像信号をデジタル信号に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ記変換手段より出力されたデジタル画像信号を復号する画像復号手段と、前記Ａ／Ｄ変換手段から出力されたデジタル画像信号をパーシャルレスポンス方式の信号に変換する変換回路を有し、前記変換回路から出力されたパーシャルレスポンス方式の画像信号がゼロクロス点以外である場合の特定パターンを前記Ａ／Ｄ変換手段より出力されたデジタル画像信号中より検出するパターン検出手段と、前記パターン検出手段の出力に応じたタイミングで前記変換回路から出力されたパーシャルレスポンス方式の画像信号中の前記特定パターンの部分を抽出する抽出手段と、前記抽出手段により抽出された前記特定パターンのデジタル画像信号に基づいて前記パーシャルレスポンス方式の画像信号の振幅を検出し、この検出した振幅に基づいて前記レベル制御手段を制御する振幅検出手段とを備えて構成されている。
【００２２】
【作用】
本発明はこのように構成したので、特定パターンを有するデータの検出点を精度よく検出でき、データ検出点における信号のレベルを正確に検出することが可能になる。
【００２３】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
【００２４】
図１は本発明の実施例としてのデジタルＶＴＲの再生系の構成を示したブロック図であり、図１０と同様の動作をするものについては同一番号を付して詳細な説明は省略する。
【００２５】
まず、図１におけるＡ／Ｄ変換器５の動作クロックの発生回路について説明する。図１において、３０はデジタル位相検出回路で、パターン検出回路３１とサンプルホールド回路３２から構成されている。
【００２６】
このような構成において、パターン検出回路３１には、Ａ／Ｄ変換器５により変換されたデジタル信号が供給され、そのパターンに応じた信号を出力する。なお、本実施例においては、Ａ／Ｄ変換器５は再生信号を４ビットのデジタル信号に変換するものとする。
【００２７】
パターン検出回路３１は、後述のように入力信号に現れるいくつかのパターンを検出するように構成されており、これら複数のパターンを検出することによりサンプルホールド回路３２の出力には、再生信号とＡ／Ｄ変換のクロックとの位相差に応じた信号が得られる。
【００２８】
図２はデジタル位相検出回路３０の具体的な構成を示すブロック図である。
【００２９】
図において、３１１〜３１４はＡ／Ｄ変換されたデジタル信号３０１を１クロック毎に遅延させる遅延回路、３１５は遅延回路３１１〜３１４の出力から特定パターンを検出する論理演算回路からなるデコーダである。これら各要素３１１〜３１６によりパターン検出回路３１が構成されている。
【００３０】
また、３２１は減算器３１６の出力を反転する符号反転回路、３２２は減算器３１６の出力と符号反転回路３２１の出力とをデコーダ３１５から出力される信号ｓにより切り換えるスイッチ、３２３はスイッチ３２２の出力をデコーダ３１５から出力される信号ｐｈでサンプルホールドし、位相検出出力として出力するラッチ回路である。これら各要素３２１〜３２３によりサンプルホールド回路３２が構成されている。
【００３１】
このような構成において、Ａ／Ｄ変換された再生信号は３０１に入力され、各遅延回路３１１〜３１４により順次遅延される。遅延回路３１１，３１３の出力は減算器３１６に出力され、その出力はＰＲ（１，０，−１）信号となる。
【００３２】
ここで、入力データ及び各遅延回路３１１〜３１４の４ビット出力データのＭＳＢをａ，ｂ，ｃ，ｄ，ｅとする。また、再生信号をＡ／Ｄ変換する際に再生信号の平均値がＡ／Ｄ変換レンジの中央にくるように設定しておけば、ａ，ｂ，ｃ，ｄ，ｅは再生データ列を積分検出した２値データ列となる。このデータ列をデコーダ３１５に入力し、後述のような論理演算により特定パターンを検出し、信号ｓ及びｐｈ１を得る。
【００３３】
信号ｓはスイッチ３２２を制御し、減算器３１６の出力と、この出力を符号反転回路３２１で符号反転した信号とを選択的に出力する。また信号ｐｈはラッチ回路３２３の端子Ｅに供給されることによりラッチ回路３２３を制御し、スイッチ３２２の出力を信号ｐｈのタイミングでサンプルホールドする。
【００３４】
次に、信号ｓ及びｐｈの出力について説明する。
【００３５】
図３（ｂ）は前述のようにＰＲ（１，０，−１）信号のアイパターンである。このアイパターンはデータ検出点で３値の値をとる。そして、このアイパターンのゼロクロス点を見ると、ゼロクロス点を通過する信号はデータと検出点との位相差に比例した傾きを持っていることがわかる。
【００３６】
ただし、この傾きは正負両方の値を持っている。そのため、デコーダ３１５において信号ｓがこの傾きの正負を判別し、信号ｐｈがゼロクロス点であることを判別するように所定の論理演算を行うことによって再生信号中の特定パターンを検出する。従って、デジタル位相検出回路３０の位相検出出力３０２はその平均レベルがデータ検出点との位相差に比例した値となる。
【００３７】
前記アイパターンからもわかるように、ゼロクロス点での傾きはデータのパターンによってさまざまな値をとり、位相比較特性の傾き（位相検出感度）もデータのパターンによって変動するが、ＰＬＬのループ内で使用される場合は、ループゲインの平均値の変動となるだけであり問題とならない。
【００３８】
前述のような信号ｓ及びｐｈを求める方法として、本実施例では積分検出されたデータ列から論理演算によって特定パターンを検出し、信号ｓ及びｐｈを出力する。表１に信号ｓ及びｐｈの真理値表の一例を示す。
【００３９】
【表１】
この表１には積分検出データａｂｃｄｅに対してｂ−ｄ、即ち減算器３１６の出力及び信号ｓ，ｐｈの論理を示した。ｓはｂ−ｄの傾きが正か負か、ｐｈはｂ−ｄがゼロクロス点であるかどうか、即ち特定パターンのデータが入力されたかどうかを示す。この真理値表から、信号ｓ，ｐｈは簡単な論理演算で表せることがわかる。例えば、
【００４１】
【外１】
【００４２】
この論理は、積分検出されたデータａｂｃｄｅに誤りがない場合に成り立つ。データとクロックとの位相がずれるに従って、検出出力３０２としてそのずれ量に比例した値が出力される。その結果、デジタル位相検出回路３０も誤ったタイミングにてデータをサンプリングするようになるが、検出出力３０２がループフィルタ２１を介してＶＣＯ２０に出力され、その発振周波数が再生信号とクロックとの位相差をなくすように変動するため、すぐに位相ロック状態に引き込まれる。
【００４３】
本実施例における位相比較特性を図４に示す。図４では約±１００°の範囲にわたってリニアな位相比較特性が得られており、ＰＬＬとして十分な位相ロックレンジが得られる。
【００４４】
本実施例のように、デジタル位相検出回路３０を用いてクロックを抽出するＰＬＬを構成すると、クロックが入力したタイミングでサンプリングされたＰＲ（１，０，−１）データそのものがゼロクロス点に落ち着くように制御されるため、ＰＬＬのロック位相が検出点に自動的に追従し、正確にデータを検出することができる。
【００４５】
また、ループフィルタ２０もデジタル演算で実現すれば、アナログ回路で問題となるＤＣオフセット等もなくなり、ＰＬＬ部分の調整はほとんど必要なくなる。なお、ＶＣＯ２０の出力はＡ／Ｄ変換器５だけでなく、装置の各回路の動作クロックとして供給される。
【００４６】
次に、デジタル振幅検出回路４０について説明する。
【００４７】
図５はデジタル振幅検出回路４０の具体的な構成例を示すブロック図である。
【００４８】
図５において、４１１は入力データを２クロック分遅延させる遅延回路、４１２は遅延回路４１１の入出力データの排他的論理和をとるＥＸＯＲ回路、４１３は遅延回路４１１の入出力データを減算し、ＰＲ（１，０，−１）データを得る減算器である。また、４２１，４２２及び４２３は図２における符号反転回路３２１，スイッチ３２２及びラッチ３２３と同様の動作を行う。ただし、スイッチ４２２は後述のｓｉｇｎ信号により制御される。
【００４９】
図５において、減算器４１３の出力であるＰＲ（１，０，−１）データは、前述のように図３（ｂ）に示したアイパターンとなっている。データ検出点における３値のうち、ゼロクロス点以外の２値は再生データの振幅を示している。
【００５０】
本実施例では、ＥＸＯＲ回路４１２により特定のパターンを検出し、減算器４１３の出力がゼロクロス点以外のときにサンプルホールドすることにより検出データの振幅を検出している。
【００５１】
ここで、減算器４１３の出力がゼロクロス点以外であることを検出するには、前述の位相検出回路３０の構成で説明したのと同様の手法を用いればよい。すなわち、ＥＸＯＲ回路４１２により、減算器４１３の出力がゼロクロス点以外である場合の特定パターンを検出し、信号ａｈをラッチ回路４２３に出力する。ラッチ回路４２３は信号ａｈが入力されたタイミングでスイッチ４２２からの出力データをラッチして出力する。
【００５２】
表１にａｈとして信号ａｈの論理を示す。ａｈが０のタイミングでラッチ回路４２３が動作する。遅延回路４１１の入力，出力を前述のように２値検出した結果をｂ，ｄとすると、
【００５３】
【外２】
【００５４】
また、スイッチ４２２の切り換えは、ＰＲ（１，０，−１）データの符号（ＭＳＢ）（表１においては、ｂ−ｄの中央のデータ）を用いてもよいが、表１のｓｉｇｎをみると、ｄまたはｂの反転データを用いてもよいことがわかる。
【００５５】
このように、本実施例においては、再生データ中から、ＰＲ（１，０，−１）データが振幅を示している場合の特定パターンを検出し、この検出出力に基づいてＰＲ（１，０，−１）データをサンプルホールドすることにより再生信号の振幅を検出しているので、データの検出点における振幅を正確に検出することができる。
【００５６】
また、前述のＰＬＬと同様に、ループフィルタ２４もデジタル回路で構成することによりＡＧＣループの方もすべてデジタル回路として構成でき、アナログ回路で必要であった回路の調整等が必要なくなる。
【００５７】
以上の説明では、データ演算の精度（ビット数）は４ビットのデータにより演算を行うことにしたが、通常５ビット以下で十分な特性（Ｓ／Ｎ）が得られ、装置の性能との兼ね合いで、２ビット程度まで減ずることも可能であり、その場合には回路規模も小さくなる。
【００５８】
前述の実施例では、位相検出回路３０と振幅検出回路４０のパターン検出回路はそれぞれ別々に設けていたが、前述のように、その動作は同様であり、各検出回路にてパターン検出回路を共用することも可能である。以下、本発明の第２の実施例としてパターン検出回路を共用した場合について説明する。
【００５９】
図６は本実施例のデジタルＶＴＲの再生系の構成を示す図で、図においては位相検出と振幅検出を位相・振幅検出回路５０により行う。その他の部分は図１と同様である。
【００６０】
位相・振幅検出回路５０の具体的な構成例を図７に示す。
【００６１】
図７において、５１１〜５１４は前述の遅延回路と同様に入力データ５０１を１クロックづつ遅延する遅延回路、５１５は減算器５１６の出力であるＰＲ（１，０，−１）データがゼロクロス点にあるか否かを特定パターンを検出することにより検出し、信号ｓ，ｐｈ，ａｈを出力するデコーダである。これら５１１〜５１６でパターン検出回路５１を構成している。
【００６２】
また、５２１は減算器５１６の出力の符号を反転して出力する符号反転回路、５２２，５２３は符号反転回路５２１の入出力データを選択的に出力するスイッチ、５２４，５２５はスイッチ５２２，５２３の出力データをそれぞれ信号ｐｈ，ａｈのタイミングでラッチするラッチ回路である。これら５２１〜５２５でサンプルホールド回路５２を構成している。なお、スイッチ５２２は信号ｓにより制御され、スイッチ５２３は信号ｓｉｇｎにより制御される。また、５０２は位相検出出力、５０３は振幅検出出力である。
【００６３】
位相・振幅検出回路５０の動作については前述の実施例とほぼ同様である。即ち、デコーダ５１５は減算器５１６の出力データがゼロクロス点であることを示す特定パターンを前述の論理演算により検出すると、ラッチ回路５２４に信号ｐｈを出力し、スイッチ５２２から出力されたＰＲ（１，０，−１）データをサンプルホールドする。また、このとき検出データの傾きを示す信号ｓをスイッチ５２２に出力し、符号反転回路５２１の入出力データを選択して出力する。位相検出出力５０２はループフィルタ２１により平均化されてＶＣＯ２０に出力され、前述のようにその発振周波数を制御する。
【００６４】
また、振幅検出については、デコーダ５１５がデータｂ，ｄに基づいて前述のように減算器５１６の出力がゼロクロス点でないことを示す特定パターンを検出すると、ラッチ回路５２５に信号ａｈを出力し、スイッチ５２３から出力されたＰＲ（１，０，−１）データをサンプルホールドする。スイッチ５２３は前述のように信号ｓｉｇｎにより制御され、符号反転回路５２１の入出力データを選択して出力する。振幅検出出力５０３はループフィルタ２４により平均化されてＧＣＡ４に出力され、前述のように再生信号のレベルを制御する。
【００６５】
このように、本実施例では、共通のパターン検出回路を用いて特定のパターンを検出し、この検出出力に基づいて位相検出及び振幅検出を行っているので、再生データの検出点におけるクロックとの位相ずれ及び再生データの振幅を正確に検出できると共に、回路規模をより小さくすることが可能になる。
【００６６】
前述の実施例は、本発明をデジタルＶＴＲに適用した場合について説明したが、本発明はこれに限られることはなく、２値データを伝送，再生する系、例えば電波や光等による通信、光ディスク等にも適用可能であり、同様の作用効果を有するものである。この場合、それぞれの伝送路の性質に応じてＰＲ（１，０，−１）以外の例えばＰＲ（１，−１），ＰＲ（１，１）等３値の検出を選び、前述の実施例と同様の位相・振幅検出回路を構成することも可能である。
【００６７】
一例として、ＰＲ（１，−１）の場合のデジタル位相・振幅検出回路５０の構成例を図８，図９に示す。図８，図９においては、減算器５１６が１クロック遅延したデータ間の差をとっているのと、デコーダ５１５の論理とが図７と異なっている。
【００６８】
即ち、図８においては、１個の遅延回路５１１を用いると共に、デコーダ５１５の代わりにＥＸＯＲゲートを用い、このＥＸＯＲゲートの入力と出力のＭＳＢであるデータｂ，ｃにより信号ｐｈ，ａｈを得ると共に、ｃを信号ｓとしている。
【００６９】
また、図９では３個の遅延回路５１１〜５１３を用い、各遅延出力及び再生データ５０１のＭＳＢをａｂｃｄとしてデコーダ５１５に出力することにより、図示の論理式により信号ｐｈ，ｓを得ると共に、データｂ，ｃのＥＸＯＲの反転出力を検出することにより信号ａｈを得ている。
【００７０】
また、前述の実施例では、各検出回路に遅延回路及び減算器を設けたが、各検出回路における遅延回路と減算器を図１，図６における遅延回路６及び減算器７と共用することも可能であり、この場合には更なる装置の小型化が可能になる。
【００７１】
【発明の効果】
以上の説明から明らかなように、本発明では、再生されたデジタル画像信号中の特定パターンを検出し、この特定パターンのデジタル画像信号に基づいてデジタル画像信号の振幅を検出しているので、特定パターンを有するデータの検出点において正確に再生された画像信号の振幅を検出することができる。
【００７２】
また、このように検出した再生信号の振幅に応じて再生信号のレベルを制御することにより、データの検出点において再生信号のレベルを常に一定に保つことができ、再生データ中の誤りを少なくすることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施例としてのデジタルＶＴＲの構成を示すブロック図である。
【図２】図１の装置におけるデジタル位相検出回路の構成を示すブロック図である。
【図３】再生データのアイパターンを示す図である。
【図４】図２の回路の位相比較特性を示す図である。
【図５】図１の装置におけるデジタル振幅検出回路の構成を示すブロック図である。
【図６】本発明の他の実施例としてのデジタルＶＴＲの構成を示すブロック図である。
【図７】図６の装置におけるデジタル位相・振幅検出回路の構成を示すブロック図である。
【図８】デジタル位相・振幅検出回路の他の構成例を示すブロック図である。
【図９】デジタル位相・振幅検出回路の更に他の構成例を示すブロック図である。
【図１０】従来のデジタルＶＴＲの構成を示すブロック図である。
【図１１】再生信号の特性を示す図である。
【符号の説明】
４ ゲインコントロールアンプ
５ Ａ／Ｄ変換器
３０ デジタル位相検出回路
４０ デジタル振幅検出回路
５０ デジタル位相・振幅検出回路
Claims (4)
- 記録媒体から画像信号を再生する再生手段と、
前記再生手段により再生された画像信号の振幅レベルを制御するレベル制御手段と、
前記レベル制御手段から出力された画像信号をデジタル信号に変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ記変換手段より出力されたデジタル画像信号を復号する画像復号手段と、
前記Ａ／Ｄ変換手段から出力されたデジタル画像信号をパーシャルレスポンス方式の信号に変換する変換回路を有し、前記変換回路から出力されたパーシャルレスポンス方式の画像信号がゼロクロス点以外である場合の特定パターンを前記Ａ／Ｄ変換手段より出力されたデジタル画像信号中より検出するパターン検出手段と、
前記パターン検出手段の出力に応じたタイミングで前記変換回路から出力されたパーシャルレスポンス方式の画像信号中の前記特定パターンの部分を抽出する抽出手段と、
前記抽出手段により抽出された前記特定パターンのデジタル画像信号に基づいて前記パーシャルレスポンス方式の画像信号の振幅を検出し、この検出した振幅に基づいて前記レベル制御手段を制御する振幅検出手段とを備えた信号処理装置。 - 前記パターン検出手段は、前記特定パターンとして複数のパターンを検出することを特徴とする請求項１に記載の信号処理装置。
- 前記パターン検出手段は、前記Ａ／Ｄ変換手段から出力されたデジタル画像信号をＮクロック（Ｎは１以上の整数）分遅延する遅延回路と、前記変換手段から出力されたデジタル画像信号と前記遅延回路の出力とを２値判定し、判定の結果得られるデータを用いて前記特定パターンを検出する検出回路とを備えたことを特徴とする請求項１に記載の信号処理装置。
- 前記パターン検出手段は、前記Ａ／Ｄ変換手段から出力されたデジタル画像信号をＮクロック（Ｎは１以上の整数）分遅延するＮ段に接続された遅延回路と、前記変換手段から出力されたデジタル画像信号と前記遅延回路の各段とから得られるＮ＋１個のデータを２値判定し、判定の結果得られるＮ＋１ビットのデータを用いて前記特定パターンを検出する検出回路とを有することを特徴とする請求項１に記載の信号処理装置。
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1995
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