JPH0863888A - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH0863888A JPH0863888A JP6200575A JP20057594A JPH0863888A JP H0863888 A JPH0863888 A JP H0863888A JP 6200575 A JP6200575 A JP 6200575A JP 20057594 A JP20057594 A JP 20057594A JP H0863888 A JPH0863888 A JP H0863888A
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- data
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- digital signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Abstract
(57)【要約】
【目的】 データ検出点のに応じた再生信号のレベルを
正確に保つことができ、再生データの誤りの少ない信号
処理装置を提供する。 【構成】 信号処理装置は、入力デジタル信号中の特定
パターンを検出する検出手段と、前記検出手段の出力に
応じたタイミングで前記入力デジタル信号の一部を抽出
する抽出手段と、前記抽出手段により抽出されたデジタ
ル信号に基づいて前記入力デジタル信号の振幅を検出す
る検出手段とを備えて構成されている。
正確に保つことができ、再生データの誤りの少ない信号
処理装置を提供する。 【構成】 信号処理装置は、入力デジタル信号中の特定
パターンを検出する検出手段と、前記検出手段の出力に
応じたタイミングで前記入力デジタル信号の一部を抽出
する抽出手段と、前記抽出手段により抽出されたデジタ
ル信号に基づいて前記入力デジタル信号の振幅を検出す
る検出手段とを備えて構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理装置に関し、
特には、記録媒体から再生されたデジタル信号のレベル
の制御に関するものである。
特には、記録媒体から再生されたデジタル信号のレベル
の制御に関するものである。
【０００２】
【従来の技術】従来、デジタルＶＴＲ等のように高速度
のデータを伝送（記録再生）する装置において、受信デ
ータ列からクロックを抽出する場合にフェイズロックド
ループ（以下ＰＬＬ）を用いることが知られている。
のデータを伝送（記録再生）する装置において、受信デ
ータ列からクロックを抽出する場合にフェイズロックド
ループ（以下ＰＬＬ）を用いることが知られている。
【０００３】また、高密度磁気記録を行うデジタルＶＴ
Ｒにおいては、再生データの検出方式としてパーシャル
レスポンス１，０，−１方式（以下ＰＲ（１，０，−
１））を用いることが多くなっている。
Ｒにおいては、再生データの検出方式としてパーシャル
レスポンス１，０，−１方式（以下ＰＲ（１，０，−
１））を用いることが多くなっている。
【０００４】図１０はこのようなデジタルＶＴＲの再生
系の構成例を示すブロック図である。
系の構成例を示すブロック図である。
【０００５】図１０において、磁気テープ１に記録され
ているデジタル信号が磁気ヘッド２により再生され、再
生等化回路３に出力される。ここで、磁気ヘッド２の再
生周波数特性は、面内記録媒体とリング型磁気ヘッドと
の組み合わせの場合、図１１（ａ）に示すように、低域
では微分特性、高域では各種の損失により減衰特性とな
っている。
ているデジタル信号が磁気ヘッド２により再生され、再
生等化回路３に出力される。ここで、磁気ヘッド２の再
生周波数特性は、面内記録媒体とリング型磁気ヘッドと
の組み合わせの場合、図１１（ａ）に示すように、低域
では微分特性、高域では各種の損失により減衰特性とな
っている。
【０００６】そこで図１１（ｂ）に示すような周波数特
性を持つ再生等化回路３を用いて、例えば等化後の周波
数特性が図１１（ｃ）に示したコサインロールオフ特性
となるように等化する。コサインロールオフ特性はデー
タ検出点において波形干渉が最小となるような特性であ
り、等化された信号を２値判別することにより、記録さ
れたデータが復元される。
性を持つ再生等化回路３を用いて、例えば等化後の周波
数特性が図１１（ｃ）に示したコサインロールオフ特性
となるように等化する。コサインロールオフ特性はデー
タ検出点において波形干渉が最小となるような特性であ
り、等化された信号を２値判別することにより、記録さ
れたデータが復元される。
【０００７】このような等化を積分等化と呼び、積分等
化された信号の正負をコンパレータ等により判定するデ
ータ検出方を積分検出と呼ぶ。
化された信号の正負をコンパレータ等により判定するデ
ータ検出方を積分検出と呼ぶ。
【０００８】ここで、前述のように積分等化された信号
のアイパターンを図３（ａ）に示す。
のアイパターンを図３（ａ）に示す。
【０００９】積分等化された信号のアイパターンは図の
ようになり、データを正確に検出するためには、アイ開
口の最大となる点を正確にサンプリングするためのクロ
ックを発生することが必要になる。このクロックは、位
相検出回路２２，ループフィルタ２１，電圧制御発振器
（以下ＶＣＯ）２０からなるＰＬＬにより発生する。
ようになり、データを正確に検出するためには、アイ開
口の最大となる点を正確にサンプリングするためのクロ
ックを発生することが必要になる。このクロックは、位
相検出回路２２，ループフィルタ２１，電圧制御発振器
（以下ＶＣＯ）２０からなるＰＬＬにより発生する。
【００１０】ＶＣＯ２０で発生されたクロックと、再生
等化回路３の出力信号との位相差を位相検出回路２２に
より検出し、位相差信号をループフィルタ２１を通じて
ＶＣＯ２０に出力し、ＶＣＯ２０の発振周波数を制御す
ることにより位相検出回路２２における位相差がほぼ０
になるように位相ロックをかける。また、このときルー
プフィルタ２１の周波数特性，ゲイン，ＶＣＯ２０の感
度等のＰＬＬの位相応答特性がＶＴＲのヘッドテープ系
により発生するジッタを十分吸収し、かつ各種ノイズに
応答しにくくなるように設定する。
等化回路３の出力信号との位相差を位相検出回路２２に
より検出し、位相差信号をループフィルタ２１を通じて
ＶＣＯ２０に出力し、ＶＣＯ２０の発振周波数を制御す
ることにより位相検出回路２２における位相差がほぼ０
になるように位相ロックをかける。また、このときルー
プフィルタ２１の周波数特性，ゲイン，ＶＣＯ２０の感
度等のＰＬＬの位相応答特性がＶＴＲのヘッドテープ系
により発生するジッタを十分吸収し、かつ各種ノイズに
応答しにくくなるように設定する。
【００１１】このようにＡ／Ｄ変換器５のクロックを得
るためのＰＬＬを構成し、例えば位相検出回路２２の動
作点を調整する等してＰＬＬのロックの位相を調整する
ことによりアイ開口が最大となる点をサンプルすること
ができる。
るためのＰＬＬを構成し、例えば位相検出回路２２の動
作点を調整する等してＰＬＬのロックの位相を調整する
ことによりアイ開口が最大となる点をサンプルすること
ができる。
【００１２】また、このように正しくデータを検出する
ために、検出点の振幅を一定に保つ必要がある。このた
め、振幅検出回路２３，ループフィルタ２４及びＧＣＡ
４によりオートゲインコントロールループ（以下ＡＧＣ
ループ）が構成されている。
ために、検出点の振幅を一定に保つ必要がある。このた
め、振幅検出回路２３，ループフィルタ２４及びＧＣＡ
４によりオートゲインコントロールループ（以下ＡＧＣ
ループ）が構成されている。
【００１３】振幅検出回路２３は等化された信号のピー
ク値を検出する検波回路を有し、検出されたピーク値は
ループフィルタ２４によりその低域成分のみが通過され
ると共に増幅され、ＧＣＡ回路４の制御端子に出力され
る。このように構成することにより振幅検波出力がほぼ
一定に保たれるようにＧＣＡ４のゲインが制御される。
ク値を検出する検波回路を有し、検出されたピーク値は
ループフィルタ２４によりその低域成分のみが通過され
ると共に増幅され、ＧＣＡ回路４の制御端子に出力され
る。このように構成することにより振幅検波出力がほぼ
一定に保たれるようにＧＣＡ４のゲインが制御される。
【００１４】積分等化された信号は前述のＰＬＬにより
発生したクロックで制御されるＡ／Ｄ変換器５によりサ
ンプリングされ、デジタル信号に変換される。デジタル
信号に変換された再生信号は遅延回路６により２クロッ
ク分遅延され、減算器７によりもとの信号を減算する。
この操作により積分等化波形はＰＲ（１，０，−１）特
性を有する波形に変換され、そのアイパターンは図３
（ｂ）に示すように３値になる。
発生したクロックで制御されるＡ／Ｄ変換器５によりサ
ンプリングされ、デジタル信号に変換される。デジタル
信号に変換された再生信号は遅延回路６により２クロッ
ク分遅延され、減算器７によりもとの信号を減算する。
この操作により積分等化波形はＰＲ（１，０，−１）特
性を有する波形に変換され、そのアイパターンは図３
（ｂ）に示すように３値になる。
【００１５】次に、このＰＲ（１，０，−１）信号はビ
タビ復号回路８により最尤復号される。
タビ復号回路８により最尤復号される。
【００１６】ＰＲ（１，０，−１）方式と、ビタビ復号
との組み合わせは、高密度磁気記録を用いるデジタルＶ
ＴＲ等でよく用いられ、磁気記録系の低域特性の悪さ
（Ｓ／Ｎ，波形歪み等）を回避し、伝送誤りを最小限に
保つことができる。ビタビ復号回路８により復号された
再生データは誤り訂正回路９により、記録時に付加した
パリティデータを用いて伝送路で生じた誤りを訂正さ
れ、画像復号回路１０に出力される。画像復号回路１０
は記録時に圧縮された再生データの情報量を伸長し、Ｄ
／Ａ変換器１１に出力する。Ｄ／Ａ変換器１１は入力デ
ジタルデータをアナログデータに変換し、出力端子１２
を介して出力する。
との組み合わせは、高密度磁気記録を用いるデジタルＶ
ＴＲ等でよく用いられ、磁気記録系の低域特性の悪さ
（Ｓ／Ｎ，波形歪み等）を回避し、伝送誤りを最小限に
保つことができる。ビタビ復号回路８により復号された
再生データは誤り訂正回路９により、記録時に付加した
パリティデータを用いて伝送路で生じた誤りを訂正さ
れ、画像復号回路１０に出力される。画像復号回路１０
は記録時に圧縮された再生データの情報量を伸長し、Ｄ
／Ａ変換器１１に出力する。Ｄ／Ａ変換器１１は入力デ
ジタルデータをアナログデータに変換し、出力端子１２
を介して出力する。
【００１７】
【発明が解決しようとしている課題】前述の実施例で
は、積分等化された再生信号の振幅を一定に保つために
等化された信号の振幅をピーク検波し、その検波出力が
一定に保たれるように制御する構成となっている。
は、積分等化された再生信号の振幅を一定に保つために
等化された信号の振幅をピーク検波し、その検波出力が
一定に保たれるように制御する構成となっている。
【００１８】しかしながら、図３に示したアイパターン
からもわかるように、ピーク検波によれば、本来一定に
保ちたい検出点の振幅ではなく、検出点以外の振幅を一
定に保とうとする。このような検出点以外のピーク電圧
は、データのパターンによって大きく変化し、特に磁気
記録再生系の再生信号を積分等化した波形では、低周波
ノイズが重畳しており、これによっても検波振幅が影響
を受けるため、振幅レベルを一定に保つことが難しい。
からもわかるように、ピーク検波によれば、本来一定に
保ちたい検出点の振幅ではなく、検出点以外の振幅を一
定に保とうとする。このような検出点以外のピーク電圧
は、データのパターンによって大きく変化し、特に磁気
記録再生系の再生信号を積分等化した波形では、低周波
ノイズが重畳しており、これによっても検波振幅が影響
を受けるため、振幅レベルを一定に保つことが難しい。
【００１９】そのため、データを正しく検出できず、再
生データの誤りを増大させることになる。
生データの誤りを増大させることになる。
【００２０】前記課題を考慮して、本発明は、データ検
出点のに応じた再生信号のレベルを正確に保つことがで
き、入力されたデータ中の誤りを少なくすることのでき
る信号処理装置を提供することを目的とする。
出点のに応じた再生信号のレベルを正確に保つことがで
き、入力されたデータ中の誤りを少なくすることのでき
る信号処理装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するため、本発明は、入力デジタ
ル信号中の特定パターンを検出する検出手段と、前記検
出手段の出力に応じたタイミングで前記入力デジタル信
号の一部を抽出する抽出手段と、前記抽出手段により抽
出されたデジタル信号に基づいて前記入力デジタル信号
の振幅を検出する検出手段とを備えて構成されている。
決し、前記目的を達成するため、本発明は、入力デジタ
ル信号中の特定パターンを検出する検出手段と、前記検
出手段の出力に応じたタイミングで前記入力デジタル信
号の一部を抽出する抽出手段と、前記抽出手段により抽
出されたデジタル信号に基づいて前記入力デジタル信号
の振幅を検出する検出手段とを備えて構成されている。
【００２２】
【作用】本発明はこのように構成したので、特定パター
ンを有するデータの検出点を精度よく検出でき、データ
検出点における信号のレベルを正確に検出することが可
能になる。
ンを有するデータの検出点を精度よく検出でき、データ
検出点における信号のレベルを正確に検出することが可
能になる。
【００２３】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００２４】図１は本発明の実施例としてのデジタルＶ
ＴＲの再生系の構成を示したブロック図であり、図１０
と同様の動作をするものについては同一番号を付して詳
細な説明は省略する。
ＴＲの再生系の構成を示したブロック図であり、図１０
と同様の動作をするものについては同一番号を付して詳
細な説明は省略する。
【００２５】まず、図１におけるＡ／Ｄ変換器５の動作
クロックの発生回路について説明する。図１において、
３０はデジタル位相検出回路で、パターン検出回路３１
とサンプルホールド回路３２から構成されている。
クロックの発生回路について説明する。図１において、
３０はデジタル位相検出回路で、パターン検出回路３１
とサンプルホールド回路３２から構成されている。
【００２６】このような構成において、パターン検出回
路３１には、Ａ／Ｄ変換器５により変換されたデジタル
信号が供給され、そのパターンに応じた信号を出力す
る。なお、本実施例においては、Ａ／Ｄ変換器５は再生
信号を４ビットのデジタル信号に変換するものとする。
路３１には、Ａ／Ｄ変換器５により変換されたデジタル
信号が供給され、そのパターンに応じた信号を出力す
る。なお、本実施例においては、Ａ／Ｄ変換器５は再生
信号を４ビットのデジタル信号に変換するものとする。
【００２７】パターン検出回路３１は、後述のように入
力信号に現れるいくつかのパターンを検出するように構
成されており、これら複数のパターンを検出することに
よりサンプルホールド回路３２の出力には、再生信号と
Ａ／Ｄ変換のクロックとの位相差に応じた信号が得られ
る。
力信号に現れるいくつかのパターンを検出するように構
成されており、これら複数のパターンを検出することに
よりサンプルホールド回路３２の出力には、再生信号と
Ａ／Ｄ変換のクロックとの位相差に応じた信号が得られ
る。
【００２８】図２はデジタル位相検出回路３０の具体的
な構成を示すブロック図である。
な構成を示すブロック図である。
【００２９】図において、３１１〜３１４はＡ／Ｄ変換
されたデジタル信号３０１を１クロック毎に遅延させる
遅延回路、３１５は遅延回路３１１〜３１４の出力から
特定パターンを検出する論理演算回路からなるデコーダ
である。これら各要素３１１〜３１６によりパターン検
出回路３１が構成されている。
されたデジタル信号３０１を１クロック毎に遅延させる
遅延回路、３１５は遅延回路３１１〜３１４の出力から
特定パターンを検出する論理演算回路からなるデコーダ
である。これら各要素３１１〜３１６によりパターン検
出回路３１が構成されている。
【００３０】また、３２１は減算器３１６の出力を反転
する符号反転回路、３２２は減算器３１６の出力と符号
反転回路３２１の出力とをデコーダ３１５から出力され
る信号ｓにより切り換えるスイッチ、３２３はスイッチ
３２２の出力をデコーダ３１５から出力される信号ｐｈ
でサンプルホールドし、位相検出出力として出力するラ
ッチ回路である。これら各要素３２１〜３２３によりサ
ンプルホールド回路３２が構成されている。
する符号反転回路、３２２は減算器３１６の出力と符号
反転回路３２１の出力とをデコーダ３１５から出力され
る信号ｓにより切り換えるスイッチ、３２３はスイッチ
３２２の出力をデコーダ３１５から出力される信号ｐｈ
でサンプルホールドし、位相検出出力として出力するラ
ッチ回路である。これら各要素３２１〜３２３によりサ
ンプルホールド回路３２が構成されている。
【００３１】このような構成において、Ａ／Ｄ変換され
た再生信号は３０１に入力され、各遅延回路３１１〜３
１４により順次遅延される。遅延回路３１１，３１３の
出力は減算器３１６に出力され、その出力はＰＲ（１，
０，−１）信号となる。
た再生信号は３０１に入力され、各遅延回路３１１〜３
１４により順次遅延される。遅延回路３１１，３１３の
出力は減算器３１６に出力され、その出力はＰＲ（１，
０，−１）信号となる。
【００３２】ここで、入力データ及び各遅延回路３１１
〜３１４の４ビット出力データのＭＳＢをａ，ｂ，ｃ，
ｄ，ｅとする。また、再生信号をＡ／Ｄ変換する際に再
生信号の平均値がＡ／Ｄ変換レンジの中央にくるように
設定しておけば、ａ，ｂ，ｃ，ｄ，ｅは再生データ列を
積分検出した２値データ列となる。このデータ列をデコ
ーダ３１５に入力し、後述のような論理演算により特定
パターンを検出し、信号ｓ及びｐｈ１を得る。
〜３１４の４ビット出力データのＭＳＢをａ，ｂ，ｃ，
ｄ，ｅとする。また、再生信号をＡ／Ｄ変換する際に再
生信号の平均値がＡ／Ｄ変換レンジの中央にくるように
設定しておけば、ａ，ｂ，ｃ，ｄ，ｅは再生データ列を
積分検出した２値データ列となる。このデータ列をデコ
ーダ３１５に入力し、後述のような論理演算により特定
パターンを検出し、信号ｓ及びｐｈ１を得る。
【００３３】信号ｓはスイッチ３２２を制御し、減算器
３１６の出力と、この出力を符号反転回路３２１で符号
反転した信号とを選択的に出力する。また信号ｐｈはラ
ッチ回路３２３の端子Ｅに供給されることによりラッチ
回路３２３を制御し、スイッチ３２２の出力を信号ｐｈ
のタイミングでサンプルホールドする。
３１６の出力と、この出力を符号反転回路３２１で符号
反転した信号とを選択的に出力する。また信号ｐｈはラ
ッチ回路３２３の端子Ｅに供給されることによりラッチ
回路３２３を制御し、スイッチ３２２の出力を信号ｐｈ
のタイミングでサンプルホールドする。
【００３４】次に、信号ｓ及びｐｈの出力について説明
する。
する。
【００３５】図３（ｂ）は前述のようにＰＲ（１，０，
−１）信号のアイパターンである。このアイパターンは
データ検出点で３値の値をとる。そして、このアイパタ
ーンのゼロクロス点を見ると、ゼロクロス点を通過する
信号はデータと検出点との位相差に比例した傾きを持っ
ていることがわかる。
−１）信号のアイパターンである。このアイパターンは
データ検出点で３値の値をとる。そして、このアイパタ
ーンのゼロクロス点を見ると、ゼロクロス点を通過する
信号はデータと検出点との位相差に比例した傾きを持っ
ていることがわかる。
【００３６】ただし、この傾きは正負両方の値を持って
いる。そのため、デコーダ３１５において信号ｓがこの
傾きの正負を判別し、信号ｐｈがゼロクロス点であるこ
とを判別するように所定の論理演算を行うことによって
再生信号中の特定パターンを検出する。従って、デジタ
ル位相検出回路３０の位相検出出力３０２はその平均レ
ベルがデータ検出点との位相差に比例した値となる。
いる。そのため、デコーダ３１５において信号ｓがこの
傾きの正負を判別し、信号ｐｈがゼロクロス点であるこ
とを判別するように所定の論理演算を行うことによって
再生信号中の特定パターンを検出する。従って、デジタ
ル位相検出回路３０の位相検出出力３０２はその平均レ
ベルがデータ検出点との位相差に比例した値となる。
【００３７】前記アイパターンからもわかるように、ゼ
ロクロス点での傾きはデータのパターンによってさまざ
まな値をとり、位相比較特性の傾き（位相検出感度）も
データのパターンによって変動するが、ＰＬＬのループ
内で使用される場合は、ループゲインの平均値の変動と
なるだけであり問題とならない。
ロクロス点での傾きはデータのパターンによってさまざ
まな値をとり、位相比較特性の傾き（位相検出感度）も
データのパターンによって変動するが、ＰＬＬのループ
内で使用される場合は、ループゲインの平均値の変動と
なるだけであり問題とならない。
【００３８】前述のような信号ｓ及びｐｈを求める方法
として、本実施例では積分検出されたデータ列から論理
演算によって特定パターンを検出し、信号ｓ及びｐｈを
出力する。表１に信号ｓ及びｐｈの真理値表の一例を示
す。
として、本実施例では積分検出されたデータ列から論理
演算によって特定パターンを検出し、信号ｓ及びｐｈを
出力する。表１に信号ｓ及びｐｈの真理値表の一例を示
す。
【００３９】
【表１】
【００４０】この表１には積分検出データａｂｃｄｅに
対してｂ−ｄ、即ち減算器３１６の出力及び信号ｓ，ｐ
ｈの論理を示した。ｓはｂ−ｄの傾きが正か負か、ｐｈ
はｂ−ｄがゼロクロス点であるかどうか、即ち特定パタ
ーンのデータが入力されたかどうかを示す。この真理値
表から、信号ｓ，ｐｈは簡単な論理演算で表せることが
わかる。例えば、
対してｂ−ｄ、即ち減算器３１６の出力及び信号ｓ，ｐ
ｈの論理を示した。ｓはｂ−ｄの傾きが正か負か、ｐｈ
はｂ−ｄがゼロクロス点であるかどうか、即ち特定パタ
ーンのデータが入力されたかどうかを示す。この真理値
表から、信号ｓ，ｐｈは簡単な論理演算で表せることが
わかる。例えば、
【００４１】
【外１】 と表せる。
【００４２】この論理は、積分検出されたデータａｂｃ
ｄｅに誤りがない場合に成り立つ。データとクロックと
の位相がずれるに従って、検出出力３０２としてそのず
れ量に比例した値が出力される。その結果、デジタル位
相検出回路３０も誤ったタイミングにてデータをサンプ
リングするようになるが、検出出力３０２がループフィ
ルタ２１を介してＶＣＯ２０に出力され、その発振周波
数が再生信号とクロックとの位相差をなくすように変動
するため、すぐに位相ロック状態に引き込まれる。
ｄｅに誤りがない場合に成り立つ。データとクロックと
の位相がずれるに従って、検出出力３０２としてそのず
れ量に比例した値が出力される。その結果、デジタル位
相検出回路３０も誤ったタイミングにてデータをサンプ
リングするようになるが、検出出力３０２がループフィ
ルタ２１を介してＶＣＯ２０に出力され、その発振周波
数が再生信号とクロックとの位相差をなくすように変動
するため、すぐに位相ロック状態に引き込まれる。
【００４３】本実施例における位相比較特性を図４に示
す。図４では約±１００°の範囲にわたってリニアな位
相比較特性が得られており、ＰＬＬとして十分な位相ロ
ックレンジが得られる。
す。図４では約±１００°の範囲にわたってリニアな位
相比較特性が得られており、ＰＬＬとして十分な位相ロ
ックレンジが得られる。
【００４４】本実施例のように、デジタル位相検出回路
３０を用いてクロックを抽出するＰＬＬを構成すると、
クロックが入力したタイミングでサンプリングされたＰ
Ｒ（１，０，−１）データそのものがゼロクロス点に落
ち着くように制御されるため、ＰＬＬのロック位相が検
出点に自動的に追従し、正確にデータを検出することが
できる。
３０を用いてクロックを抽出するＰＬＬを構成すると、
クロックが入力したタイミングでサンプリングされたＰ
Ｒ（１，０，−１）データそのものがゼロクロス点に落
ち着くように制御されるため、ＰＬＬのロック位相が検
出点に自動的に追従し、正確にデータを検出することが
できる。
【００４５】また、ループフィルタ２０もデジタル演算
で実現すれば、アナログ回路で問題となるＤＣオフセッ
ト等もなくなり、ＰＬＬ部分の調整はほとんど必要なく
なる。なお、ＶＣＯ２０の出力はＡ／Ｄ変換器５だけで
なく、装置の各回路の動作クロックとして供給される。
で実現すれば、アナログ回路で問題となるＤＣオフセッ
ト等もなくなり、ＰＬＬ部分の調整はほとんど必要なく
なる。なお、ＶＣＯ２０の出力はＡ／Ｄ変換器５だけで
なく、装置の各回路の動作クロックとして供給される。
【００４６】次に、デジタル振幅検出回路４０について
説明する。
説明する。
【００４７】図５はデジタル振幅検出回路４０の具体的
な構成例を示すブロック図である。
な構成例を示すブロック図である。
【００４８】図５において、４１１は入力データを２ク
ロック分遅延させる遅延回路、４１２は遅延回路４１１
の入出力データの排他的論理和をとるＥＸＯＲ回路、４
１３は遅延回路４１１の入出力データを減算し、ＰＲ
（１，０，−１）データを得る減算器である。また、４
２１，４２２及び４２３は図２における符号反転回路３
２１，スイッチ３２２及びラッチ３２３と同様の動作を
行う。ただし、スイッチ４２２は後述のｓｉｇｎ信号に
より制御される。
ロック分遅延させる遅延回路、４１２は遅延回路４１１
の入出力データの排他的論理和をとるＥＸＯＲ回路、４
１３は遅延回路４１１の入出力データを減算し、ＰＲ
（１，０，−１）データを得る減算器である。また、４
２１，４２２及び４２３は図２における符号反転回路３
２１，スイッチ３２２及びラッチ３２３と同様の動作を
行う。ただし、スイッチ４２２は後述のｓｉｇｎ信号に
より制御される。
【００４９】図５において、減算器４１３の出力である
ＰＲ（１，０，−１）データは、前述のように図３
（ｂ）に示したアイパターンとなっている。データ検出
点における３値のうち、ゼロクロス点以外の２値は再生
データの振幅を示している。
ＰＲ（１，０，−１）データは、前述のように図３
（ｂ）に示したアイパターンとなっている。データ検出
点における３値のうち、ゼロクロス点以外の２値は再生
データの振幅を示している。
【００５０】本実施例では、ＥＸＯＲ回路４１２により
特定のパターンを検出し、減算器４１３の出力がゼロク
ロス点以外のときにサンプルホールドすることにより検
出データの振幅を検出している。
特定のパターンを検出し、減算器４１３の出力がゼロク
ロス点以外のときにサンプルホールドすることにより検
出データの振幅を検出している。
【００５１】ここで、減算器４１３の出力がゼロクロス
点以外であることを検出するには、前述の位相検出回路
３０の構成で説明したのと同様の手法を用いればよい。
すなわち、ＥＸＯＲ回路４１２により、減算器４１３の
出力がゼロクロス点以外である場合の特定パターンを検
出し、信号ａｈをラッチ回路４２３に出力する。ラッチ
回路４２３は信号ａｈが入力されたタイミングでスイッ
チ４２２からの出力データをラッチして出力する。
点以外であることを検出するには、前述の位相検出回路
３０の構成で説明したのと同様の手法を用いればよい。
すなわち、ＥＸＯＲ回路４１２により、減算器４１３の
出力がゼロクロス点以外である場合の特定パターンを検
出し、信号ａｈをラッチ回路４２３に出力する。ラッチ
回路４２３は信号ａｈが入力されたタイミングでスイッ
チ４２２からの出力データをラッチして出力する。
【００５２】表１にａｈとして信号ａｈの論理を示す。
ａｈが０のタイミングでラッチ回路４２３が動作する。
遅延回路４１１の入力，出力を前述のように２値検出し
た結果をｂ，ｄとすると、
ａｈが０のタイミングでラッチ回路４２３が動作する。
遅延回路４１１の入力，出力を前述のように２値検出し
た結果をｂ，ｄとすると、
【００５３】
【外２】 と表せることがわかる。
【００５４】また、スイッチ４２２の切り換えは、ＰＲ
（１，０，−１）データの符号（ＭＳＢ）（表１におい
ては、ｂ−ｄの中央のデータ）を用いてもよいが、表１
のｓｉｇｎをみると、ｄまたはｂの反転データを用いて
もよいことがわかる。
（１，０，−１）データの符号（ＭＳＢ）（表１におい
ては、ｂ−ｄの中央のデータ）を用いてもよいが、表１
のｓｉｇｎをみると、ｄまたはｂの反転データを用いて
もよいことがわかる。
【００５５】このように、本実施例においては、再生デ
ータ中から、ＰＲ（１，０，−１）データが振幅を示し
ている場合の特定パターンを検出し、この検出出力に基
づいてＰＲ（１，０，−１）データをサンプルホールド
することにより再生信号の振幅を検出しているので、デ
ータの検出点における振幅を正確に検出することができ
る。
ータ中から、ＰＲ（１，０，−１）データが振幅を示し
ている場合の特定パターンを検出し、この検出出力に基
づいてＰＲ（１，０，−１）データをサンプルホールド
することにより再生信号の振幅を検出しているので、デ
ータの検出点における振幅を正確に検出することができ
る。
【００５６】また、前述のＰＬＬと同様に、ループフィ
ルタ２４もデジタル回路で構成することによりＡＧＣル
ープの方もすべてデジタル回路として構成でき、アナロ
グ回路で必要であった回路の調整等が必要なくなる。
ルタ２４もデジタル回路で構成することによりＡＧＣル
ープの方もすべてデジタル回路として構成でき、アナロ
グ回路で必要であった回路の調整等が必要なくなる。
【００５７】以上の説明では、データ演算の精度（ビッ
ト数）は４ビットのデータにより演算を行うことにした
が、通常５ビット以下で十分な特性（Ｓ／Ｎ）が得ら
れ、装置の性能との兼ね合いで、２ビット程度まで減ず
ることも可能であり、その場合には回路規模も小さくな
る。
ト数）は４ビットのデータにより演算を行うことにした
が、通常５ビット以下で十分な特性（Ｓ／Ｎ）が得ら
れ、装置の性能との兼ね合いで、２ビット程度まで減ず
ることも可能であり、その場合には回路規模も小さくな
る。
【００５８】前述の実施例では、位相検出回路３０と振
幅検出回路４０のパターン検出回路はそれぞれ別々に設
けていたが、前述のように、その動作は同様であり、各
検出回路にてパターン検出回路を共用することも可能で
ある。以下、本発明の第２の実施例としてパターン検出
回路を共用した場合について説明する。
幅検出回路４０のパターン検出回路はそれぞれ別々に設
けていたが、前述のように、その動作は同様であり、各
検出回路にてパターン検出回路を共用することも可能で
ある。以下、本発明の第２の実施例としてパターン検出
回路を共用した場合について説明する。
【００５９】図６は本実施例のデジタルＶＴＲの再生系
の構成を示す図で、図においては位相検出と振幅検出を
位相・振幅検出回路５０により行う。その他の部分は図
１と同様である。
の構成を示す図で、図においては位相検出と振幅検出を
位相・振幅検出回路５０により行う。その他の部分は図
１と同様である。
【００６０】位相・振幅検出回路５０の具体的な構成例
を図７に示す。
を図７に示す。
【００６１】図７において、５１１〜５１４は前述の遅
延回路と同様に入力データ５０１を１クロックづつ遅延
する遅延回路、５１５は減算器５１６の出力であるＰＲ
（１，０，−１）データがゼロクロス点にあるか否かを
特定パターンを検出することにより検出し、信号ｓ，ｐ
ｈ，ａｈを出力するデコーダである。これら５１１〜５
１６でパターン検出回路５１を構成している。
延回路と同様に入力データ５０１を１クロックづつ遅延
する遅延回路、５１５は減算器５１６の出力であるＰＲ
（１，０，−１）データがゼロクロス点にあるか否かを
特定パターンを検出することにより検出し、信号ｓ，ｐ
ｈ，ａｈを出力するデコーダである。これら５１１〜５
１６でパターン検出回路５１を構成している。
【００６２】また、５２１は減算器５１６の出力の符号
を反転して出力する符号反転回路、５２２，５２３は符
号反転回路５２１の入出力データを選択的に出力するス
イッチ、５２４，５２５はスイッチ５２２，５２３の出
力データをそれぞれ信号ｐｈ，ａｈのタイミングでラッ
チするラッチ回路である。これら５２１〜５２５でサン
プルホールド回路５２を構成している。なお、スイッチ
５２２は信号ｓにより制御され、スイッチ５２３は信号
ｓｉｇｎにより制御される。また、５０２は位相検出出
力、５０３は振幅検出出力である。
を反転して出力する符号反転回路、５２２，５２３は符
号反転回路５２１の入出力データを選択的に出力するス
イッチ、５２４，５２５はスイッチ５２２，５２３の出
力データをそれぞれ信号ｐｈ，ａｈのタイミングでラッ
チするラッチ回路である。これら５２１〜５２５でサン
プルホールド回路５２を構成している。なお、スイッチ
５２２は信号ｓにより制御され、スイッチ５２３は信号
ｓｉｇｎにより制御される。また、５０２は位相検出出
力、５０３は振幅検出出力である。
【００６３】位相・振幅検出回路５０の動作については
前述の実施例とほぼ同様である。即ち、デコーダ５１５
は減算器５１６の出力データがゼロクロス点であること
を示す特定パターンを前述の論理演算により検出する
と、ラッチ回路５２４に信号ｐｈを出力し、スイッチ５
２２から出力されたＰＲ（１，０，−１）データをサン
プルホールドする。また、このとき検出データの傾きを
示す信号ｓをスイッチ５２２に出力し、符号反転回路５
２１の入出力データを選択して出力する。位相検出出力
５０２はループフィルタ２１により平均化されてＶＣＯ
２０に出力され、前述のようにその発振周波数を制御す
る。
前述の実施例とほぼ同様である。即ち、デコーダ５１５
は減算器５１６の出力データがゼロクロス点であること
を示す特定パターンを前述の論理演算により検出する
と、ラッチ回路５２４に信号ｐｈを出力し、スイッチ５
２２から出力されたＰＲ（１，０，−１）データをサン
プルホールドする。また、このとき検出データの傾きを
示す信号ｓをスイッチ５２２に出力し、符号反転回路５
２１の入出力データを選択して出力する。位相検出出力
５０２はループフィルタ２１により平均化されてＶＣＯ
２０に出力され、前述のようにその発振周波数を制御す
る。
【００６４】また、振幅検出については、デコーダ５１
５がデータｂ，ｄに基づいて前述のように減算器５１６
の出力がゼロクロス点でないことを示す特定パターンを
検出すると、ラッチ回路５２５に信号ａｈを出力し、ス
イッチ５２３から出力されたＰＲ（１，０，−１）デー
タをサンプルホールドする。スイッチ５２３は前述のよ
うに信号ｓｉｇｎにより制御され、符号反転回路５２１
の入出力データを選択して出力する。振幅検出出力５０
３はループフィルタ２４により平均化されてＧＣＡ４に
出力され、前述のように再生信号のレベルを制御する。
５がデータｂ，ｄに基づいて前述のように減算器５１６
の出力がゼロクロス点でないことを示す特定パターンを
検出すると、ラッチ回路５２５に信号ａｈを出力し、ス
イッチ５２３から出力されたＰＲ（１，０，−１）デー
タをサンプルホールドする。スイッチ５２３は前述のよ
うに信号ｓｉｇｎにより制御され、符号反転回路５２１
の入出力データを選択して出力する。振幅検出出力５０
３はループフィルタ２４により平均化されてＧＣＡ４に
出力され、前述のように再生信号のレベルを制御する。
【００６５】このように、本実施例では、共通のパター
ン検出回路を用いて特定のパターンを検出し、この検出
出力に基づいて位相検出及び振幅検出を行っているの
で、再生データの検出点におけるクロックとの位相ずれ
及び再生データの振幅を正確に検出できると共に、回路
規模をより小さくすることが可能になる。
ン検出回路を用いて特定のパターンを検出し、この検出
出力に基づいて位相検出及び振幅検出を行っているの
で、再生データの検出点におけるクロックとの位相ずれ
及び再生データの振幅を正確に検出できると共に、回路
規模をより小さくすることが可能になる。
【００６６】前述の実施例は、本発明をデジタルＶＴＲ
に適用した場合について説明したが、本発明はこれに限
られることはなく、２値データを伝送，再生する系、例
えば電波や光等による通信、光ディスク等にも適用可能
であり、同様の作用効果を有するものである。この場
合、それぞれの伝送路の性質に応じてＰＲ（１，０，−
１）以外の例えばＰＲ（１，−１），ＰＲ（１，１）等
３値の検出を選び、前述の実施例と同様の位相・振幅検
出回路を構成することも可能である。
に適用した場合について説明したが、本発明はこれに限
られることはなく、２値データを伝送，再生する系、例
えば電波や光等による通信、光ディスク等にも適用可能
であり、同様の作用効果を有するものである。この場
合、それぞれの伝送路の性質に応じてＰＲ（１，０，−
１）以外の例えばＰＲ（１，−１），ＰＲ（１，１）等
３値の検出を選び、前述の実施例と同様の位相・振幅検
出回路を構成することも可能である。
【００６７】一例として、ＰＲ（１，−１）の場合のデ
ジタル位相・振幅検出回路５０の構成例を図８，図９に
示す。図８，図９においては、減算器５１６が１クロッ
ク遅延したデータ間の差をとっているのと、デコーダ５
１５の論理とが図７と異なっている。
ジタル位相・振幅検出回路５０の構成例を図８，図９に
示す。図８，図９においては、減算器５１６が１クロッ
ク遅延したデータ間の差をとっているのと、デコーダ５
１５の論理とが図７と異なっている。
【００６８】即ち、図８においては、１個の遅延回路５
１１を用いると共に、デコーダ５１５の代わりにＥＸＯ
Ｒゲートを用い、このＥＸＯＲゲートの入力と出力のＭ
ＳＢであるデータｂ，ｃにより信号ｐｈ，ａｈを得ると
共に、ｃを信号ｓとしている。
１１を用いると共に、デコーダ５１５の代わりにＥＸＯ
Ｒゲートを用い、このＥＸＯＲゲートの入力と出力のＭ
ＳＢであるデータｂ，ｃにより信号ｐｈ，ａｈを得ると
共に、ｃを信号ｓとしている。
【００６９】また、図９では３個の遅延回路５１１〜５
１３を用い、各遅延出力及び再生データ５０１のＭＳＢ
をａｂｃｄとしてデコーダ５１５に出力することによ
り、図示の論理式により信号ｐｈ，ｓを得ると共に、デ
ータｂ，ｃのＥＸＯＲの反転出力を検出することにより
信号ａｈを得ている。
１３を用い、各遅延出力及び再生データ５０１のＭＳＢ
をａｂｃｄとしてデコーダ５１５に出力することによ
り、図示の論理式により信号ｐｈ，ｓを得ると共に、デ
ータｂ，ｃのＥＸＯＲの反転出力を検出することにより
信号ａｈを得ている。
【００７０】また、前述の実施例では、各検出回路に遅
延回路及び減算器を設けたが、各検出回路における遅延
回路と減算器を図１，図６における遅延回路６及び減算
器７と共用することも可能であり、この場合には更なる
装置の小型化が可能になる。
延回路及び減算器を設けたが、各検出回路における遅延
回路と減算器を図１，図６における遅延回路６及び減算
器７と共用することも可能であり、この場合には更なる
装置の小型化が可能になる。
【００７１】
【発明の効果】以上の説明から明らかなように、本発明
では、入力デジタル信号中の特定パターンを検出し、検
出タイミングに応じて抽出したデジタル信号に基づいて
入力デジタル信号の振幅を検出しているので、特定パタ
ーンを有するデータの検出点において正確に再生信号の
振幅を検出することができる。
では、入力デジタル信号中の特定パターンを検出し、検
出タイミングに応じて抽出したデジタル信号に基づいて
入力デジタル信号の振幅を検出しているので、特定パタ
ーンを有するデータの検出点において正確に再生信号の
振幅を検出することができる。
【００７２】また、このように検出した再生信号の振幅
に応じて再生信号のレベルを制御することにより、デー
タの検出点において再生信号のレベルを常に一定に保つ
ことができ、再生データ中の誤りを少なくすることが可
能になる。
に応じて再生信号のレベルを制御することにより、デー
タの検出点において再生信号のレベルを常に一定に保つ
ことができ、再生データ中の誤りを少なくすることが可
能になる。
【００７３】また、本願の他の発明では、入力デジタル
信号を遅延手段により順次遅延した各遅延データと入力
デジタル信号とを２値判定して得られるＮビットのデー
タを用いて論理演算を行い、前記遅延手段の出力データ
のうちの２つのデータの算術演算結果を前記論理演算結
果に応じてラッチした値を入力デジタル信号の振幅とし
て出力するように構成したことにより、入力デジタル信
号から直接振幅検出出力を得るので、再生信号のレベル
の制御を安定して行うことができる。このため、装置を
無調整化することができると共に、再生信号の処理にお
けるエラーを少なくすることができる。
信号を遅延手段により順次遅延した各遅延データと入力
デジタル信号とを２値判定して得られるＮビットのデー
タを用いて論理演算を行い、前記遅延手段の出力データ
のうちの２つのデータの算術演算結果を前記論理演算結
果に応じてラッチした値を入力デジタル信号の振幅とし
て出力するように構成したことにより、入力デジタル信
号から直接振幅検出出力を得るので、再生信号のレベル
の制御を安定して行うことができる。このため、装置を
無調整化することができると共に、再生信号の処理にお
けるエラーを少なくすることができる。
【００７４】本願の更に他の発明では、入力デジタル信
号中の特定パターンを検出し、検出タイミングに応じて
抽出したデジタル信号に基づいて入力デジタル信号の振
幅を検出すると共に入力デジタル信号に同期したクロッ
クを発生しているので、特定パターンを有するデータの
検出点において正確に再生信号の振幅を検出することが
できると共に、データの検出点に位相同期したクロック
を発生することができる。
号中の特定パターンを検出し、検出タイミングに応じて
抽出したデジタル信号に基づいて入力デジタル信号の振
幅を検出すると共に入力デジタル信号に同期したクロッ
クを発生しているので、特定パターンを有するデータの
検出点において正確に再生信号の振幅を検出することが
できると共に、データの検出点に位相同期したクロック
を発生することができる。
【図１】本発明の実施例としてのデジタルＶＴＲの構成
を示すブロック図である。
を示すブロック図である。
【図２】図１の装置におけるデジタル位相検出回路の構
成を示すブロック図である。
成を示すブロック図である。
【図３】再生データのアイパターンを示す図である。
【図４】図２の回路の位相比較特性を示す図である。
【図５】図１の装置におけるデジタル振幅検出回路の構
成を示すブロック図である。
成を示すブロック図である。
【図６】本発明の他の実施例としてのデジタルＶＴＲの
構成を示すブロック図である。
構成を示すブロック図である。
【図７】図６の装置におけるデジタル位相・振幅検出回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図８】デジタル位相・振幅検出回路の他の構成例を示
すブロック図である。
すブロック図である。
【図９】デジタル位相・振幅検出回路の更に他の構成例
を示すブロック図である。
を示すブロック図である。
【図１０】従来のデジタルＶＴＲの構成を示すブロック
図である。
図である。
【図１１】再生信号の特性を示す図である。
【符号の説明】 ４ ゲインコントロールアンプ ５ Ａ／Ｄ変換器 ３０ デジタル位相検出回路 ４０ デジタル振幅検出回路 ５０ デジタル位相・振幅検出回路
Claims (14)
- 【請求項１】 入力デジタル信号中の特定パターンを検
出する検出手段と、 前記検出手段の出力に応じたタイミングで前記入力デジ
タル信号の一部を抽出する抽出手段と、 前記抽出手段により抽出されたデジタル信号に基づいて
前記入力デジタル信号の振幅を検出する検出手段とを備
えた信号処理装置。 - 【請求項２】 前記検出手段は、前記特定パターンとし
て複数のパターンを検出することを特徴とする請求項１
に記載の信号処理装置。 - 【請求項３】 前記検出手段は、前記入力デジタル信号
をＮクロック（Ｎは１以上の整数）分遅延する遅延回路
と、 前記入力デジタル信号と前記遅延回路の出力とを２値判
定し、判定の結果得られるデータを用いて前記特定パタ
ーンを検出する検出回路とを備えたことを特徴とする請
求項１に記載の信号処理装置。 - 【請求項４】 前記検出手段は、前記入力デジタル信号
をＮクロック（Ｎは１以上の整数）分遅延するＮ段に接
続された遅延回路と、 前記入力デジタル信号と前記遅延回路の各段とから得ら
れるＮ＋１個のデータを２値判定し、判定の結果得られ
るＮ＋１ビットのデータを用いて前記特定パターンを検
出する検出回路とを有することを特徴とする請求項１に
記載の信号処理装置。 - 【請求項５】 入力デジタルデータをＮクロック（Ｎは
１以上の整数）分遅延するＮ段に接続された遅延手段
と、 前記入力デジタルデータと前記遅延手段の各段とから得
られるＮ＋１個のデジタルデータをそれぞれ２値判定
し、判定の結果得られるＮ＋１ビットのデータを用いて
所定の論理演算を行う論理演算手段と、 前記Ｎ＋１個のデジタルデータのうち２個のデジタルデ
ータ間の差または和を求める算術演算手段と、 前記算術演算手段の出力を前記論理演算手段の出力に基
づいてラッチするラッチ手段と、 前記ラッチ手段の出力を前記入力デジタルデータの振幅
として出力する手段とを備えた信号処理装置。 - 【請求項６】 前記論理演算手段は、前記Ｎ＋１個のデ
ジタルデータから前記入力デジタル信号がゼロクロス点
に対応するか否かを検出すると共に、前記入力デジタル
データの傾きの正負を判定する演算を行うことを特徴と
する請求項５に記載の信号処理装置。 - 【請求項７】 前記算術演算手段は出力の極性を反転可
能に構成され、前記論理演算手段の検出結果に応じて前
記ラッチ回路を制御し、前記データの傾きの正負の判定
結果に応じて前記極性を制御するように構成されている
ことを特徴とする請求項６に記載の信号処理装置。 - 【請求項８】 入力デジタル信号中の特定パターンを検
出する検出手段と、 前記検出手段の出力に応じたタイミングで前記入力デジ
タル信号の一部を抽出する抽出手段と、 前記抽出手段により抽出されたデジタル信号に基づいて
前記入力デジタル信号の振幅を検出する振幅検出手段と
前記抽出手段により抽出されたデジタル信号に基づいて
制御信号を生成する制御信号生成手段と、 前記制御信号に基づいて前記入力デジタル信号に同期し
たクロックを発生する発生手段とを備えた信号処理装
置。 - 【請求項９】 前記検出手段は前記特定パターンとして
複数のパターンを検出することを特徴とする請求項８に
記載の信号処理装置。 - 【請求項１０】 請求項８または９に記載の装置におい
て、 前記発生手段により発生されたクロックを用いて、アナ
ログ信号を前記入力デジタル信号に変換する変換手段を
備えたことを特徴とする信号処理装置。 - 【請求項１１】 請求項８または９に記載の装置におい
て、 前記入力デジタル信号のレベルを制御するレベル制御手
段と、 前記振幅検出手段の出力に基づいて前記レベル制御手段
のゲインを制御する制御手段とを備えた信号処理装置。 - 【請求項１２】 入力信号中の特定パターンを検出する
検出手段と、 前記検出手段の出力に応じたタイミングで前記入力信号
の一部を抽出する抽出手段と、 前記抽出手段により抽出された信号に基づいて前記入力
信号のレベルを制御するレベル制御手段とを備えた信号
処理装置。 - 【請求項１３】 請求項１２に記載の装置において、 前記入力信号は記録媒体から再生されたアナログ信号で
あり、前記入力信号をデジタル信号に変換する変換手段
を備えた信号処理装置。 - 【請求項１４】 請求項１２または１３に記載の装置に
おいて、 前記抽出手段により抽出された信号を平均化する手段を
備え、 前記レベル制御手段は前記平均化された信号に基づいて
前記入力信号のレベルを制御することを特徴とする信号
処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20057594A JP3639618B2 (ja) | 1994-08-25 | 1994-08-25 | 信号処理装置 |
| US08/511,740 US6374035B1 (en) | 1994-08-25 | 1995-08-07 | Signal processing device |
| EP95113168A EP0700042A1 (en) | 1994-08-25 | 1995-08-22 | Signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20057594A JP3639618B2 (ja) | 1994-08-25 | 1994-08-25 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863888A true JPH0863888A (ja) | 1996-03-08 |
| JP3639618B2 JP3639618B2 (ja) | 2005-04-20 |
Family
ID=16426622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20057594A Expired - Fee Related JP3639618B2 (ja) | 1994-08-25 | 1994-08-25 | 信号処理装置 |
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|---|---|
| US (1) | US6374035B1 (ja) |
| EP (1) | EP0700042A1 (ja) |
| JP (1) | JP3639618B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000149436A (ja) * | 1998-11-02 | 2000-05-30 | Sony Corp | ディジタル情報再生装置および再生方法 |
| EP1126398A3 (en) * | 2000-01-24 | 2002-08-21 | Kabushiki Kaisha Sankyo Seiki Seisakusho | Magnetic card reader and reproduction and demodulation method |
| JP2001357633A (ja) * | 2000-06-12 | 2001-12-26 | Mitsubishi Electric Corp | 情報再生装置および情報再生方法 |
| CN113933350B (zh) * | 2021-09-30 | 2023-12-22 | 深圳市中金岭南有色金属股份有限公司凡口铅锌矿 | 矿浆pH值检测方法、装置及计算机可读存储介质 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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1994
- 1994-08-25 JP JP20057594A patent/JP3639618B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-07 US US08/511,740 patent/US6374035B1/en not_active Expired - Fee Related
- 1995-08-22 EP EP95113168A patent/EP0700042A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JP3639618B2 (ja) | 2005-04-20 |
| EP0700042A1 (en) | 1996-03-06 |
| US6374035B1 (en) | 2002-04-16 |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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