JP2000251417A - 位相誤差を予測する方法および位相検出器に関連した装置 - Google Patents

Abstract

(57)【要約】 【課題】 駆動装置を効率的にゼロ位相の再起動を可能
にする方法および装置を提供する。 【解決手段】 直交する位相誤差伝達関数特性を有する
複数対により正規化したタイミング勾配（ＮＴＧ）ブロ
ック５０１，５０２を配置し、ゼロに最も近い位相誤差
を有する固有のトラッキング段階を有することに基づい
て選択する。現在の非固有のアーキテクチャーを実施す
る回路が選択されたときに、個別的な信号が発生する。
この信号は、前記タイミング再生回路に設けられている
誤差値に１８０°の等価量を加算する。例えば、ゼロ位
相再起動（ＺＰＲ）動作後に、処理を反復することによ
り、前記固有のサンプリング時点を選択するように「強
制設定」する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばタイミング
再生ループの位相誤差を予測する方法および装置に関す
る。特に、本発明の好ましい実施例は、磁気記録装置に
おいてＰＲＭＬまたはＥＰＲＭＬチャネルのようなサン
プリング・データ検出装置におけるタイミング再生処理
用の開始位相を効率的に選択することに関する。

【０００２】

【従来の技術】ディスク・ドライブのようなディジタル
・マス・データ・ストレージ装置は、媒体上にディジタ
ル・シーケンスを記録し、かつ、不都合にも種々のソー
スからの雑音により損なわれたアナログ信号からそれら
を抽出している。単位面積当たり最大の記録密度を達成
すると同時に、記録された信号と抽出された信号との間
で許容誤り率を得ることが望ましい。この目的を達成す
るために、ディスク・ドライブの読出しチャネルは、デ
ィジタル信号プロセッサでの処理の前に、等化および符
号化を利用している。一つの解決法は、ラン・レングス
制限（ＲＬＬ）符号をＲＬＬエンコーダおよびデコーダ
に使用することである。

【０００３】ディジタル・マス・データ・ストレージ装
置は、データにのみに適用されたとき、信号対雑音比
（ＳＮＲ）を改善するため、または、タイミング再生お
よび自動ゲイン制御ループまたはその両方に対する頻繁
な更新を行うために、ＲＬＬ符号を使用する。ＲＬＬ符
号は、入力信号における遷移間のシンボル間隔の最小数
および最大数を制御する２つのパラメータｄ，ｋをそれ
ぞれ使用する。与えられたｄに対して、ＲＬＬ符号は、
少なくとも“ｄ＋１”および最大“ｋ＋１”の遷移間の
シンボル間隔を示す。従来、使用された符号は、（１，
７）および（２，７）の（ｄ，ｋ）制限を有するもので
あり、通常、ピーク検出方法に使用されている。

【０００４】これらの非同期方法は、単一パルスを検出
する。“ｋ”は、タイミング再生およびＡＧＣループの
しっかりした動作を維持するために、非ゼロ・チャネル
出力がある最小周波数で発生されるのを保証する。
“ｄ”常数は、ピーク検出により許容ＳＮＲを保証す
る。

【０００５】ＺＰＲに対する初期位相誤差を予測する従
来の方法は、アナログ（すなわち、連続的な）時間信号
の「ゼロ交叉」を判断するために適用されていた。もち
ろん、これは、離散的なパルス（すなわち、ディジタル
・パルス）を取り扱うのに適当でない。

【０００６】例えば、いくつかの従来のディスク・ドラ
イブは、回転磁気ディスクの記録面上に一連の磁気遷移
として書き込まれたディジタル・データを再生するため
に、連続的な時間ピーク検出設計を用いる。電圧制御発
振器（ＶＣＯ）は、この発振器の起動および停止を制御
するために「イネーブル（動作可能）」コマンドを使用
する。「イネーブル」コマンドを主張するとき、ＶＣＯ
は既知の状態で発振を開始する。クロック遷移の立上り
エッジは、「イネーブル」を主張した後の固定遅延間隔
で発生する。

【０００７】続いて、「ゼロ位相再起動」（ＺＰＲ）
は、ゼロ位相起動ともしばしば呼ばれ、不活性状態から
活性状態への読出しゲート制御信号（“Ｒｄ Ｇａｔ
ｅ”）の論理遷移を検知して、ＶＣＯをディセーブル
（動作不可）にする。ＺＰＲ論理に次の「遷移エッジ」
がくると、「イネーブル」が再主張されて、タイミング
制御回路ＶＣＯが再起動される。タイミング遅延ブロッ
クは、検出および再起動に関連した遅延を補償し、次の
遷移エッジおよび最初のクロック出力が位相周波数検出
器への入力で一致する結果となる。開始位相誤差δはほ
ぼゼロになるが、ＰＬＬ確立時間が減少する。

【０００８】マス・データ・ストレージ装置における記
録密度を制限している一つの作用は、符号間干渉（ＩＳ
Ｉ）である。ＩＳＩは、ヘッド／媒体組合せの帯域幅制
限特性に固有であり、重複応答に帰結する。すなわち、
与えられた時点で、出力信号は、入力信号による応答
と、前に記録されたいくつかのシンボルからの応答とを
含む。この重複は、記録密度またはディスク回転速度が
増加するに従って増加し、デコードすることが一般的に
非常に困難な重複パターンを発生させる。

【０００９】デコードを必要とする複雑さを減少させる
ために、読出しチャネルにおけるリードバック信号は、
まず、前記パーシャル・レスポンス（ＰＲ）信号に等化
される。ＰＲ信号は、出力信号における応答の制御され
た重なりを許容する。「制御された重なり」の予備的な
（priori）知識は、必要とする検出器の複雑さを、非等
化信号に必要とされるものと比較して、かなり軽減す
る。

【００１０】ディジタル磁気記録装置で一般的に使用さ
れるＰＲ目標信号は、伝達関数Ｐ(Ｄ)＝１−Ｄ²により
特徴付けられる。ただし、Ｄは単位シンボル遅延動作の
変換である。このＰＲ信号は、一般に、“Ｃｌａｓｓ
ＩＶ ＰＲ”または“ＰＲ４”と呼ばれている。ＰＲ４
に対する適当な前述のサンプリング時点は、次式により
与えられる。

【００１１】

【数１】

【００１２】ここで、ｎ＝２，３，．．．ａ(ｎＴ)＝２
進アルファベット｛０，１｝または｛１，−１｝から通
常ピックアップされた時点ｎＴでの入力シンボル。すな
わち、時点ｎＴにおける出力サンプルは、２入力シンボ
ルａ(ｎＴ)およびａ[(ｎ−２)Ｔ]を含む。等化された信
号は、次に、（ビタビ・アルゴリズムに基づく）ビタビ
検出器のようなシーケンス検出器を用いて検出される。
ＰＲ４とビタビ検出とのこの組合せは、一般に、「最尤
パーシャル・レスポンス」用の“ＰＲＭＬ”と呼ばれ
る。

【００１３】ストレージ密度およびスループット速度を
増加するために、前述のパーシャル・レスポンス（Ｐ
Ｒ）シグナリングおよび最尤（ＭＬ）シーケンス検出の
ようなサンプリング技術が使用される。

【００１４】ＰＲ目標信号の選択は、（装置が必要とさ
れ得る付加機能とともに）記録の線形密度によって示さ
れる。単一装置は、異なる２つのＰＲ目標信号（例え
ば、ＰＲ４およびＥＰＲ４）を必要とすると思われる。
多くのＰＲ目標は、磁気記録用に存在し、かつ、ここで
通常的にＰＲ信号の「拡張クラスＩＶ」ファミリーと呼
ばれている。ＰＲ信号の拡張クラスＩＶファミリーは、
多項式Ｐ(Ｄ)＝(１−Ｄ)(１＋Ｄ)ⁿにより定義される。
ただし、ｎは正の整数である。ｎ＝１は標準ＰＲ４信号
を生成し、ｎ＝２はＥＰＲ４を生成し、ｎ＝３はＥ²Ｐ
Ｒ４を生成する等に注意すべきである。

【００１５】ＰＲＭＬ装置の適正な動作は、同期してリ
ードバック信号をサンプリングすることに依存してい
る。適正なサンプリング時点からのわずかな時間シフト
であっても、サンプル値を損なうように作用する。読出
しデータの適正なタイミングを保持するために、タイミ
ング再生制御回路（しばしば、ＰＬＬ）を使用して、デ
ィジタル位相誤差検出器がアナログ／ディジタル変換器
（ＡＤＣ）からの入力を受け取ることによって判断した
位相誤差δに基づいて、ＶＣＯの位相を調整している。

【００１６】捕捉（acquisition）期間中、位相誤差δ
は、クロック信号の立上りエッジが入力信号の理想的な
サンプリング時点（sampling instances）と整合した
ときにゼロとなるように定義されている。非ゼロ位相誤
差δは、誤差検出器に、位相誤差に比例した信号を出力
するループ・フィルタに信号を送出させる。この信号
は、入力信号の位相を従属的に一致させるために、ＶＣ
Ｏの瞬時周波数をシフトさせる。

【００１７】ＰＲＭＬ読出しチャネルは、従来のピーク
検出のように単一ピークを解析することによってという
よりも、ディスクから読み出されたアナログ波形のサン
プリング・シーケンスに基づいて、データを「読み出
す」ように、ＭＬ検出器を使用する。これらのサンプル
は、所定のサンプリング・インターバルで読出し波形を
サンプリングし量子化するＡＤＣを使用することによっ
て得られる。インターバルは、ＡＤＣと入力信号とを同
期させるクロックによって制御されている。クロック
も、入力信号に位相整合されている必要がある。

【００１８】適正なタイミングおよび位相同期を達成す
るために、従来のＰＲＭＬ読出しチャネルは、タイミン
グ制御回路を使用して、周波数および位相同期を確立し
てロックする。タイミング制御回路は、ＰＬＬ回路を使
用して、位相コヒーレント・クロックを発生することに
より、入力信号に従った所定の位置でデータ・サンプル
を取ることが可能となる。まずＰＬＬ回路を基準にロッ
クさせて、必要なサンプリング周波数を確立してトラッ
キングできることが必要である。

【００１９】位相検出器は、信号サンプルを処理して、
実際の信号と所望信号との間の位相誤差δを計算する。
制御入力として位相誤差値に対する補償により、この位
相誤差に対する補償を使用して、典型的にはＶＣＯの出
力であるサンプリング周波数を調整する。ＶＣＯの出力
は、ＡＤＣのサンプリング周期を制御する。通常、長い
捕捉時間は、ＶＣＯに対して比較的に大きな初期補正を
適用することによって対処し、かくして、速やかな位相
の一致を可能にする。その後、引き続く位相ロックがよ
り急速に進行し、同時に、逆スロープ・ヌル（reverse
‐slope null）を避けることができる。

【００２０】補正量は、最初の捕捉の開始時のサンプリ
ング位相差によって決定される。信号の瞬時位相および
周波数は、ピーク検出を用いて信号遷移エッジを比較す
るのに対し、ディジタル処理によって決定される。タイ
ミング再生回路は、複数のサンプルを処理して、位相δ
および周波数ｆの誤差を予測する。１つのアプリケーシ
ョンにおいて、部分的にディジタル処理および部分的に
アナログ処理を用いて、これらの予測は、タイミング制
御ＤＡＣ（不図示）に転送され、かつ、タイミング再生
制御回路処理用のアナログ誤差予測に変換される。

【００２１】タイミング再生制御回路が同期データ・ク
ロック信号を再生するために掛かる時間は、捕捉速度お
よび所要ディスク・スペース量の両方に影響する。従来
のディスク・ドライブでは、「読出しモード」に入る
と、ＰＬＬは、入力信号に先行する既知のプリアンブル
波形（大抵は、正弦波）から初期データ・クロック周波
数ｆおよび位相φを確立する。

【００２２】ＰＬＬ捕捉時間を最小化すると、性能およ
び容量が改善される。従来のＰＬＬは、長い捕捉時間を
有し、所望の最大時間内でロックするのに失敗する。こ
の問題は、１９７７年１０月、通信に関するＩＥＥＥ会
報、Ｖｏｌ．ＣＯＭ−２５、Ｎｏ．１０、「フェーズ・
ロック・ループにおけるハングアップ」と題するフロイ
ド・Ｍ・ガードナによる論文において確認されている。
ガードナは、捕捉が「逆スロープ・ヌル」（すなわち、
初期位相差が２安定位相ロック動作点間の中点にある準
安定点周辺）から起動してもよいことを認めている。こ
の例では、捕捉に追加サイクルを取る。また、無視でき
ない雑音が存在すれば、これを悪化させる恐れがある。

【００２３】サンプリング周波数を確立しかつトラッキ
ングする他の方法が存在する。同期データ受信機用のタ
イミング再生方法は、１９７６年５月、通信に関するＩ
ＥＥＥ会報、第５１６頁〜第５３０頁、Ｖｏｌ．ＣＯＭ
−２４、「ディジタル同期データ受信機におけるタイミ
ング再生」と題するＫ．Ｈ．ミューラーおよびＭ．ミュ
ーレルにより調査された。特に、ＰＲＭＬに関しては、
下記のようにタイミング勾配を使用して時点ｎＴにおけ
るタイミング位相を更新するために、１９８９年６月、
米国マサチューセッツ州ボストン、国際通信会議、’８
９，ＩＣＣ’８９、Ｆ．ドリボ、Ｗ．ショット、Ｇ．ウ
ンガーベックによる「パーシャル・レスポンス・シグナ
リング・システム用の高速タイミング再生」において提
案された。

【００２４】

【数２】

【００２５】ただし、ｙ_n＝ｎにおけるサンプル値 ｘ_n＝ｙ_nに最も近い理想サンプル値。 ＰＲＭＬチャネルでは、ｘ_nは＋１，０，−１の値に限
定される。δが得られると、ＰＬＬ回路を使用してサン
プリング・クロックを再生する。ＰＬＬ動作は、捕捉お
よびトラッキングの２段階に区分される。

【００２６】一般的には、通常は各トラックの起動時
に、正弦波がディスク上に書き込まれる。これはプリア
ンブルとして知られている。ディスク上のプリアンブル
には、トラッキング・モードでサンプリングされるユー
ザ・データが続く。プリアンブルは捕捉モードの間に読
み出され、データはトラッキング・モードの間に読み出
される。サンプリング・クロックは捕捉後には理想サン
プリング周波数および位相であるべきなので、ＰＬＬ帯
域幅は、タイミング・ジッタを減少させるために、トラ
ッキング・モードでは狭くされる。

【００２７】これらの設計は、実際の信号サンプルを使
用して計算されたタイミング勾配（ＴＧ）を用い、シン
ボル毎の判定により得られる信号サンプルを予測する。
前述のＫ．Ｈ．ミューラーおよびＭ．ミューレルによる
「ディジタル同期受信機におけるタイミング再生」を参
照されたい。

【００２８】これらの設計の固有な１つの欠点は、捕捉
中に所望のサンプリング時点間の１／２ポイントにサン
プリング・ポイントが発生し得ることである。したがっ
て、位相を補正する方法は、延長期間に対するこの準安
定平衡点の近傍において数回だけ調整方向を反転させる
ことができる。この「ハングアップ」効果は頻繁には発
生しないが、このような状況が与えられたときにシステ
ムがまだ同期できるように、捕捉プリアンブルの長さは
十分に長いことが必要がある。しかしながら、長いプリ
アンブルは、ユーザ・データに利用可能なストレージ・
スペースの総量を減少させる。

【００２９】更なる関心は、ランダム・ユーザ・データ
をトラッキングするときのタイミング勾配回路の非線形
特性である。タイミング勾配を計算する方法はパルスの
傾斜の概算に基づいているので、タイミング勾配回路の
ゲインは、一致しないパルス傾斜によるランダム・ユー
ザ・データをトラッキングするときに、変動する。ゲイ
ンのこのような変動は、最適タイミング再生よりも小さ
い結果となる。

【００３０】他の解決法は、単一の「ＴＧ回路」を使用
して、理想的なサンプリング時点の粗い予測を収集す
る。これは、準安定になり得るＺＰＲサンプルを生成す
る。また、これらのサンプリングが雑音の寄与を減少さ
せるために平均化されているとき、かつ、「ハングアッ
プ」を避けようとするときは、タイミングおよび位相調
整の一旦選択された方向が反転する可能性を減少させる
ために、ヒステリシス効果を導入する必要がある。付加
機能（すなわち、ヒステリシスの導入）に対処すると、
解決を更に複雑化させ、待ち時間が増加することにより
性能も低下させる。

【００３１】プリアンブル長を減少させるために「ハン
グアップ」効果を避ける方法が完成された。この方法に
より、過去の予測値に基づくスライディングしきい値
（約Ｘ(ｎ)）は、殆ど考えられないタイミング位相調整
で反転させるヒステリシス効果を導入する。しかしなが
ら、予測されたサンプル値（約Ｘ(ｎ)）は、信号サンプ
ル値Ｙ(ｎ)から再構築され、したがって、誤差の対象と
なる。予測されたサンプル値における誤差は、捕捉プリ
アンブルの必要とする長さを更に増加させる。サンプリ
ング・クロックとプリアンブルとの間の初期位相誤差を
最小化するために、ＺＰＲが従来のタイミング制御回路
に使用された。

【００３２】初期入力信号対クロック位相差を得る際
に、ＶＣＯは、位相差に対する調整のために停止され
る。ＺＰＲ法は、タイミング制御回路内に制御された位
相遅延を適用して、入力信号との位相アライメントにお
いて読出しチャネルの「再起動」を可能にする。ＰＲＭ
Ｌ記録チャネルにおけるタイミング確立用のＺＰＲ回路
は、ドリボらによる、１９８９年６月１１日〜１４日、
ＩＣＣ’８９（ＩＥＥＥ）会報、「パーシャル・レスポ
ンス・シグナリング・システム用の高速タイミング再
生」に説明されている。

【００３３】従来の設計では、ＰＬＬ回路は、ＰＲＭＬ
記録におけるタイミング再生を制御する。位相検出器
は、信号サンプルを処理して、実際の周波数と所望の周
波数との間の位相誤差δを発生する。この位相誤差に対
する補償を利用して、サンプリング周波数（例えば、Ｖ
ＣＯの出力）を調整する。位相誤差補償は入力である。
ＶＣＯの出力は、ＡＤＣのサンプリング時点を制御す
る。まず、ＰＬＬを基準周波数にロックして、必要とす
るサンプリング周波数を確立できることが必要である。
位相ロックは、プリアンブルがディスク・ドライブの読
取りヘッドの下に現れたときに発生する。捕捉時間が長
ければ、長いプリアンブルを必要とし、したがって、ユ
ーザ・データに利用可能なスペースを減少させる。ＰＬ
Ｌを基準周波数にロックさせる１つの技術は、１／４公
称サンプリング周波数の正弦波をＡＤＣに注入すること
である。

【００３４】ＰＬＬは、追加的な位相補正を必要としな
いように、クロック信号と入力信号との間で同期して切
り換えられる必要がある。また、ＰＬＬは、ＶＣＯが再
起動した後は、クロックを参照してはならない。これを
すれば、クロックからの破壊的な位相補正が位相ロック
を妨害する。

【００３５】従来のＺＰＲ設計は、クロッキングおよび
入力信号の両方に雑音に影響され易い。入力信号上の雑
音は、位相測定を不正確にするように作用して、位相補
正を不正確にし、実際の捕捉時間を増加させる恐れがあ
る。雑音の１つのタイプは、「パルス・ペアリング」雑
音と呼ばれている。パルス・ペアリングは、隣接パルス
に交互する、すなわち、進みおよび遅れ位相誤差を発生
させる。従来のＺＰＲ設計は、単一の初期測定に依存し
ているので、パルス・ペアリングを検出することがな
い。

【００３６】他の設計は、データ・パルスとクロック・
パルスとの間の位相差を検出するパルス位置検出器と、
いくつかのパルスにわたる位相差の平均量を決定する平
均回路とを含む。その後、この平均値は、ＶＣＯを停止
させ、この平均位相誤差に対して補正することに使用さ
れる。好ましくは、平均化は偶数番のパルスにわたって
行われ、それにより、パルス・ペアリング雑音の影響を
減少させる。

【００３７】ＥＰＲＭＬチャネルの実施は、ここで、引
用により組み込まれ、１９９３年１１月、磁気に関する
ＩＥＥＥ会報、Ｖｏｌ．２９、ｎｏ．６、第４０１８頁
〜第４０２０頁、Ｒ．ウッドによる「ターボＰＲＭＬ：
簡易ＥＰＲＭＬ検出器」と、Ｗ．ハートによる、１９９
６年５月、米国ワシントン州シアトル、ＩＮＴＥＲＭＡ
Ｇ ９６、「雑音予測によるＰＲＭＬ／ＥＰＲＭＬの性
能改善」とに記述されている。これらの実施は、一般的
に、タイミング再生制御回路を変更することなく、ＥＰ
ＲＭＬの性能を最適化するために、通常のＰＲ４ビタビ
検出器の後に信号処理ブロックを必要とする。

【００３８】補正ゲイン制御は、データ，サンプルおよ
びタイミングについて決定はすべてシステム増幅が適正
であると仮定するので、重要である。例えば、ＰＲ４に
対する＋１および−１レベル、ＥＰＲ４に対する＋２，
＋１，−１，−２レベルは、経験的に知られておくべき
である。したがって、従来のマス・データ・ストレージ
装置は、一定のサンプリング信号振幅を保持するため
に、可変ゲイン増幅器（ＶＧＡ）を使用する。一定振幅
を維持するようにＶＧＡを制御することも、自動利得制
御（ＡＧＣ）として知られている。アナログ捕捉中にＡ
ＧＣを実施し、ＶＧＡは、等化器（例えば、ディジタル
ＦＩＲフィルタ）に増幅され正弦波を送出して、等化さ
れた信号を出力する。フィードバック・ループは、アナ
ログ捕捉中のＶＧＡ動作を制御する。ディジタル・トラ
ッキング中にＡＧＣを実施して、等化信号は、ＡＤＣで
ディジタル化されて、検出器に転送されて、ゲインを調
整するためにＶＧＡにフィードバックされる。

【００３９】以下の関係から得た勾配を使用することに
よりＶＧＡゲインを更新するＰＲＭＬ読出しチャネル用
のＡＧＣ機能が提案された。

【００４０】

【数３】

【００４１】ただし、ｙ_n＝ｎにおけるサンプル値、ｘ_n
＝ｙ_nに最も近い理想サンプル値、ｅ_n＝判断誤差。ｘ_n
は、ＰＲ４に対して＋１，−１または０であることに留
意。ゲイン誤差が得られると、ＡＧＣループはＶＧＡの
ゲインを調整する。ＡＧＣの動作は、２段階（すなわ
ち、捕捉およびトラッキング）に区分される。

【００４２】捕捉中では、信号振幅基準を提供するため
に、４Ｔに等しい周期を有する正弦波が使用される。捕
捉モードを実行するために、連続時間法または不連続時
間法を使用することができる。ここでは参照により組み
込まれる、Ｒ．シデシヤン，Ｆ．ドリボ，Ｒ．ハーマ
ン，Ｗ．ハートおよびＷ．スコット著、１９９２年１
月、通信における選択された領域のＩＥＥＥジャーナ
ル，Ｖｏｌ．１０、Ｎｏ．１、第３８頁〜第５６頁、
「ディジタル磁気記録用のＰＲＭＬシステム」と、Ｒ．
ヤマザキ，Ｔ−Ｗ．パン，Ｍ．パルマおよびＤ．ブラウ
ニング著、「アナログ・サンプリング・データ信号プロ
セッサを有する７２Ｍｂ／ｓ ＰＲＭＬディスク・ドラ
イブ・チャネル・チップ」、米国サンフランシスコ、１
９９４年、ＩＥＥＥ ＩＳＳＣＣ会議報告、第２７８頁
〜第２７９頁とを参照されたい。

【００４３】連続時間実施では、振幅誤差を導き出すた
めに、ピーク検出器が使用される。捕捉後に、ＶＧＡの
ゲインが適当であるとみなし、トラッキング・モードの
ために、ＡＧＣの帯域幅が減少され、したがって、雑音
感受性が低減する。

【００４４】ＥＰＲ４は、ＰＲ４と比較したときに（高
いチャネル密度に対して）等化の必要性を緩やかにす
る。高周波数のＳＮＲがＰＲ４より低いので、より高い
線形密度でＥＰＲ４動作を可能にする。しかしながら、
これは複雑さを加える犠牲によるので、処理時間が長く
なり、かつ、スループット速度が低下することになる。

【００４５】ランダム・ユーザ・データをトラッキング
するときのタイミング勾配回路の非線形特性も考慮され
る。タイミング勾配を計算する方法はパルスの傾斜を近
似することに基づいているので、タイミング勾配回路の
ゲインは、パルスの傾斜が変化することにより、ランダ
ム・ユーザ・データをトラッキングするときに変動す
る。

【００４６】

【発明が解決しようとする課題】したがって、必要とす
るものは、タイミング再生処理に関連された再起動を最
適化する方法および装置を提供することである。また、
装置は、マルチ動作モードでタイミング捕捉用の開始位
相を最適化できるべきであり、かつ、ユーザに対して透
明でなければならない。

【００４７】

【発明を解決するための手段】本発明の好ましい実施例
は、相対するサンプリング時点に位置する（すなわち、
互いに直交する）対の各回路のゼロ交叉動作点の中心を
有する１以上の対のタイミング勾配（ＴＧ）回路を有す
るアーキテクチャーを使用する。例えば、パーシャル・
レスポンス・クラス４（ＰＲ４）検出器用の中心タイミ
ング時点は、プリアンブルとして設けられた理想正弦波
に沿ったπ／４，３π／４，５π／４および７π／４に
あり、一方、ＥＰＲ４用のタイミング時点は０，π／
２，π，３π／２および２πにある。また、どの対の回
路もヒステリシス特性を禁止するために必要とされず、
したがって、待ち時間および処理の複雑さを減少させ
る。

【００４８】ＺＰＲ動作の開始前に、インストールされ
た対のタイミング勾配（ＴＧ）回路の各回路は、各対の
２つのＴＧ傾斜が同じでなく、かつ、２のベキ乗のモジ
ュロ演算の使用を可能にするときに、正規化される。こ
れは、伝達特性用の同じ値を保証する。次いで、この回
路は、活性化されて、各タイミング・サンプリング時点
内の位相誤差を計算する。ＺＰＲ活性化の時点で、ゼロ
位相誤差に近い（すなわち、位相誤差予測の良好な品質
を与える）各対の回路のうちの１つの回路が比較器回路
を介して選択される。（１対以上のＴＧ回路を使用する
ときは、最低の誤差値を持つすべての含まれた回路のう
ちのその回路を選択する）。初期位相誤差分布は均一で
あるので、対のうちのいずれか（または、多数対の回路
のうちのいずれか）が選択される機会は、等しい。非本
来ＴＧが所望のタイミング・サンプリング時点に近い場
合に、位相シフト（例えば、１対のＴＧ回路に対して１
８０°の同等物）は、合成位相誤差値に加算される必要
がある。この１８０°の等価量の加算は、位相検出器
（内部的な）か、タイミング再生回路（外部的に）周期
的に加算されてもよい。初期ＺＰＲ動作後に、合成位相
誤差はゼロに接近すべきであり、したがって、その後の
本来ＴＧの選択を「強制」する。図８ａは正弦波（プリ
アンブル）の角度測定を与え、また、図８ｂおよび図８
ｃはビットの角度測定を与える。

【００４９】少なくとも１対のＴＧ回路を使用する付加
的な利点は、合成位相誤差の伝達曲線が独立した信号振
幅でもある少なくとも２つの極端に正確な動作点を有す
ることである。これは、発生する最大誤差が単一ＴＧ回
路のみを使用するものの少なくとも半分に帰結する。

【００５０】タイミング再生処理において開始位相選択
のために使用される好ましい方法は、２つの類似のＴＧ
回路で（正確な度合いで）「既知」の周波数サンプリン
グされた信号を受信することを含む。サンプリングされ
た受信信号は並列に各ＴＧ回路に送出され、比較器（例
えば、絶対値の最小）は、各ＴＧ回路から発生された誤
差値を比較する。２つの誤差値のうちで小さい絶対値を
表している信号に基づいて、調整された開始位相が選択
される。タイミング再生制御回路は、ユーザがそれを使
用したくなるまで、この期間において惰行的な動作をし
ている。次いで、ゼロに最も近いタイミング勾配は、Ｚ
ＰＲが開始されるまで、数サイクルにわたりラッチまた
は平均化される。

【００５１】

【発明の実施の形態】図１は、その読出し回路１１３の
一部を含む、マス・データ・ストレージ装置１００の複
数の部分の図である。ハード・ディスク・ドライブ１０
１は、いくつかの磁気ディスク１１１を含む。各磁気デ
ィスク１１１は、その磁気面１１７上にデータを含み、
かつ、ボイス・コイル・モータ１０４によって制御され
たアーム１０３に関連されている。これらのアームは、
スピンドル・モータ（不図示）によって回転されるスピ
ンドル１０２に接続されている。各アーム１０３の外端
には、磁気ディスク１１１から読み出しおよび書き込み
をする読出し／書込みヘッド１０５がある。読出し／書
込みヘッド１０５からの磁気ディスク出力信号１１２
は、プリアンプ１１５に入力される。プリアンプ１１５
は、増幅された信号１１６を読出しチャネル回路１１３
に出力する。その出力信号は、読出しチャネル回路１１
３からパス１１９上をコントローラ（すなわち、ディジ
タル信号プロセッサ１１４）に伝送される。

【００５２】図２は、図１の従来の読出しチャネル回路
１１３を更に詳細に示すとともに、時間およびゲイン制
御を行う従来の回路を示す。入力として示されているの
は、図１のプリアンプ１１５の出力信号１１６であり、
これは、図１のディスク１１１からの読出し信号１１２
を調整したものである。図２のアナログ回路２０４は、
読出しチャネル回路１１３内での信号処理中にゲイン増
幅および調整するために利用可能である。調整されたア
ナログ信号は、図２のアナログ回路２０４から図２のア
ナログ／ディジタル変換器（ＡＤＣ）２０２へパス２０
５上に供給される。一実施例は、図２のパス２０６を介
してＡＤＣ２０２から図２のＦＩＲフィルタ２０７へ出
力される６ビットのディジタル信号を含む。ＦＩＲフィ
ルタ２０７は、複数のタップ（不図示）を有し、各タッ
プは、図１の読出しチャネル回路１１３の外部のソース
（不図示）から供給される図２の係数２０８と関連され
ている。フィルタされた８ビットのディジタル出力信号
は、図２のパス２０９を介して図２の検出器２１０に供
給されて、図１のパス１１９を介して図１のディジタル
信号プロセッサ１１４に出力される。一実施例では、図
２の第２のパス２１１は、フィードバックの目的のため
に、まず、図２の帯域／誤差検出回路２１２に供給さ
れ、その出力は、図２のパス２１３上の上位５ビットの
信号と図２のパス２１４上の下位３ビットの信号とし
て、タイミングおよびゲイン勾配回路（図２には個別的
に示されていない）を含む図２の勾配ブロック２０３に
供給される。図２の勾配ブロック２０３から供給される
出力信号は、図２の勾配ブロック２０３のゲイン勾配回
路（不図示）から図２の自動ゲイン制御（ＡＧＣ）回路
２１６に図２のパス２１５上で供給される。図２のＡＧ
Ｃ回路２１６から、調整信号（すなわち、フィードバッ
ク信号）は、図２のパス２２１を介して図２のアナログ
回路２０４に供給される。図２のブロック２０３におけ
るタイミング勾配回路（不図示）からの他の出力信号
は、図２のパス２１９を介して図２のフェーズ・ロック
ド・ループ（ＰＬＬ）２０１に送出される。ＰＬＬ２０
１から、位相調整信号のフィードバックは図２のパス２
２０を介して図２のＡＤＣ２０２に送出される。図２
は、本発明の好ましい一実施例に至る概念を理解できる
ように、タイミングおよびゲイン制御を行う従来の方法
の一例として、提供されている。

【００５３】図３は、従来のタイミング再生ループ３０
０のブロック図を示す。ＶＣＯ（図２および図３の３０
１に示されていない）を採用した図２のＰＬＬ２０１
は、ＡＤＣ２０２のサンプリング・クロックを発生す
る。ＡＤＣ２０２は、パス２０５に沿って図２のアナロ
グ回路２０４からの入力を受け取るように示されてい
る。図２のＰＬＬ２０１を必要とされるサンプリング周
波数にロックさせるために、１／４サンプリング周波数
（４Ｔ、ただし、Ｔはビット周期である。）で正弦波
（不図示）が図１および図２のＡＤＣ２０２に注入され
る。タイミング勾配（ＴＧ）回路（図示されていない
が、図２の勾配ブロック２０３に含まれている。）の１
対のうちの一方の回路（または、１対以上を使用してい
るときは、多対からの１つの回路）からの結果を使用し
て、誤差が計算される。図３のタイミング勾配計算器３
０２は、パス３０４を介して入力を比例および積分ルー
プ・フィルタ３０３に供給する。比例および積分ループ
・フィルタ３０３は、パス３０５を介してＶＣＯ３０１
に接続されている。続いて、ＶＣＯ３０１は、パス３０
６を経由して外部ソース（不図示）から基準信号を受け
取る。ＶＣＯ３０１は、パス３０７ａ，３０７ｂを経由
して調整信号（すなわち、フィードバック信号）を位相
誤差検出器３０２に供給するとともに、パス３０７，３
０８を経由してＡＤＣ２０２に供給する。位相検出器と
通常に呼ばれているものは、ＡＤＣ２０２の最終段およ
び図３に点線のブロック３１０によって示されたタイミ
ング勾配計算器である。図３は、本発明の好ましい一実
施例に至る概念を理解できるように、タイミングおよび
位相制御を提供する従来の方法の一例として提供されて
いる。

【００５４】図４は、従来のタイミング再生回路４０１
に関係した図３の従来のタイミング再生ループ３００の
各ブロックの位置を示す。図４は、図２のアナログ回路
２０４から図４のパス２０５に沿って図４のＡＤＣ２０
２への入力と、パス２０６に沿って図４のＦＩＲフィル
タ２０７への入力とを示す。図４のＡＤＣ２０２から図
４のパス４０３に沿った出力信号または図４のＦＩＲフ
ィルタ２０７から図４のパス２１１に沿った出力を選択
するマルチプレクサ４０２の周辺について更に詳細に提
供する。また、図４のマルチプレクサ４０２への入力と
して示されているのは、外部ソース（不図示）からのそ
のモード上のステータスを提供する図４の入力ＡＣＱ／
ＴＲＫ４０４であり、ＡＣＱはプリアンブル正弦波（不
図示）の捕捉であり、ＴＲＫは図２のＦＩＲフィルタ２
０７から図２のパス２０９に沿って出力されるディジタ
ル信号のトラッキングを示す。図４のマルチプレクサ４
０２の出力は、図４のパス４０５および図４のパス４０
５ｂに沿って図４の位相誤差検出器３０２に供給される
とともに、図４のパス４０５および図４のパス４０５ｂ
に沿って図４の帯域／誤差検出回路２１２に供給され
る。図４の帯域／誤差検出回路２１２は、図４のパス２
１３に沿って上位５ビットの信号を、また、図４のパス
２１４に沿って下位３ビットの信号を図４のタイミング
勾配回路３１０に出力する。図４のタイミング勾配回路
３１０は、出力を図４のパス４０６に沿って図４のルー
プ・フィルタ２０３に供給する。図４のループ・フィル
タ２０３の出力は、外部ソース（不図示）からの図４の
パス３０６に沿った周波数基準信号とともに、図４のパ
ス４０７に沿って加算器４０８に供給される。図４の加
算器４０８の出力は、図４のパス４０９に沿って図４の
ＶＣＯ３０１に伝送される。図４のＶＣＯ３０１は、図
４のゼロ位相再起動回路４１０から入力を受け取る。Ｖ
ＣＯの出力は、パス２２０に沿ってＡＤＣのタイミング
を調整するために使用される。図４のゼロ位相再起動回
路４１０は、図４のパス４１１に沿って連続時間ＡＤＣ
入力波形を受け取る。図４は、本発明の好ましい一実施
例に至る概念を理解できるように、タイミング，位相お
よびゲイン制御を提供する従来の方法の一例として提供
されている。

【００５５】図５は、図４のタイミング再生回路４０１
の図３の位相誤差検出器部３０２の好ましい一実施例の
ブロック図である。この入力は、図５のパス２０６に沿
った図２のＡＤＣ２０２からの６ビット信号として示さ
れており、図５のパス２０６ａ，２０６ｂに沿って１対
の正規化タイミング勾配（ＮＴＧ）ブロックに分割さ
れ、図５の点線ボックス５０１における一方は、図５の
ＴＧ₀５０３として表すパス２０６ａから導かれ、図５
の点線ボックス５０２における他方は、図５のＴＧ₁５
０３として表すパス２０６ｂから導かれている。ＮＴＧ
ブロック５０１，５０２のそれぞれは、同じものであ
り、したがって、ＮＴＧブロック５０１の説明は、ＴＧ
パス５０２のもので十分である。

【００５６】図５のＮＴＧ₀ブロック５０１は、図５の
タイミング勾配回路５０３からなり、図５のパス２０
６，２０６ａに沿って図２のＡＤＣ２０２から供給され
る出力信号を入力として有する。その出力は、クロック
（不図示）により図５のパス５０４上でクロッキングさ
れ、任意選択的に、図５のマルチプレクサ５０５によっ
て示されている外部ソース（不図示）に確立された乗算
係数によって正規化される。正規化は、装置のアーキテ
クチャー仕様に従って任意選択的であり、例えばタイミ
ング勾配ＴＧ₀，ＴＧ₁の傾斜が等しいときは、正規化を
必要としないと思われる。正規化の他の利点は、望まれ
るのであれば、演算をモジュロ２に移行させる。

【００５７】好ましい一実施例において、ＴＧ₀および
ＴＧ₁からの出力は、ＴＧ₀に対しては図５のパス５０
７，５０７ａに沿って、また、ＴＧ₁に対しては図５の
パス５０８，５０８ａに沿って、図５のマルチプレクサ
５０６へ７ビット信号として供給される。ＴＧ₀からの
出力は、図５のパス５０７，５０７ｂに沿って図５の絶
対値比較器｜ｍｉｎ｜５０９にも供給される。同様に、
ＴＧ₁からの出力は、図５のパス５０８，５０８ｂに沿
って図５の絶対値比較器｜ｍｉｎ｜５０９に供給され
る。ＮＴＧ₀およびＮＴＧ₁からの出力信号は、図５の絶
対値比較器｜ｍｉｎ｜５０９で比較され、２つのうちの
いずれがゼロに近いかを表し、信号ＭＩＮ ＮＴＧとして
図５のパス５１０に沿って図５のラッチ５１１に出力さ
れる。図５のラッチ５１１は、外部制御回路（不図示）
から図５のパス５１２に沿って信号ＬＡＴＣＨ ＭＩＮ
を受け取る。図５のパス５１２に沿って図５のラッチ５
１１に供給される信号ＬＡＴＣＨ ＭＩＮが論理ロウで
あるときは、図５のラッチ５１１はトランスペアレント
である。ＺＰＲが開始されると、図５のラッチ５１１へ
の信号がラッチされる。

【００５８】好ましい一実施例では、図５のラッチ５１
１から、出力信号は、図５のパス５１３に沿って図５の
マルチプレクサ５１４に供給され、外部ソース（不図
示）から図５のパス５１５に沿ってマルチプレクサ５１
４に供給された信号ＭＥＭ ＴＲ ＰＲ４またはタイミ
ング再生ループ（図５に示されていない）からの図５の
パス５１９に沿った信号ＦＩＸ ＳＥＬが選択される。
信号ＭＥＭ ＴＲ ＰＲ４はまた、図５のパス５１６に
沿って図５のＸＯＲゲート５１７へ入力として供給され
る。

【００５９】図５のマルチプレクサ５１４からの出力
は、信号ＳＥＬ ＮＴＧとして、図５のパス５１８，５
１８ｂに沿って図５のＸＯＲゲート５１７に供給される
とともに、図５のパス５１８，５１８ａに沿って図５の
マルチプレクサ５０６に供給される。図５のＸＯＲゲー
ト５１７からの出力は、信号ＯＴＨＥＲ ＴＧとして、
図５のパス５２１に沿って図５の選択回路ＳＥＬ５１０
に供給される。信号ＯＴＨＥＲ ＴＧは、固有タイミン
グ勾配を調整するための必要に従って１８０°に等価な
付加を供給する。図５のマルチプレクサ５０６からの出
力は、信号ＮＴＧ（正規化されたＴＧ）として、７ビッ
ト信号を図５のパス５２２に沿って図５の調整回路ＳＥ
Ｌ５２０にも送出される。図５のＳＥＬ５２０からは２
つの出力信号が供給される。図５のパス５２３に沿っ
て、６ビットの出力信号は、図５のパス５２４に沿って
レジスタによってクロッキングされ、位相誤差信号ＰＨ
ＥＲＲ出力としてタイミング再生制御回路（不図示）に
供給される。オーバーフローを表示するオプション信号
ＯＶ ＮＴＧは、１ビット信号として、図５のパス５２
５に沿って供給され、図５のパス５２６でクロッキング
されて、外部受信機（図５には示されていない）に出力
される。前述の信号の寄与は、以下で詳細に説明されて
いる。

【００６０】図５のパス５１２上を図５のラッチ５１１
に供給されるＬＡＴＣＨ ＭＩＮは、タイミング再生制
御回路（図５には示されていない）からの制御信号であ
る。ＨＩＧＨへの遷移は、図５の比較器５０９の現在状
態をラッチさせ、大きさは図５の２つ（または、それ以
上の）ＮＴＧブロック５０１，５０２のうちのいずれが
小さいかを判断する。

【００６１】図５のパス５１９上をマルチプレクサ５１
４に入力されるＦＩＸＥＤ ＳＥＬは、タイミング再生
制御回路（図５には示されていない）から制御信号を供
給している。論理ハイ値は、図５のパス５１５上を図５
のマルチプレクサ５１４に供給されるＭＥＭ ＴＲ Ｐ
Ｒ４のセッティングに基づいて、適当なＮＴＧブロック
５０１または５０２の選択を固定させる。

【００６２】図５のパス５１５に沿って図５のマルチプ
レクサ５１４に送出される信号ＭＥＭ ＴＲ ＰＲ４
は、外部ソース（図５に示されていない）からのレジス
タメモリビットを供給する。好ましい一実施例では、論
理ハイ値は、タイミング再生制御回路（図５に示されて
いない）のＰＲ４動作モードを示す。

【００６３】ゼロ位相再起動（ＺＰＲ）動作 ＺＰＲ動
作を開始する前に、図５のパス５１２上を図５のラッチ
５１１に供給されるＬＡＴＣＨ ＭＩＮは、適当なタイ
ミング再生モード（好ましい実施例では、ＰＲ４かＥＰ
Ｒ４）の理想サンプリング時点に近い図５の対５０１お
よび図５の対５０２のＮＴＧブロックから位相誤差δを
選択して出力するのに備えて、デフォールト論理ロウ状
態になっている。図５のマルチプレクサ５１４は、ゼロ
出力を供給する。

【００６４】ＺＰＲ計算の実際の時点では、図５のより
近いＮＴＧブロック５０１またはＮＴＧブロック５０２
のビット毎の選択は、図５のパス５１２に沿って図５の
ラッチ５１１に供給されるＬＡＴＣＨ ＭＩＮ信号を論
理ハイに遷移することによって、固定される。これは、
その後の位相誤差積算および平均化中に同じ図５のＮＴ
Ｇブロック５０１またはＮＴＧブロック５０２を使用す
ることになるのを保証する。ＺＰＲを実行すると、図５
のパス５１９に沿って図５のマルチプレクサ５１４に供
給されたＦＩＸＥＤ ＳＥＬは、論理ハイに遷移し、か
つ、図５のＮＴＧブロック５０１または図５のＮＴＧブ
ロック５０２はプリアンブル捕捉モードの期間中に選択
される。これは、ＺＰＲ後に、残留位相誤差δが極めて
小さく、かつ、図５のＮＴＧブロック５０１または図５
のＮＴＧブロック５０２の線形領域内にある。

【００６５】「ＺＰＲディセーブル」モードの場合 Ｚ
ＰＲ動作を実行していないときは、初期位相位置はＮＴ
Ｇブロック５０１またはＮＴＧブロック５０２の準安定
状態領域にあって、潜在的に「ハングアップ」を発生す
る可能性がある。したがって、「ＺＰＲイネーブル」モ
ードのときのように、ゼロに近い誤差を示す図５のＮＴ
Ｇブロック５０１または図５のＮＴＧブロック５０２
は、図５のパス５１２に沿って図５のラッチ５１１に供
給されるＬＡＴＣＨ ＭＩＮを論理ロウに保持すること
によって、初期的に選択される必要がある。数クロック
・サイクル後に、図５のＮＴＧブロック５０１または図
５のＮＴＧブロック５０２が、図５のパス５１９に沿っ
て図５のマルチプレクサ５１４に供給されるＦＩＸＥＤ
ＳＥＬを論理ハイに遷移させることによって、選択さ
れる。初期位相誤差の均一分布を仮定すると、初期位相
が準安定状態領域にある機会は極めて小さいことに注意
すべきである。しかしながら、これが発生したときは、
合成位相誤差δ（すなわち、逆の（固有でない）図５の
ＮＴＧブロック５０１または図５のＮＴＧブロック５０
２によって発生され誤差値）は、その最大値近傍で非常
に安定しており、離れた位置からの急速な調整を保証す
る。

【００６６】好ましい実施例は、互いに直行する位相誤
差伝達特性を実施する図５のＮＴＧブロック５０１また
は図５のＮＴＧブロック５０２を採用することにより、
振幅および方向の両方において更に厳密な位相誤差δの
判断を可能にする。採用された各付加的な対の回路に対
して、正確さは倍加する。例えば、図５の１つのＮＴＧ
ブロック用のＰＲ４モードおよび対の他方のＮＴＧブロ
ック５０２用のＥＰＲ４モードを使用して、位相誤差の
５０％減少を可能にする。これは、図６の位相誤差δ
６０２が図６の位相φ ６０３に対してプロットされて
いる図６において容易に見ることができる。ピタゴラス
の定理を適用し、ここでこの誤差が図６のπ／２ ６０
４において最悪の場合となることに注意して、最初のＴ
Ｇ回路のものと直交する固有モードで動作する図６の６
０８により示された単一ＴＧ回路に対して、６０７によ
り示される付加ＴＧ回路を導入し、最悪の場合の誤差を
図６のπ ６０５の位置から図６のπ／２ ６０４に移
行させる。これにより、図６の６０７に示す単一ＴＧ回
路と比較したときに、図６の理想判断ライン６０１に対
し、図６の６０６に示す誤差を半分する。また、付加的
な対の直交ＴＧ回路を採用することにより、付加的な精
度を得ることができる。図７のグラフ７０３で発生して
いる最悪の場合の位相誤差を説明する図７を参照する
と、図７の７０５により表される場合は、（図７の１つ
の検出器７０１または図７の２つの検出器７０２に比較
して）図７のπ／４ ７０４で、２対のＴＧ回路（した
がって、２×２＝４検出器）を使用して、その乗算を
し、直交伝達関数を採用して特性を改善した。

【００６７】タイミング勾配回路が対で配置されたが、
これは、本発明の好ましい実施例において（各符号化ア
ーキテクチャーに関して）偶数の回路を使用する必要性
があることを意味するものではない。３つのうちの与え
られた任意の２つ（１対）についての固有のタイミング
時点を切り換えることにより、ユーザによりプログラム
可能か、異なるアプリケーション用の販売者に利用可能
とする装置のアーキテクチャーに対し、ここで異なる６
つの組合せが可能であることが解る。

【００６８】選択された非固有ＴＧ値に対して１８０°
の必要等価物を図５の位相検出器回路５００の外部に付
加してもよいことに注意すべきである。例えば、図２の
タイミング再生回路ＰＬＬ２０１でこの値を計算すると
きは、非固有ＴＧ回路から調整するための割算および加
算機能前に、まず平均化を実行する。

【００６９】ＰＲＭＬの理想サンプリング・ポイントに
おける傾斜は、２つの方法（導出方法または最大レンジ
傾斜方法）のうちの１つにより得られる。導出方法は、
ＰＲ４モードおよびＥＰＲ４モードについて以下のよう
に導き出される。

【００７０】

【数４】

【００７１】ただし、Δ₀＝ＰＲ４固有タイミング・モ
ードに関する傾斜 Δ₁＝ＥＰＲ４固有タイミング・モードに関する傾斜 Φ₀＝ＰＲ４固有タイミング・モードに関する位相誤差 Φ₁＝ＥＰＲ４固有タイミング・モードに関する位相誤
差 Ａ ＝信号の振幅 ２ ＝期間２πのビット・クロック用の位相角 最大レンジ傾斜方法は、ＰＲ４モードおよびＥＰＲ４モ
ードについて以下のように導き出される。

【００７２】

【数５】

【００７３】位相誤差δを判断する際のキー・ポイント
は、任意の予測が図８における信号Ａ８０２の振幅の機
能であることである。したがって、信号振幅Ａの予測が
正確でないときは、ＺＰＲの初期化は正確でない。図８
ａは、図２のパス２０５上を図２のＡＤＣ２０２に捕捉
のために設けられた正弦波プリアンブル８０４の正の部
分を示す。ＰＲ４モード用のサンプリング時点は、図８
ａの８０２に示され、一方、ＥＰＲ４モード用のそれら
は図８ａの８０６に示されている。サンプリング・ポイ
ントが誤って図８ａのポイント８０７となれば、正のＰ
Ｒ４タイミング勾配（負の勾配）は、図８のライン８０
８が示すように、明らかである。逆に、サンプリング・
ポイントが誤って図８ａのポイント８０９となれば、負
または正のＰＲ４のタイミング勾配（正の勾配）は、図
８のライン８１０が示すように、明らかである。ゼロ・
タイミング勾配は、一例として、ＰＲ４サンプリング・
モードを使用して図８のポイント８０２間に図８のライ
ン８１１のように与えられる。図８ａの場合に、プリア
ンブル期間は図８のｘ軸８０３に沿って２πに等しい期
間により示されることに注意されたい。これに対して、
図８ｂおよび図８ｃでは、図８のｘ軸８０３に沿って２
πのビット・クロック期間によりサンプリングされたビ
ットを示す。

【００７４】図８ｂおよび図８ｃはそれぞれ、図８のＥ
ＰＲ４固有タイミング時点モード８０４および図８のＰ
Ｒ４固有タイミング時点モード８０１について、検出器
出力Ａ８０２対位相誤差δ ８０３を示す。図８ａ，図
８ｂおよび図８ｃの相対位置に注目し、かつ、ＥＰＲ４
およびＰＲ４タイミング時点は互いに直交し、かつ、所
望のライン（原点を通る４５°ライン）からそれぞれ偏
差が最悪の場合は図８のπ／２ ８０５およびその奇数
倍で発生することに注意すべきである。各対の２つのモ
ードは、これらの傾斜が異なるのであれば、ゼロ位相誤
差に最も近い図５のＮＴＧブロック５０１または図５の
ＮＴＧブロック５０２の図８の振幅Ａ８０２を正しく選
択できるようにするために、正規化される必要がある。
正規化は図９に示されており、図９の正規化９０１は、
図９の非正規化されたＴＧ₁９０２およびＴＧ₀９０４に
比較して、図９の正規化されたＮＴＧ₀９０３と同じ傾
斜である。

【００７５】固有ＴＧ傾斜は、以下のように定義され
る。

【００７６】

【数６】

【００７７】また、正規化された理想化傾斜は、下記の
ようになる。 図９における正規化された９０１ ｍ＝３２／π （８ｃ） ただし、ｍ＝傾斜 Ａ＝６ビットにより位相選択を実行するときは３２ ４Ｔ正弦波プリアンブルを仮定して、数（０Ψ６３）お
よび３２が発生する。

【００７８】図６は、以上の場合に、正規化された位相
検出器出力δ ６０２対位相δ ６０３を示す。

【００７９】

【数７】

【００８０】以上は、互いに直交するサンプリング時点
を有する複数対のタイミング勾配回路を本発明が使用す
ることの顕著な特徴を説明してきたが、本発明のアプリ
ケーション，動作方法または使用を以上により特定され
たものに制限するものと解釈すべきではない。

【００８１】本発明を特定の式および実施方法により示
し、更に、特定のフィルタ形式について説明したが、当
業者は、本発明の精神および範囲から逸脱することな
く、式の選択において他の種々の変更、および実施また
は他の詳細において異なる組合せによる使用を変更でき
ることを理解すべきである。

【００８２】以上の説明に関して更に以下の項を開示す
る。 （１）メモリと関連され、入力および出力を有する位相
検出器に関連されたシステム内で動作可能なタイミング
再生回路においてディジタル信号を処理するときに、位
相誤差を予測する方法であって、（ａ）複数のタイミン
グ勾配回路を採用するステップであって、該タイミング
勾配回路のうちの一つは固有であり、該タイミング勾配
回路のうちの他のものは非固有であり、該タイミング勾
配回路はそれぞれ、固有の符号化法により実現された異
なる位相誤差伝達特性を実施する、ステップと、（ｂ）
必要のときは、前記タイミング勾配回路のそれぞれを正
規化するステップと、（ｃ）位相調整動作を予測するス
テップと、を具備し、前記固有のタイミング勾配回路が
前記非固有のタイミング勾配回路よりもゼロ位相誤差に
近いタイミング時点を有するときは、調整値ｘ、前記非
固有のタイミング勾配回路に関連された数が前記タイミ
ング再生回路に入力され、前記非固有のタイミング勾配
回路が前記固有のタイミング勾配回路よりもゼロ位相誤
差に近いタイミング時点を有するときは、１８０°の等
価量を前記調整値ｘに加算する、方法。

【００８３】（２）前記値ｘを固定するまで前記ステッ
プ（ｂ）および（ｃ）を反復するステップを更に具備
し、前記値ｘが、番号を出力する装置から導き出され
る、第１項記載の方法。

【００８４】（３）前記１８０°の等価量が、内部計算
により処理される前に前記メモリに対するに状態として
入力される、第１項記載の方法。

【００８５】（４）前記１８０°の等価量は、前記タイ
ミング再生回路に個別的な信号として入力される、第１
項記載の方法。

【００８６】（５）前記位相誤差を最小化するステップ
を更に具備し、前記位相の調整が開始される、第１項記
載の方法。

【００８７】（６）ゼロ位相再起動（ＺＰＲ）を開始さ
せるためにステップ（ａ）から（ｃ）までを反復させる
ステップを更に具備する、第５項記載の方法。

【００８８】（７）前記１８０°の等価量を個別的な信
号として前記タイミング再生回路に供給して、ＺＰＲを
開始する際に使用するステップを更に具備する、第５項
記載の方法。

【００８９】 （８）ゼロ位相再起動に使用するのに先
立ち、内部計算において処理される前に、前記１８０°
の等価量を前記メモリに状態として供給するステップを
更に具備する、第５項記載の方法。

【００９０】（９）前記装置が、前記調整値ｘの絶対値
の最小値｜ｍｉｎ｜を計算し、前記｜ｍｉｎ｜が、調整
値として固定されている、第２項記載の方法。

【００９１】（１０）前記装置が、前記調整値ｘの２乗
ｘ²を計算し、ｘ²が、調整値として固定されている、第
２項記載の方法。

【００９２】（１１）前記タイミング勾配回路が、該各
タイミング勾配回路が他のタイミング勾配回路のサンプ
リング時点に直交するサンプリング時点を有するよう
に、互いに最大限分離されていると数学的に説明される
１対のタイミング勾配回路を具備する、第１項記載の方
法。

【００９３】（１２）前記符号化方法が、該符号化方法
の間で直交して可能にされるアルゴリズムにより実施さ
れる、第１項記載の方法。

【００９４】（１３）前記直交性が、ＰＲＭＬ符号化方
法ＰＲ４，ＥＰＲ４の使用により得られ、いずれの方法
も前記固有のタイミング勾配として選択可能とされる、
第１１項記載の方法。

【００９５】（１４）前記位相検出器の出力が１８０°
の等価量に対応するときは、モジュロ／循環算術演算を
可能状態にするステップを更に具備し、前記１８０°の
等価量を加算するステップが、前記位相検出器のＭＳＢ
ビットを反転させるステップを含む、第１項記載の方
法。

【００９６】（１５）入力および出力を有する位相検出
器，タイミング再生回路およびメモリとの関連を備えた
装置であって、第１および第２の出力ＴＧ₀，ＴＧ₁をそ
れぞれ発生する固有のタイミング勾配回路および非固有
のタイミング勾配回路と、前記出力ＴＧ₀，ＴＧ₁を受け
取って、その値を比較する比較器と、を備え、前記固有
のタイミング勾配回路が前記非固有のタイミング勾配回
路よりもゼロ位相誤差に近いタイミング時点を有すると
きは、調整値ｘ、前記固有のタイミング勾配回路に関連
された数が、前記タイミング再生回路に入力され、前記
非固有のタイミング勾配回路が前記固有のタイミング勾
配回路よりもゼロ位相誤差に近いタイミング時点を有す
るときは、１８０°の等価量を前記調整値ｘに加算す
る、装置。

【００９７】（１６）前記１８０°の等価量が、前記タ
イミング再生回路に入力される前に更なる処理のために
前記メモリに状態として入力される、第１５項記載の装
置。

【００９８】（１７）前記１８０°の等価量が、更なる
処理のために前記タイミング再生回路に個別的な信号と
して入力される、第１５項記載の装置。

【００９９】（１８）前記タイミング勾配回路が、１対
として供給され、前記対の各回路は、他方の前記タイミ
ング勾配回路の固有のサンプリング時点と直交する前記
固有のサンプリング時点を採用する、第１５項記載の装
置。

【０１００】（１９）前記１８０°の等価量が、ＺＰＲ
を開始する際に使用するために前記タイミング再生回路
に入力する前に、更なる処理のために前記メモリに状態
として入力される、第１５項記載の装置。

【０１０１】（２０）前記１８０°の等価量が、ＺＰＲ
を開始する際に使用する前に、更なる処理のために前記
タイミング再生回路に個別的な信号として入力される、
第１５項記載の装置。

【０１０２】（２１）前記位相検出器の出力が１８０°
の等価量に対応するときは、モジュロ／循環算術演算を
可能状態にする処理を更に備え、前記１８０°の等価量
を加算する処理が、前記位相検出器の出力のＭＳＢビッ
トを反転させる処理を含む、第１５項記載の装置。

【０１０３】（２２）前記タイミング再生回路が、位相
ロックド・ループ（ＰＬＬ）を備える、第１５項記載の
装置。

【０１０４】（２３）入力および出力を有し、メモリと
の関連およびタイミング再生回路を有する位相検出器で
あって、第１および第２の出力ＴＧ₀，ＴＧ₁をそれぞれ
発生する固有のタイミング勾配回路および非固有のタイ
ミング勾配回路と、前記出力ＴＧ₀，ＴＧ₁を受け取っ
て、その値を比較する比較器と、を備え、前記固有のタ
イミング勾配回路が前記非固有のタイミング勾配回路よ
りもゼロ位相誤差に近いタイミング時点を有するとき
は、調整値ｘ、前記固有のタイミング勾配回路に関連さ
れた数が前記タイミング再生回路に入力され、前記非固
有のタイミング勾配回路が前記固有のタイミング勾配回
路よりもゼロ位相誤差に近いタイミング時点を有すると
きは、１８０°の等価量を前記調整値ｘに加算する、位
相検出器。

【０１０５】（２４）前記１８０°の等価量が、前記タ
イミング再生回路に入力される前に、更なる処理のため
に前記メモリに状態として入力される、第２３項記載の
位相検出器。

【０１０６】（２５）前記１８０°の等価量が、更なる
処理のために前記タイミング再生回路に個別的な信号と
して入力される、第２３項記載の位相検出器。

【０１０７】（２６）前記タイミング勾配回路が、１対
として設けられ、前記対の各回路が、他方の前記タイミ
ング勾配回路の固有のサンプリング時点と直交する前記
固有のサンプリング時点を採用する、第２３項記載の位
相検出器。

【０１０８】（２７）前記１８０°の等価量が、ＺＰＲ
を開始する際に使用するために前記タイミング再生回路
に入力する前に、更なる処理のために前記メモリに状態
として入力される、第２３項記載の位相検出器。

【０１０９】（２８）前記１８０°の等価量が、ＺＰＲ
を開始する際に使用する前に、更なる処理のために前記
タイミング再生回路に個別的な信号として入力される、
第２３項記載の位相検出器。

【０１１０】（２９）前記位相検出器の出力が１８０°
の等価量に対応するときは、モジュロ／循環算術演算を
可能状態にする処理を更に備え、前記１８０°の等価量
を加算する処理が、前記位相検出器の出力のＭＳＢビッ
トを反転させる処理を含む、第２３項記載の位相検出
器。

【０１１１】（３０）前記タイミング再生回路が、位相
ロックド・ループ（ＰＬＬ）を備える、第２３項記載の
位相検出器。

【０１１２】（３１）入力および出力を有する位相検出
器と、メモリとの関連と、タイミング再生回路とを備え
たマス・データ・ストレージ装置であって、第１および
第２の出力ＴＧ₀，ＴＧ₁をそれぞれ発生する固有のタイ
ミング勾配回路および非固有のタイミング勾配回路と、
前記出力ＴＧ₀，ＴＧ₁を受け取って、その値を比較する
比較器と、を備え、前記固有のタイミング勾配回路が前
記非固有のタイミング勾配回路よりもゼロ位相誤差に近
いタイミング時点を有するときは、調整値ｘ、前記固有
のタイミング勾配回路に関連された数が前記タイミング
再生回路に入力され、前記非固有のタイミング勾配回路
が前記固有のタイミング勾配回路よりもゼロ位相誤差に
近いタイミング時点を有するときは、１８０°の等価量
を前記調整値ｘに加算する、マス・データ・ストレージ
装置。

【０１１３】（３２）前記１８０°の等価量が、前記タ
イミング再生回路に入力される前に、更なる処理のため
に前記メモリに状態として入力される、第３１項記載の
位マス・データ・ストレージ装置。

【０１１４】（３３）前記１８０°の等価量が、更なる
処理のために前記タイミング再生回路に個別的な信号と
して入力される、第３１項記載のマス・データ・ストレ
ージ装置。

【０１１５】（３４）前記タイミング勾配回路が、１対
として設けされ、前記対の各回路が、他方の前記タイミ
ング勾配回路の固有のサンプリング時点と直交する前記
固有のサンプリング時点を採用する、第３１項記載のマ
ス・データ・ストレージ装置。

【０１１６】（３５）前記１８０°の等価量が、ＺＰＲ
を開始する際に使用するために前記タイミング再生回路
に入力する前に、更なる処理のために前記メモリに状態
として入力される、第３１項記載のマス・データ・スト
レージ装置。

【０１１７】（３６）前記１８０°の等価量が、ＺＰＲ
を開始する際に使用する前に、更なる処理のために前記
タイミング再生回路に個別的な信号として入力される、
第３１項記載のマス・データ・ストレージ装置。

【０１１８】（３７）前記位相検出器の出力が１８０°
の等価量に対応するときは、モジュロ／循環算術演算を
可能状態にする処理を更に備え、前記１８０°の等価量
を加算する処理が、前記位相検出器の出力のＭＳＢビッ
トを反転させる処理を含む、第３１項記載のマス・デー
タ・ストレージ装置。

【０１１９】（３８）前記タイミング再生回路が、位相
ロックド・ループ（ＰＬＬ）を備える、第３８項記載の
マス・データ・ストレージ装置。

【０１２０】（３９）前記マス・データ・ストレージ装
置が、ディスク・ドライブを備える、第３１項記載のマ
ス・データ・ストレージ装置。

【０１２１】（４０）装置の効率的なゼロ位相再起動
（ＺＰＲ）を可能にする装置および方法。この構造は、
複数の対により正規化されたタイミング勾配（ＮＴＧ）
ブロック（５０１および５０２）を配置することに基づ
いており、各回路は、直交する位相誤差伝達関数特性
（他方に対して直交する１ＴＧ回路サンプルを有す
る）、例えばプリアンブルのＰＲ４およびＥＰＲ４モー
ド理想サンプリング時点モデルを採用する。本発明の方
法の反復により、（ＮＴＧ）ブロック（５０１および５
０２）は、ゼロに最も近い位相誤差を有する固有のトラ
ッキング段階を有することに基づいて選択される。等し
い機会が回路対における前記回路のいずれかを選択する
ことにあるので、現在の非固有のアーキテクチャーを実
施する回路が選択されたときは、個別的な信号が発生す
る。この信号は、前記タイミング再生回路に設けられて
いる誤差値に１８０°の等価量を加算する。例えば、特
殊な場合のゼロ位相再起動（ＺＰＲ）動作の後に、処理
を反復することにより、前記固有のサンプリング時点が
選択されるように「強制設定」される。

【０１２２】

【発明の効果】本発明のいくつかの顕著な効果は、次の
通りである。 ・各段階でメモリ（例えば、レジスタ）を必要としな
い。 ・待ち時間を減少する。 ・正味のオーバーヘッドを少なくする。 ・異なる２つの符号化アーキテクチャーを採用している
２重動作機構を呼び出す装置に理想的に適している。 ・更に利用可能な時間があるときに、捕捉段階において
計算を実行し、次いで、その結果をトラッキング段階に
渡す。 ・ヒステリシス効果を導入する必要がない。 ・最小のハードウェア負荷を発生する間に、総合的な位
相シフトを正確に予測する。 ・誤差の伝搬を減少させる。 ・より簡単な計算アーキテクチャーを使用する。 ・誤差伝達曲線上で動作する少なくとも２つの正確な点
を含む。 ・必要に従って、単に回路を付加して対で動作すること
により非常に正確にすることができる。

【０１２３】したがって、本発明の全般的な効果は、同
期パーシャル・レスポンス磁気記録装置におけるタイミ
ング再生方法を改善することである。

【０１２４】更に、本発明の効果は、タイミング制御回
路発振器用に最適開始位相を判断して、クロック再生時
間を最小化するＺＰＲ最適化装置を提供することであ
る。

【０１２５】本発明の更に特有な効果は、１チップ上で
最小量のハードウェア（したがって、最小量のシリコン
面積）を使用するＺＰＲを提供することである。

【０１２６】本発明の更なる効果は、ＡＤＣに供給され
て入力されるアナログ信号をサンプリングするための発
振器クロッキング信号用の最適再開始位相を判断するＺ
ＰＲ最適化装置および制御アルゴリズムを提供すること
である。

【０１２７】位相最適化の更なる効果は、位相誤差δの
積分により周波数を導き出すことができるので、周波数
遷移を最小化する。したがって、位相誤差δが小さけれ
ば、それだけ周波数誤差を小さく、かつ、プリアンブル
の捕捉を短くすることに帰結する。

【０１２８】要するに、本発明は、瞬時的なものよりも
平均位相差を見つけ出すことにより良好な雑音性能を達
成することができる。

【図面の簡単な説明】

【図１】マス・データ・ストレージ装置およびその読み
出し回路の一部のブロック図である。

【図２】本発明の好ましい実施例のための読出しチャネ
ル回路のブロック図である。

【図３】ループ・フィルタを介して位相検出器に接続さ
れた従来のタイミング再生回路のブロック図である。

【図４】従来のタイミング再生回路のブロック図であ
る。

【図５】本発明の好ましい実施例のための位相検出器の
動作のブロック図である。

【図６】単一タイミング勾配回路と比較される際に２つ
のタイミング勾配回路を使用する最大位相予測誤差を示
しグラフである。

【図７】１つ、２つおよび４つの検出器用の伝達関数を
表す図である。

【図８】ａは、ＰＲ４，ＥＰＲ４および正負のタイミン
グ勾配の両方に関連した最悪のサンプリング時点を示す
好ましい実施例のサンプリング時点を説明する図であ
る。ｂは、１８０°に等しい適当なオフセットによりス
パーインポーズされたＥＰＲ４固有ＰＲ４モードを有す
る用のＴＧ回路伝達関数を示す図である。ｃは、１８０
°に等しい適当なオフセットによりスパーインポーズさ
れたＥＰＲ４固有ＰＲ４モードのＴＧ回路伝達関数を示
す図である。

【図９】ＥＰＲ４が固有モードであるときに、ＴＧ回路
との組合せにより使用される正規化ＥＰＲ４を採用した
ＴＧ回路用に、π／２における最悪の場合およびその倍
数を含む、位相予測誤差を説明する図である。

【符号の説明】

１００ マス・データ・ストレージ回路 １１３ 読出しチャネル回路 １１４ ディジタル信号プロセッサ ２０３ 勾配ブロック ２１６ ＡＧＣ回路 ３０２ タイミング勾配計算器 ５０１，５０２ ＮＴＧブロック

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリと関連され、入力および出力を有
   する位相検出器に関連されたシステム内で動作可能なタ
   イミング再生回路においてディジタル信号を処理すると
   きに、位相誤差を予測する方法であって、 （ａ）複数のタイミング勾配回路を採用するステップで
   あって、該タイミング勾配回路のうちの一つは固有であ
   り、該タイミング勾配回路のうちの他のものは非固有で
   あり、該タイミング勾配回路はそれぞれ、固有の符号化
   法により実現された異なる位相誤差伝達特性を実施す
   る、ステップと、 （ｂ）必要のときは、前記タイミング勾配回路のそれぞ
   れを正規化するステップと、 （ｃ）位相調整動作を予測するステップと、を具備し、 前記固有のタイミング勾配回路が前記非固有のタイミン
   グ勾配回路よりもゼロ位相誤差に近いタイミング時点を
   有するときは、調整値ｘ、前記非固有のタイミング勾配
   回路に関連された数が前記タイミング再生回路に入力さ
   れ、 前記非固有のタイミング勾配回路が前記固有のタイミン
   グ勾配回路よりもゼロ位相誤差に近いタイミング時点を
   有するときは、１８０°の等価量を前記調整値ｘに加算
   する、方法。
2. 【請求項２】 入力および出力を有する位相検出器，タ
   イミング再生回路およびメモリとの関連を備えた装置で
   あって、 第１および第２の出力ＴＧ₀，ＴＧ₁をそれぞれ発生する
   固有のタイミング勾配回路および非固有のタイミング勾
   配回路と、 前記出力ＴＧ₀，ＴＧ₁を受け取って、その値を比較する
   比較器と、 を備え、 前記固有のタイミング勾配回路が前記非固有のタイミン
   グ勾配回路よりもゼロ位相誤差に近いタイミング時点を
   有するときは、調整値ｘ、前記固有のタイミング勾配回
   路に関連された数が、前記タイミング再生回路に入力さ
   れ、 前記非固有のタイミング勾配回路が前記固有のタイミン
   グ勾配回路よりもゼロ位相誤差に近いタイミング時点を
   有するときは、１８０°の等価量を前記調整値ｘに加算
   する、 装置。