KR20000076737A

KR20000076737A - 위상 에러 평가 및 0 위상 재시작을 위한 위상 검출기 설계

Info

Publication number: KR20000076737A
Application number: KR1020000009384A
Authority: KR
Inventors: 스타즈위스키로버트비.; 스파그나플비오
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1999-02-25
Filing date: 2000-02-25
Publication date: 2000-12-26
Also published as: US6587529B1; SG99298A1; JP2000251417A; TW548637B; KR100619192B1

Abstract

디바이스의 효과적인 0 위상 재시작 (Zero Phase Restar, ZPR)을 가능하게 하는 시스템 및 방법이 제공된다. 그 구조는 표준화된 타이밍 경사도 (normalized timing gradient, NTG) 블록 (501, 502)을 쌍으로 배치하는 것을 근거로 하고, 각 회로는 직교하는 위상 에러 전달 함수 특성 (서로 직교되는 한 TG 회로 샘플을 갖는), 예를 들면 프리앰블 (preamble)에서 PR4 및 EPR4 모드의 이상적인 샘플링 순간을 사용한다. 본 발명의 방법을 반복하여, NTG 블록 (501 또는 502)은 0에 가장 가까운 위상 에러를 갖는 본질적인 타이밍 샘플링 순간을 근거로 하여 선택된다. 회로쌍의 임의의 회로가 선택될 기회가 동일하므로, 현재의 비본질적인 설계를 실시하는 회로가 선택되면, 분리된 신호가 발생된다. 이 신호는 타이밍 회복 회로에 제공되는 에러값에 동일량 180˚를 부가한다. 예를 들면, 특수한 경우의 0 위상 재시작 (ZPR) 동작 이후에 그 처리를 반복함으로서, 이후에는 본질적인 샘플링 순간이 선택되도록 "강요"된다.

Description

위상 에러 평가 및 0 위상 재시작을 위한 위상 검출기 설계 {PHASE DETECTOR ARCHITECTURE FOR PHASE ERROR ESTIMATING AND ZERO PHASE RESTARTING}

본 발명은 예를 들면, 타이밍 회복 루프의 위상 에러 (phase error)를 평가하는 방법에 관한 것이다. 특별히, 바람직한 실시예는 자기 기록 시스템내의 PRML 또는 EPRML과 같은 샘플링 데이터 검출 시스템에서 타이밍 회복 처리의 시작 위상을 효과적으로 선택하는 것에 관련된다.

디스크 드라이브와 같은 디지털 대량 데이터 저장 디바이스는 디지털 시퀀스를 매체에 기록하고, 불행하게도 다양한 소스로부터의 잡음에 의해 손상된 아날로그 신호로부터 이들을 회복한다. 기록된 신호와 회복된 신호 사이의 수용가능한 에러 확률에 도달하면서 단위 면적 당 최고의 기록 밀도를 이루는 것이 바람직하다. 이 목적을 이루기 위해, 디스크 드라이브의 판독 채널은 디지털 신호 프로세서에서의 처리에 앞서 균등화 및 코딩을 사용한다. 한가지 해결법은 런-렝스 제한 (run-length limited, RLL) 코드를 RLL 인코더 및 디코더와 함께 사용하는 것이다.

디지털 대량 데이터 저장 디바이스는 데이터에만 적용될 때, 신호-대-잡음비 (SNR)를 개선하도록 또는 타이밍 회복 및 자동 이득 제어 루프에 대한 업데이트를 자주 실시하도록, 또는 둘 모두를 위해 RLL 코드를 사용한다. RLL 코드는 입력 신호에서 전이 (transition) 사이에 심볼 간격의 최소수 및 최대수를 각각 제어하는 두 변수, d 및 k를 사용한다. 소정의 d에 대해, RLL 코드는 전이 사이에 적어야 "d+1" 및 많아야 "k+1" 심볼 간격을 지정한다. 종래에 사용되던 코드는 일반적으로 피크 검출 방법과 사용되어, (1,7) 및 (2,7)의 (d, k) 제한을 갖는 것이다.

이들 비동기화 방법은 싱글 펄스를 검출한다. "k" 제한은 타이밍 회복 및 AGC 루프의 확실한 동작을 유지하도록 일부 최소의 주파수로 0이 아닌 (non-zero) 채널 출력이 만들어짐을 보장한다. "d" 제한은 피크 검출에서 수용가능한 SNR을 보장한다.

ZPR에 대한 초기 위상 에러를 평가하는 종래의 방법은 아날로그, 즉 연속적인 시간 신호의 "0점 교차 (zero-crossing)"를 결정하는데 적용된다. 물론, 이것은 이산적, 또는 디지털 펄스를 처리하는데는 적합하지 못하다.

일부 종래의 디스크 드라이브는 예를 들면, 회전 자기 디스크의 기록 표면에 자기 전이의 시리즈로 기록된 디지털 데이터를 회복하는데 연속적인 시간 피크 검출 설계를 사용한다. 전압 제어 발진기 (voltage controlled oscillator, VCO)는 발진기의 제어되는 시작 및 중단을 위해 "Enable" 명령을 사용한다. "Enable" 명령이 주어질 때, VCO는 공지된 상태로 발진되기 시작한다. 클럭 전이의 상승 엣지 (rising edge)는 "Enable"이 주어진 이에 고정된 지연 간격에 일어난다.

사실상, 때때로 0 위상 시작이라 칭하여지는 "0 위상 재시작 (zero phase restart)"(ZPR)은 비활성 상태에서 활성 상태로 판독 게이트 제어 신호 ("Rd Gate")의 논리적 전이를 감지하고, VCO를 디스에이블 (disable)시킨다. ZPR 논리에서 순차적인 "전이 엣지 (transition edge)"가 도착되면, "Enable"이 다시 주어지고 타이밍 제어 회로 VCO가 재시작된다. 타이밍 지연 블록은 검출 및 재시작과 연관된 지연을 보상하여, 결과적으로 위상-주파수 검출기로의 입력과 일치하는 제1 클럭 출력 및 다음 전이 엣지를 제공하게 된다. 시작 위상 에러 θ^은 PLL 포착 시간이 감소되는 동안 0 가까이로 간다.

대량 데이터 저장 시스템에서 기록 밀도를 제한하는 한가지 효과는 심볼간 간섭 (intersymbol interference, ISI)이다. ISI는 헤드/매체 조합의 대역-제한 본성으로, 겹쳐지는 응답을 제공하게 된다. 즉, 소정의 시간에, 출력 신호는 입력 신호로 인한 응답과 앞서 기록된 일부 심볼로부터의 응답을 포함한다. 이러한 오버랩 (overlap)은 기록 밀도 또는 디스크 회전 속도가 증가됨에 따라 증가되어, 일반적으로 복호화되기 매우 어려운 오버랩 패턴을 산출한다.

복호화하는데 요구되는 복잡성을 줄이기 위해, 판독 채널에서 판독된 신호는 먼저 소정의 부분 응답 (partial response, PR) 신호로 균등화된다. PR 신호는 출력 신호에서 제어되는 응답의 오버랩을 허용한다. "제어되는 오버랩"에 대한 이전의 지식은 균등화되지 않은 신호에 요구되는 것과 비교해, 요구되는 검출기의 복잡성을 상당히 줄인다.

디지털 자기 기록 시스템에서 일반적으로 사용되는 PR 타켓 (target) 신호는 전달 함수 P(D) = 1 - D²에 의해 특징지워지고, 여기서 D는 단위 심볼 지연 동작의 변환이다. 이 PR 신호는 일반적으로 "Class IV PR" 또는 "PR4"라 칭하여진다. PR4에 적절하게 규정된 샘플링 순간에 잡음이 없는 출력 응답은 다음과 같이 주어지고,

(1) Y(nT) = a(nT) - a[(n-2)T]

여기서:

n = 2, 3, ...

a(nT) = 일반적으로 이진수 알파벳 {0,1} 또는 {1,-1}에서 선택되는 시간 순간 nT에서의 입력 심볼.

즉, 시간 순간 nT에서의 출력 심볼은 두 입력 심볼 a(nT) 및 a[(n-2)T]의 오버랩을 포함한다.

균등화된 신호는 비터비 검출기 (Viterbi Detector) (비터비 알고리즘을 근거로 하는)와 같은 시퀀스 검출기를 사용해 검출된다. PR4 및 비터비 검출기의 이러한 조합은 일반적으로 "부분 응답 최대 공산 (partial response maximum-likelihood)" (PRML)이라 칭하여진다.

저장 밀도 및 처리 비율을 증가시키기 위해, 상기의 부분 응답 (PR) 신호 처리 및 최대 공산 (ML) 시퀀스 검출과 같은 샘플링 기술이 사용된다.

PR 타켓 신호의 선택은 기록의 선형 밀도에 의해 지시된다 (또한 시스템에서 요구되는 추가 함수). 단일 시스템은 2개의 다른 PR 타켓 신호, 예를 들면 PR4 및 EPR4를 요구한다. 자기 기록에는 많은 PR 타켓이 존재하고, 이는 일반적으로 PR 신호의 "확장 Class IV (Extended Class IV)"군이라 칭하여진다. PR 신호의 확장 Class IV군은 다항식 P(D) = (1-D)(1+D)ⁿ으로 정의되고, 여기서 n은 양의 정수이다. n = 1은 표준 PR4 신호를 산출하고; n = 2는 EPR4를 산출하고; 또한 n = 3은 E²PR4를 산출함을 주목한다.

PRML 시스템의 정확한 동작은 판독 신호를 동기화하여 샘플링하는 것에 의존한다. 정확한 샘플링 순간에서 작은 시간 만큼 쉬프트되더라도 샘플값을 왜곡시키게 된다. 판독 데이터의 적절한 타이밍을 유지하기 위해, 아날로그-대-디지털 변환기(ADC)로부터 입력을 수신하는 디지털 위상 에러 검출기에 의해 결정된 위상 에러 θ^를 근거로 VCO의 위상을 조정하는데 타이밍 회복 제어 회로, 때로는 PLL이 사용된다.

포착하는 동안, 위상 에러 θ^는 클럭 신호의 상승 엣지가 입력 신호의 이상적인 샘플링 순간과 정렬될 때 0이 되도록 정의된다. 0이 아닌 위상 에러 θ^는 에러 검출기가 위상 에러에 비례하는 신호를 출력하는 루프 필터 (loop filter)에 신호를 전달하게 한다. 이 신호는 입력 신호의 위상을 순차적으로 정합시키기 위해 VCO의 순간 주파수를 쉬프트한다.

PRML 판독 채널은 종래 피크 검출에서와 같이 단일 피크를 분석하기 보다는, 디스크로부터 판독된 아날로그 파형의 샘플링 시퀀스를 근거로 데이터를 "판독"하는데 ML 검출기를 사용한다. 이들 샘플은 소정의 샘플링 간격으로 판독 파형을 샘플링 및 양자화하는 ADC를 사용하여 구해진다. 간격은 ADC 및 들어오는 신호를 동기화시키는 클럭에 의해 제어된다. 클럭은 또한 들어오는 신호에 정렬된 위상이 되어야 한다.

적절한 타이밍과 위상 동기화를 이루기 위해, 종래의 PRML 판독 채널은 주파수 및 위상 동기화를 포착하여 고정시키는데 타이밍 제어 회로를 사용한다. 타이밍 제어 회로는 데이터 샘플이 입력 신호를 따라 소정의 위치에서 취해질 수 있도록 위상-간섭성 (phase-coherent) 클럭을 발생하는 PLL 회로를 사용한다. 요구되는 샘플링 주파수가 구해지고 추적될 수 있도록 PLL 회로를 기준으로 먼저 고정시킬 필요가 있다.

위상 검출기는 실제 신호와 원하는 신호 사이의 위상 에러 θ^를 계산하도록 신호 샘플을 처리한다. 이 위상 에러에 대한 보상은 전형적으로 VCO의 출력인 샘플링 주파수를 제어 입력인 위상 에러값에 대한 보상으로 조정하는데 사용된다. VCO의 출력은 ADC의 샘플링 주기를 제어한다. 종래의 방식으로, 긴 포착 시간은 비교적 큰 초기 정정을 VCO에 적용함으로서 신속한 위상 정합을 가능하게 하여 해결된다. 이어지는 위상 고정 (phase locking)은 역슬로프 널 (reverse-slope null)을 방지하면서 더 신속하게 진행될 수 있다.

정정량은 신속하게 포착을 시작할 때 위상차를 샘플링함으로서 결정된다. 신호의 순간 위상 및 주파수는 피크 검출을 사용한 신호 전이 엣지를 비교하는 것에 반하여 디지털 신호에 의해 결정된다. 타이밍 회복 회로는 위상 θ^ 및 주파수 f^ 에러를 평가하도록 샘플을 처리한다. 한 응용에서는 부분적 디지털 및 부분적 아날로그 처리를 사용해 이들 평가가 타이밍 제어 DAC (도시되지 않은)에 전해지고 타이밍 회복 제어 회로 처리를 위한 아날로그 에러 평가로 변환된다.

타이밍 회복 제어 회로가 동기화 데이터 클럭 신호를 회복하는데 걸리는 시간은 포착 속도 및 요구되는 디스크 공간의 양에 모두 영향을 준다. 종래의 디스크 드라이브에서, "READ" 모드로 들어갈 때, PLL은 입력 신호를 진행시키는 것으로, 대부분 싸인파인 공지된 프리앰블 (preamble) 파형으로부터 초기 데이터 클럭 주파수 f 및 위상 φ을 구한다.

PLL 포착 시간을 최소화함으로서, 실행도 및 기능이 개선된다. 초기 종래의 PLL은 긴 포착 시간을 가지므로, 원하는 최대 시간내에 고정되지 못한다. 이러한 문제점은 Floyd M Gardner의 "Hangup in Phase-Lock Loops", IEEE Transactions on Communications, Vol. COM-25, No. 10, 1977년 10월의 논문에서 식별된다. Gardner는 포착이 "역슬롯프 널", 즉 초기 위상차가 2개의 안정된 위상-동기 동작점 사이의 중간점에 있는 준안정점 부근에서 시작됨을 관찰하였다. 본 예에서, 포착은 부가 싸이클을 갖는다. 또한, 무시할 수 없는 잡음이 있으면, 이는 악화될 수 있다.

샘플링 주파수를 구하고 추적하기 위한 다른 방법이 있다. 동기화 데이터 수신기를 위한 타이밍 회복 방법은 여기서 참고로 포함된 K.H.Mueller 및 M. Muller의 "Timing recovery in digital synchronous data receivers", IEEE Trans. Commun., Vol. COM-24, pp. 516-530, 1976년 5월 에서 조사되었다. 특별히, PRML에 대해, F.Dolivo, W.Schott, 및 G.Ungerboeck의 "Fast timing recovery for partial response signaling systems", Int. Conf. Commun.'89, ICC'89, Boston, Mass., 1989년 6월 (여기서 참고로 포함되는)에 의해 다음과 같이 정의된 타이밍 경사도 (timing gradient)를 사용해 시간 순간 nT에 타이밍 위상을 업데이트하도록 제안되었다:

여기서:

y_n= n에서 샘플링된 값

x_n= y_n에 가장 가까운 이상적인 샘플값.

PRML 채널에서, x_n은 +1, 0, 또는 -1로 제한된다. 일단 θ^가 구해지면, PLL 회로는 샘플링 클럭을 회복하는데 사용된다. PLL 동작은 두 스테이지, 즉 포착 (acquisition) 및 트래킹 (tracking)으로 나뉜다.

종래 방식으로, 디스크에는 통상적으로 각 트랙의 시작부에 싸인파가 기록된다. 이것은 프리앰블 (preamble)로 공지된다. 디스크상에는 프리앰블에 이어서 트래킹 모드 (tracking mode)로 샘플링된 사용자 데이터가 있다. 프리앰블은 포착 모드 동안 판독되고, 데이터는 트래킹 모드 동안 판독된다. 샘플링 클럭은 포착 이후에 이상적인 샘플링 주파수 및 위상이 되어야 하므로, PLL의 대역폭은 타이밍 지터 (timing jitter)를 줄이도록 트래킹 모드에서 낮아진다.

이러한 설계는 심볼별로 결정된 것으로부터 구해진 평가 신호 샘플 및 실제 신호 샘플을 사용해 계산되는 타이밍 경사도 (timing gradient, TG)를 사용한다. K.H.Mueller 및 M.Muller 등에 의한 "Timing Recovery in Digital Synchronous Receivers"를 참고한다.

이러한 설계의 한가지 결점은 포착하는 동안 샘플링점이 원하는 샘플링 시간 사이의 중간점에 발생할 수 있다는 점이다. 결과적으로, 위상을 정정하는 방법은 확장된 시간 주기 동안 이 준안정 평형점 부근에서 조정 방향을 수회 역전시킬 수 있다. 비록 이러한 "행업 (hang-up)" 효과가 자주 일어나지는 않지만, 포착 프리앰블의 길이는 시스템이 계속 이러한 상황하에서 동기화될 수 있도록 충분히 길어야 한다. 그러나, 프리앰블이 길어지면, 사용자 데이터로 이용가능한 총 저장 공간량이 줄어든다.

또 다른 관심 사항은 랜덤 사용자 데이터를 트래킹할 때 타이밍 경사도 회로의 비선형 특성이다. 타이밍 경사도를 계산하는 방법이 펄스의 기울기에 근접하는 것을 근거로 하기 때문에, 타이밍 경사도 회로의 이득은 일치하지 않는 펄스 기울기로 인해 랜덤 사용자 데이터를 트래킹할 때 변한다. 이러한 이득 변화는 최적의 타이밍 회복 보다 더 작다.

또 다른 접근법은 이상적인 샘플링 순간의 대략적인 평가를 구하는데 단일 "TG 회로"를 사용한다. 이는 준안정적일 수 있는 ZPR 샘플을 산출한다. 또한, 이들 샘플이 잡음 영향을 줄이도록 평균화되거나 "행업"이 방지되어야 하면, 한번 선택된 방향의 타이밍 및 위상 조정에서 역전될 확률을 줄이기 위해 히스테리시스 (hysteresis) 효과가 도입되어야 한다. 이 부가 기능을 가지면, 즉 히스테리시스가 도입되면, 해결법이 더 복잡해지고 잠재기의 증가로 인해 실행도가 또한 줄어든다.

프리앰블 길이를 줄이기 위해서는 "행업" 효과를 방지하는 방법이 완벽하다. 이 방법으로, X(n) 주위에서 과거 평가된 값을 근거로 하는 슬라이딩 (sliding) 한계값은 타이밍 위상 조정에서 거의 역전되지 않게 하는 히스테리시스 효과를 도입한다. 그러나, X(n) 주위에서 평가된 샘플값은 신호 샘플값 Y(n)으로부터 재구성되므로, 에러가 가해진다. 평가된 샘플값에서의 에러는 또한 필요한 포착 프리앰블의 길이를 증가시킨다. 샘플링 클럭과 프리앰블 사이에서 초기 위상 에러를 최소화하기 위해, ZPR은 종래의 타이밍 제어 회로와 사용된다.

초기의 입력 신호-대-클럭 위상차를 구하면, VCO는 위상차에 대해 조정되기 위해 중단된다. ZPR 방법은 타이밍 제어 회로내에 제어되는 위상 지연을 적용하여, 들어오는 신호와의 위상 정렬에서 판독 채널의 "재시작"을 허용한다. PRML 기록 채널에서 타이밍 포착을 위한 ZPR 회로는 Dolivo의 "Fast Timing Recovery for Partial-Response Signaling Systems", Proc. ofICC'89 (IEEE), 1989년 6월 11-14에서 설명된다.

종래의 설계에서, PLL 회로는 PRML 기록시 타이밍 회복을 제어한다. 위상 검출기는 실제 주파수와 원하는 주파수 사이에서 위상 에러 θ^를 발생하도록 신호 샘플을 처리한다. 이 위상 에러에 대한 보상은 샘플링 주파수, 예를 들면 VCO의 출력을 조정하는데 사용되어, 입력이 된다. VCO의 출력은 ADC의 샘플링 순간을 제어한다. 원하는 샘플링 주파수를 구할 수 있도록 PLL을 기준으로 먼저 고정할 필요가 있다. 위상 동기화는 프리앰블이 디스크 드라이브의 판독 헤드하에 나타날 때 일어난다. 더 긴 포착 시간은 더 긴 프리앰블을 요구하므로, 사용자 데이터로 이용가능한 공간을 줄인다. PLL을 기준 주파수로 고정하는 한가지 기술은 ADC에 명목상 (nominal) 샘플링 주파수의 1/4인 싸인파를 주입한다.

PLL은 추가 위상 정정이 필요하지 않도록 클럭 신호와 입력 신호 사이에서 동시에 교환되어야 한다. 또한, PLL은 VCO가 재시작된 이후에 클럭에 참고되지 말아야 한다. 이것이 발생되면, 클럭으로부터 혼란된 위상 정정이 위상 동기화와 간섭된다.

종래의 ZPR 설계는 클럭 신호와 입력 신호에서 모두 잡음에 영향을 받기 쉽다. 입력 신호상의 잡음은 부정확한 위상 측정을 일으켜, 실제 포착 시간을 증가시킬 수 있는 부정확한 위상 정정을 일으킨다. 한가지 잡음 종류는 "펄스 페어링 (pulse pairing)" 잡음이다. 펄스 페어링은 인접한 펄스가 번갈아, 즉 전후로 위상 에러를 갖게 만든다. 종래의 ZPR 설계는 단일 초기 측정에 의존하므로, 펄스 페이링을 검출하지 못한다.

다른 설계는 데이터 펄스와 클럭 펄스 사이에서 위상차를 검출하는 펄스 위치 검출기, 및 수개의 펄스에 걸친 위상차의 평균량을 결정하는 평균화 회로를 포함한다. 이 평균값은 이 평균 위상 에러를 정정하도록 VCO를 중단시키는데 사용된다. 바람직하게, 평균화는 짝수의 펄스에 걸쳐 일어나므로, 펄스 페이링 잡음의 효과를 없어지게 한다.

EPRML 채널의 실시는 여기서 참고로 포함되는 R.Wood의 "Turbo-PRML: A Compromise EPRML Detector", IEEE Trans. on Magnetics, vol. 29, no. 6, pp. 4018-4020, 1993년 11월와, E.Eleftheriou 및 W.Hirt의 "Improving Performance of PRML/EPRML through Noise Prediction", INTERMAG 96, Seattle, Wash., 1996년 4월에서 설명된다. 이러한 실시는 일반적으로 타이밍 회복 제어 회로를 수정하지 않고 EPRML 실행도를 최적화하기 위해 종래의 PR4 비터비 검출기 이후에 신호 처리 블록을 요구한다.

데이터, 샘플, 및 타이밍에 대한 결정은 모두 시스템 증폭이 정확하다고 가정하기 때문에, 정확한 이득 제어는 중요하다. 예를 들면, PR4에 대한 +1 및 -1 레벨과 EPR4에 대한 +2, +1, -1, 및 -2 레벨은 미리 공지되어야 한다. 그러므로, 종래의 대량 데이터 저장 디바이스는 일정한 샘플링 신호 진폭을 유지하도록 가변 이득 증폭기 (variable gain amplifier, VGA)를 사용한다. 일정한 진폭을 유지하도록 VGA를 제어하는 것은 자동 이득 제어 (automatic gain control, AGC)라 공지되어 있다. 아날로그 포착 동안 AGC를 실시하면, VGA는 증폭된 싸인파를 등화기, 즉 디지털 FIR 필터에 전하여 균등화된 신호를 출력한다. 피드백 루프 (feedback loop)는 아날로그 포착 동안 VGA 동작을 제어한다. 디지털 트래킹 동안 AGC를 실시하면, 균등화된 신호는 ADC에서 디지털화되어 검출기로 전해지고, 여기서 이득을 조정하도록 VGA로 귀환된다.

PRML 판독 채널에 대한 AGC 함수는 다음의 관계로부터 유도된 경사도를 사용해 VGA 이득을 업데이트하도록 제안된다:

e_n= y_n- x_n(4)

gain(e_n) = e_n× x_n(5)

여기서:

y_n= n에서 샘플링된 값

x_n= y_n에 가장 가까운 이상적인 샘플값.

e_n= 결정 에러

x_n은 PR4에 대해 +1, -1, 또는 0임을 주목한다.

일단 이득 에러가 구해지면, AGC 루프는 VGA의 이득을 조정한다. AGC의 동작은 두 스테이지, 포착 및 트래킹으로 나뉜다.

포착 동안, 4T와 같은 주기를 갖는 싸인파는 신호 진폭 기준을 제공하는데 사용된다. 포착 모드를 실시하는데는 연속적인 시간이나 이산적인 시간의 방법이 사용될 수 있다. 여기서 참고로 포함되는 R.Cideciyan, F.Dolivo, R.Hermann, W.Hirt, 및 W.Schott의 "A PRML System for Digital Magnetic Recording", IEEE Journal on Selected Areas in Communications, Vol. 10, No. 1, pp. 38-56, 1992년 1월과, R.Yamasaki, T-W.Pan, M.Palmer, 및 D.Browning의 "A 72 Mb/s PRML Disk-Drive Channel Chip with an Analog Sampled-Data Signal Processor", Proc. of IEEE ISSCC, San Francisco, 1994, pp. 278-279를 참고한다.

연속적인 시간의 실시에서, 피크 검출기는 진폭 에러를 유도하는데 사용된다. 포착 이후에, VGA의 이득이 적절하다고 가정하면, AGC의 대역폭은 트래킹 모드 동안 감소되므로, 잡음 민감도를 감소시킨다.

EPR4는 PR4 (더 높은 채널 밀도)와 비교해 균등화의 필요성을 완화시킨다. PR4 보다 더 낮은 고주파수 SNR을 가지면, 더 높은 선형 밀도에서 EPR4 동작이 가능해진다. 그러나, 이는 부가되는 복잡성을 요구하게 되므로, 더 긴 처리 시간과 더 낮은 처리 비율을 제공하게 된다.

또한, 랜덤 사용자 데이터를 트래킹할 때 타이밍 경사도 회로의 비선형 특성을 고려한다. 타이밍 경사도를 계산하는 방법이 펄스의 기울기에 근접하는 것을 근거로 하기 때문에, 타이밍 경사도 회로의 이득은 펄스 기울기의 변화로 인해 랜덤 사용자 데이터를 트래킹할 때 변화된다. 이득에서의 이러한 변화는 서브-최적의 타이밍 회복을 유발한다.

그러므로, 필요로 하는 것은 타이밍 회복 처리와 연관된 재시작을 최적화하는 방법 및 시스템을 제공하는 것이다. 또한, 시스템은 다수의 동작 모드에서 타이밍 포착을 위한 시작 위상을 최적화할 수 있어야 하고 사용자에게 명백하여야 한다.

도 1은 판독 회로의 일부와 대량 데이터 저장 디바이스의 도면.

도 2는 본 발명의 바람직한 실시예에 대한 판독 채널 회로의 블록도.

도 3은 루프 필터를 통해 위상 검출기에 연결된 종래 타이밍 회복 회로의 블록도.

도 4는 종래 타이밍 회복 회로의 도면.

도 5는 본 발명의 바람직한 실시예에 대한 위상 검출기 동작의 블록도.

도 6은 단일 타이밍 경사도 (timing gradient) 회로와 비교해 2개의 타이밍 경사도 회로를 사용하는 최대 위상 평가 에러를 도시하는 그래프.

도 7은 1, 2, 및 4 검출기에 대한 전달 함수를 설명하는 도면.

도 8a는 양과 음의 타이밍 경사도 기울기와 모두 연관된 PR, EPR4, 및 "최악의 경우"의 샘플링점을 도시하는 바람직한 실시예에 대한 샘플링점을 도시하는 도면.

도 8b는 동일량 180˚의 적절한 오프셋으로 PR4 모드와 포개진 EPR4 본질적 모드에 대한 TG 회로 전달 함수를 도시하는 도면.

도 8c는 동일량 180˚의 적절한 오프셋으로 EPR4 모드와 포개진 PR4 본질적 모드에 대한 TG 회로 전달 함수를 도시하는 도면.

도 9는 표준화된 PR4 모드를 사용한 TG 회로와 조합되어 사용되는 표준화된 EPR4 모드를 사용한 TG 회로에서, π/2 및 그 배수에서 최악의 경우를 포함하는, EPR4가 본질적인 모드일 때의 위상 평가 에러를 도시하는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

201 : RLL 인코더

210 : 프리코더

218 : 자기/광학 기록 채널

209 : 기록 회로

220 : 아날로그 수신 필터

226 : 이산적 균등화 필터

본 발명의 바람직한 실시예는 마주 대하는 샘플링 순간에 위치하는 한 쌍의 각 회로에서 중심이 0점 교차 (zero-crossing) 동작점에 있는, 즉 서로 직교하는 (orthogonal) 하나 이상의 타이밍 경사도 (timing gradient, TG) 회로쌍을 갖는 설계를 사용한다. 예를 들면, 부분 응답 Class 4 (Partial Response Class 4, PR4) 검출기에 대한 중심 타이밍 순간은 프리앰블 (preamble)로 제공되는 이상적인 싸인파형과 함께 π/4, 3π/4, 5π/4, 7π/4에 있고, EPR4에 대한 타이밍 순간은 0, π/2, π, 3π/2, 및 2π에 있다. 또한, 그 쌍의 회로는 히스테리시스 (hysteresis) 특성을 나타내도록 요구되지 않으므로, 잠재기 (latency) 및 처리 복잡성을 줄이게 된다.

ZPR 동작의 초기화 이전에, 설치된 쌍들의 타이밍 경사도(TG) 회로의 각 회로는 각 쌍의 두 TG 기울기가 똑같지 않으면 표준화되어, 두 모듈로 (modulo) 설계의 전력 사용을 허용한다. 이는 전달 특성에 대해 똑같은 값을 보장한다. 이어서, 회로는 각 타이밍 샘플링 순간내에서 위상 에러 (phase error)를 계산하도록 활성화된다. ZPR 활성화의 순간에, 위상 에러가 0에 가장 가까운 (즉, 더 나은 질의 위상 에러 평가를 제공하는) 각 회로쌍 중 한 회로는 비교기 회로를 통해 선택된다. (하나 이상의 TG 회로쌍이 사용되면, 포함된 모든 회로 중 가장 낮은 에러 값을 갖는 회로가 선택된다.) 초기 위상 에러 분포가 균일하므로, 회로 쌍의 둘 중 하나 (또는 다수 쌍의 회로 중 임의의 것)는 똑같은 선택 기회를 갖는다. 비본질 TG가 원하는 타이밍 샘플링 순간에 더 가까운 경우, 위상 쉬프트 (예를 들면, 한 쌍의 TG 회로에 대해 동일하게 180˚)가 결과의 위상 에러값에 부가되어야 함을 나타내는 분리 신호가 발생된다. 이와 같은 동일한 180˚의 부가는 주기적으로 위상 검출기에서 (내부적으로) 부가되거나 타이밍 회복 제어 회로에서 (외부적으로) 부가될 수 있다. 초기 ZPR 동작 이후에, 결과적인 위상 에러는 0으로 접근하여야 하므로, 이후에 본질적인 TG의 선택을 "강요"하게 된다. 도 8a는 싸인파 (프리앰블)의 각도 측정을 제공하고, 도 8b 및 도 8c는 비트의 각도 측정을 제공함을 주목하여야 한다.

적어도 한 쌍의 TG 회로를 사용하는 추가 이점은 결과적인 위상 에러 전달 곡선이 이제 신호 진폭에도 독립적인 적어도 2개의 매우 정확한 동작점을 갖는다는 것이다. 이는 결과적으로 최대로 초래된 에러가 단일 TG 회로만을 사용하는 것의 적어도 반이 되게 한다.

본 발명의 일부 두드러진 이점은:

· 각 스테이지에서 메모리 (예를 들면, 레지스터)에 대한 요구를 부과하지 않는다.

· 잠재기를 줄인다.

· 네트 오버헤드 (net overhead)를 줄인다.

· 이상적으로 2개의 다른 부호화 설계를 사용하는 이중 동작 구조를 요구하는 시스템에서 사용되기에 적절하다.

· 이용가능한 시간이 더 있을 때 포착 스테이지 (acquisition stage)에서 계산을 실행하고, 그 결과를 트래킹 스테이지 (tracking stage)로 플립 (flip)시킨다.

· 히스테리시스 효과가 도입될 것을 요구하지 않는다.

· 최소의 하드웨어 부담을 초래하면서 총 위상 쉬프트를 정확하게 평가한다.

· 에러 전파를 줄인다.

· 덜 복잡한 계산 설계를 사용한다.

· 에러 전달 곡선에서 동작을 위해 적어도 2개의 정확한 점 포함한다.

· 간단히 필요할 때 쌍으로 동작될 회로를 부가함으로서 매우 정확해질 수 있다.

이와 같이, 본 발명의 일반적인 이점은 동기화 부분 응답 자기 기록 시스템에서 타이밍 회복 방법을 개선하는 것이다.

또한, 본 발명의 이점은 타이밍 제어 회로 발진기에 대한 최적의 시작 위상을 결정하는 ZPR 최적 시스템을 제공하여 클럭 회복 시간을 최소화하는 것이다.

본 발명의 보다 특정한 이점은 칩상에서 최소량의 하드웨어 및 순차적인 실리콘 면적을 사용하는 ZPR을 제공하는 것이다.

본 발명의 또 다른 이점은 들어오는 아날로그 신호를 샘플링하는 ADC에 제공된 발진기 클럭화 신호에 대해 최적의 재시작 위상을 결정하는 ZPR 최적화 시스템 및 제어 알고리즘을 제공하는 것이다.

위상 최적화의 또 다른 이점은 주파수가 위상 에러 θ^의 적분으로 유도되므로, 주파수 과도현상을 최소화하는 것이다. 따라서, 위상 에러 θ^가 더 작아지면, 결과적으로 더 낮은 주파수 에러가 제공되고 프리앰블의 포착은 단축된다.

요약하여, 본 발명은 순간적인 것 보다는 평균적인 위상차를 찾음으로서 더 나은 잡음 실행도를 이룰 수 있다.

타이밍 회복 처리에서 시작 위상 선택에 사용되는 바람직한 방법은 2개의 유사한 TG 회로에서 "공지된" (정확한 정도로) 주파수 샘플링 신호를 수신하는 것을 포함한다. 수신된 샘플링 신호는 평행하게 각 TG 회로 및 비교기에 전달되고, 예를 들면 최소 절대값으로, 각 TG 회로에서 만들어진 에러값을 비교한다. 두 에러값 중 더 작은 절대값을 나타내는 신호를 근거로, 조정된 시작 위상이 선택된다. 타이밍 회복 제어 회로는 사용자가 이를 사용하기 원할 때까지 이 주기 동안 쉽게 처리하고 있다. 0에 가장 가까운 타이밍 경사도는 ZPR이 초기화될 때까지 수개의 싸이클에 걸쳐 래치 (latch)되거나 평균화된다.

도 1은 판독 회로(113)의 일부를 포함하는 대량 데이터 저장 디바이스(100) 일부를 도시한다. 하드 디스크 드라이브(101)는 수개의 자기 디스크(111)를 포함하고, 각 디스크는 음성 코일 모터(104)에 의해 제어되는 암 (arm)(103)과 연관되어 자기 표면(117)에 데이터를 포함하고, 암은 스핀들 모터 (spindle motor)(도시되지 않은)에 의해 회전되는 스핀들(102)에 연결된다. 각 암(103)의 외부 끝부분에는 디스크(111)에서의 기록 및 판독을 위한 판독/기록 헤드(105)가 있다. 판독/기록 헤드(105)로부터의 자기 디스크 출력 신호(112)는 프리앰프 (preamp)(115)에 입력되고, 증폭된 신호(116)는 판독 채널 회로(113)로 출력된다. 출력 신호는 경로(119)를 통해 판독 채널 회로(113)에서 제어기 또는 디지털 신호 프로세서(114)에 전송된다.

도 2는 도 1의 종래 판독 채널 회로(113)를 더 상세히 도시하고 시간 및 이득 제어를 적용하기 위한 종래 회로를 도시한다. 도 1의 디스크(111)로부터 판독 신호(112)로 설정되는 도 1의 프리앰프(115)의 출력 신호(116)가 입력으로 도시된다. 도 2의 아날로그 회로(204)는 판독 채널 회로(113)내에서의 신호 처리 동안 이득 증폭 및 신호 조건설정에 이용가능하다. 조건설정된 아날로그 신호는 도 2의 경로(205)를 통해 도 2의 아날로그 회로(204)에서 도 2의 아날로그-대-디지털 변환기(ADC)(202)로 제공된다. 한 실시예는 도 2의 경로(206)를 통해 도 2의 ADC(202)에서 도 1의 판독 채널 회로(113)에 외부적인 소스 (도시되지 않은)에 의해 제공된 도 2의 계수(208)와 각각 연관되는 탭 (tap)(도시되지 않은)을 갖는 도 2의 FIR 필터(207)에 출력되는 6-비트 디지털 신호를 포함한다. 8-비트 필터링 디지털 출력 신호는 도 1의 경로(119)에서 도 1의 디지털 신호 프로세서(114)로 출력되도록 도 2의 경로(209)에서 도 2의 검출기(210)로 제공된다. 한 실시예에서, 도 2의 제2 경로(211)는 피드백 (feedback)을 위해 먼저 도 2의 대역/에러 검출 회로(212)에 제공되고, 그 출력은 도 2의 경로(213)에서 5-비트 상위 신호로서, 도 2의 경로(214)에서 하위 3-비트 신호로서 타이밍 및 이득 경사도 회로 (도 2에서는 분리되어 도시되지 않은)를 포함하는 도 2의 경사도 블록(203)에 제공된다. 출력 신호는 도 2의 블록(203)의 이득 경사도 회로 (도시되지 않은)로부터 도 2의 경로(215)를 통해 자동 이득 제어 (AGC) 회로(216)에 제공된다. 도 2의 AGC(216)로부터 조정 또는 피드백 신호가 도 2의 경로(221)를 통해 도 2의 아날로그 회로(204)에 제공된다. 도 2의 블록(203)에서 타이밍 경사도 회로 (도시되지 않은)로부터의 또 다른 출력 신호는 도 2의 경로(219)를 통해 도 2의 위상 동기 루프(PLL)(201)에 전해진다. PLL(201)로부터, 위상 조정 신호의 피드백은 도 2의 경로(220)를 통해 도 2의 ADC(202)에 전해진다. 도 2는 타이밍 및 이득 제어를 제공하는 종래 방법의 예로 제공되므로, 본 발명의 바람직한 실시예에 이르는 개념을 이해하도록 허용한다.

도 3은 종래 타이밍 회복 루프(300)의 블록도를 도시한다. VCO (도 2에서는 도시되지 않고, 도 3에서는 (300))를 사용하는 도 2의 디지털 PLL(201)은 경로(205)를 따라 도 2의 아날로그 회로(204)로부터 입력을 수신하는 도시된 ADC(202)의 샘플링 클럭을 발생한다. 도 2의 PLL(201)을 요구되는 샘플링 주파수에 고정하기 위해, 1/4 샘플링 주파수 (4T, 여기서 T는 비트 주기)에서의 싸인파 (도시되지 않은)가 도 1 및 도 2의 ADC(202)로 주입된다. 에러는 타이밍 경사도 (TG) 회로쌍 (도시되지는 않지만, 도 2의 블록(203)에 포함된)의 한 회로 (또는 하나 이상의 회로쌍이 사용되는 경우 다수의 쌍으로부터의 한 회로)로부터의 결과를 사용해 계산된다. 도 3의 타이밍 경사도 계산기(302)는 경로(305)를 통해 VCO(301)에 연결된 비례-및-적분 루프 필터(303)로 경로(304)에 걸쳐 입력을 제공한다. 실제로, VCO(301)는 경로(306)를 통해 외부 소스 (도시되지 않은)로부터 기준 신호를 수신한다. VCO(301)는 조정 또는 피드백 신호를 경로 (307a, 307b)를 통해 타이밍 경사도 계산기(302)에, 또한 경로 (307, 308)를 통해 ADC(202)에 공급한다. 종래에 위상 검출기라 칭하여지는 것은 도 3에서 점선 블록(310)으로 도시된 ADC(202) 및 타이밍 경사도 계산기의 최종 스테이지임을 주목하여야 한다. 도 3은 타이밍 및 이득 제어를 제공하는 종래 방법의 예로 제공되므로, 본 발명의 바람직한 실시예에 이르는 개념을 이해하도록 허용한다.

도 4는 종래 타이밍 회복 회로(401)에 관련되어 도 3의 종래 타이밍 회복 루프(300) 일부의 위치를 도시한다. 도 4는 도 2의 아날로그 회로(204)로부터 도 4의 경로(205)를 따라 도 4의 ADC(202)로, 또한 경로(206)를 따라 도 4의 FIR 필터(207)로의 입력을 도시한다. 추가 상세 내용은 도 4의 ADC(202)로부터 도 4의 경로(403)를 따른 출력 신호 또는 FIR 필터(207)로부터 도 4의 경로(211)를 따른 출력을 선택하는 멀티플렉서(402)에 대해 제공된다. 또한, 도 4의 멀티플렉서(402)로의 입력이라 나타내지는 것은 모드 상태를 제공하는 외부 소스 (도시되지 않은)로부터의 입력인 도 4의 ACQ/TRK(404)이고, ACQ는 프리앰블 싸인파 (도시되지 않은)의 포착 (acquisition)이고, TRK는 도 2의 FIR 필터(207)로부터 도 2의 경로(209)를 따른 디지털 신호 출력의 트래킹 (tracking)을 나타낸다. 도 4의 멀티플렉서(402)의 출력은 도 4의 경로(405) 및 도 4의 (405a)를 따라 도 4의 위상 에러 검출기(302)로 제공되고, 도 4의 경로(405) 및 도 4의 (405b)를 따라 도 4의 대역/에러 검출 회로(212)에 제공된다. 도 4의 대역/에러 검출기 회로(212)는 상위 5-비트 신호를 도 4의 경로(213)를 따라, 또한 하위 3-비트 신호를 도 4의 경로(214)를 따라 도 4의 타이밍 경사도 회로(310)에 출력한다. 도 4의 타이밍 경사도 회로(310)는 출력을 도 4의 경로(406)를 따라 도 4의 루프 필터(203)에 제공된다. 도 4의 루프 필터(203)의 출력은 외부 소스 (도시되지 않은)로부터 도 4의 경로(306)를 따라 주어진 주파수 기준 신호와 함께 도 4의 경로(407)를 따라 도 4의 합산기(408)에 제공된다. 도 4의 합산기(408)의 출력은 도 4의 경로(409)를 따라 도 4의 VCO(301)에 전송된다. 도 4의 VCO(301)는 또한 도 4의 0 위상 재시작 회로 (zero phase restart circuit)(410)로부터 입력을 수신한다. VCO의 출력은 경로(220)를 따라 ADC의 타이밍을 조정하도록 동작한다. 도 4의 0 위상 재시작 회로(410)는 도 4의 경로(411)를 따라 연속적인 시간의 ADC 입력 파형을 수신한다. 도 4는 타이밍, 위상 및 이득 제어를 제공하는 종래 방법의 예로 제공되므로, 본 발명의 바람직한 실시예에 이르는 개념을 이해하도록 허용한다.

도 5는 도 4의 타이밍 회복 회로(401)에서 도 3의 위상 검출기 부분(302)의 바람직한 실시예에 대한 블록도를 제공한다. 입력은 도 5의 경로(206)를 따라 도 2의 ADC(202)로부터 6-비트 신호로 도시되고, 이 경로는 이어서 도 5의 경로 (206a, 206b)를 따라 한쌍의 표준화된 타이밍 경사도 (normalized timing gradient, NTG) 블록으로 나뉘어, 도 5의 점선 박스(501)내의 하나는 경로(206a)로부터 시작되어 도 5의 TG₀(503)으로 나타내지고, 도 5의 점선 박스(502)내의 다른 하나는 경로(206b)로부터 시작되어 도 5의 TG₁(503)으로 나타내진다. NTG 블록 (501, 502)은 각각 유사하므로, NTG 블록(501)에 대한 설명은 TG 경로(502)에 대한 것으로 충분하다.

도 5의 NTG₀블록(501)은 도 5의 경로 (206, 206a)를 따라 도 2의 ADC(202)로부터 제공된 출력 신호를 입력으로 갖고, 그 출력이 클럭 (도시되지 않은)에 의해 도 5의 경로(504)에서 클럭화되어 도 5의 (505)에서 멀티플렉서에 의해 도시된 바와 같이 외부 소스 (도시되지 않은)에서 이루어진 곱셈 계수에 의해 선택적으로 표준화되는 도 5의 타이밍 경사도 회로(503)로 구성된다. 표준화는 시스템 설계의 요구조건에 의존해 선택적인 것으로, 예를 들어 타이밍 경사도 (TG₀, TG₁)의 기울기가 동일하면, 표준화는 필요없다. 표준화의 또 다른 이점은 바람직하게 산술을 모듈로 2로 만드는 것이다.

바람직한 실시예에서, TG₀및 TG₁로부터의 출력은 TG₀에 대해 도 5의 경로 (507, 507a)를 따라 또한 TG₁에 대해 경로 (508, 508a)를 따라 도 5의 멀티플렉서(506)로 7-비트 신호로 제공된다. TG₀으로부터의 출력은 또한 도 5의 경로 (507, 507b)를 따라 도 5의 절대값 비교기 ｜min｜(509)에 공급된다. 유사하게, TG₁으로부터의 출력은 도 5의 경로 (508, 508b)를 따라 도 5의 절대값 비교기 ｜min｜에 전해진다. NTG₀및 NTG₁으로부터의 출력 신호값은 도 5의 절대값 비교기 ｜min｜(509)에서 비교되고, 둘 중 0에 더 가까운 것을 나타내어 신호 MIN_NTG로 도 5의 경로(510)를 따라 도 5의 래치 (latch)(511)에 출력된다. 도 5의 래치(511)는 외부 제어 회로 (도시되지 않은)로부터 도 5의 경로(512)를 따라 신호 LATCH_MIN를 수신한다. 도 5의 경로(512)를 따라 도 5의 래치(511)에 제공된 신호 LATCH_MIN가 논리 LOW일 때, 도 5의 래치(511)는 투명 상태가 된다. 일단 ZPR이 초기화되면, 도 5의 래치(511)로의 신호는 래치된다.

바람직한 실시예에서, 도 5의 래치(511)로부터 출력된 신호는 도 5의 경로(513)를 따라 도 5의 멀티플렉서(514)에 공급되고, 여기서 외부 소스 (도 5에는 도시되지 않은)로부터 도 5의 경로(515)를 따라 멀티플렉서(514)에 제공된 신호 MEM_TR_PR4 또는 타이밍 회복 루프 (도 5에서는 도시되지 않은)로 부터 도 5의 경로(519)를 따른 신호 FIXED_SEL가 선택된다. 신호 MEM_TR_PR4는 또한 도 5의 XOR 게이트(517)로의 입력으로 도 5의 경로(516)를 따라 제공된다.

도 5의 멀티플렉서(514)로부터의 출력은 신호 SEL_NTG로서 도 5의 경로 (518, 518b)를 따라 도 5의 XOR 게이트(517)에 제공되고 경로 (518, 518a)를 따라 도 5의 멀티플렉서(506)에 제공된다. 도 5의 XOR 게이트(517)로부터의 출력은 신호 OTHER_TG로 도 5의 경로(521)를 따라 도 5의 선택 회로(SEL)(510)에 제공된다. 신호 OTHER_TG는 본질적인 타이밍 경사도로 조정되는데 필요한 동일한 180˚의 부가를 제공한다. 도 5의 멀티플렉서(506)로부터의 출력은 또한 7-비트 신호인 신호 NTG (표준화된 TG)로 도 5의 경로(522)를 따라 도 5의 조정 회로(SEL)(520)에 전달된다. 도 5의 SEL(520)로부터 2개의 출력 신호가 제공된다. 도 5의 경로(523)를 따른 6-비트 출력 신호는 도 5의 경로(524)를 따라 레지스터에 의해 클럭화되고, 위상 에러 신호 PHERR 출력으로 타이밍 회복 제어 회로 (도시되지 않은)에 제공된다. 오버플로우 (overflow)를 나타내는 선택 신호 OV_NTG는 1-비트 신호를 도 5의 경로(525)를 따라 제공되고, 도 5의 경로(526)에서 클럭화되어 외부 수신기 (도 5에는 도시되지 않은)에 출력된다. 상술된 신호의 기여 내용은 이후 상세히 설명된다.

도 5의 경로(512)에서 도 5의 래치(511)에 제공되는 LATCH_MIN은 타이밍 회복 제어 회로 (도 5에는 도시되지 않은)로부터의 제어 신호이다. HIGH로의 전이는 2 (또는 그 이상)개의 도 5의 NTG 블록 (501, 502) 중 어느 것이 더 작은 크기의 출력을 갖는가를 결정하는 도 5의 비교기(509)의 현재 상태를 래치한다.

도 5의 경로(519)에서 도 5의 멀티플렉서(514)로의 입력인 FIXED_SEL은 타이밍 회복 제어 회로 (도 5에는 도시되지 않은)로부터 제어 신호를 제공한다. 논리 HIGH 값은 도 5의 경로(515)에서 도 5의 멀티플렉서(514)로 제공된 MEM_TR_PR4 설정을 근거로 적절한 도 5의 NTG 블록 (501 또는 502)의 선택을 고정시킨다.

도 5의 경로(515)를 따라 도 5의 멀티플렉서(514)에 전달된 MEM_TR_PR4는 외부 소스 (도 5에는 도시되지 않은)로부터 레지스터 메모리 비트를 제공한다. 바람직한 실시예에서, 논리 HIGH 값은 타이밍 회복 제어 회로 (도 5에는 도시되지 않은)의 PR4 동작 모드를 나타낸다.

0 위상 재시작 (zero phase restart, ZPR) 동작. ZPR 동작이 시작되기 이전에, 도 5의 경로(512)에서 도 5의 래치(511)로 제공되는 LATCH_MIN은 적절한 타이밍 회복 모드 (바람직한 실시예에서는 PR4나 EPR4)의 이상적인 샘플링 순간에 더 가까운 도 5의 NTG 블럭쌍 (501, 502)으로부터 위상 에러 θ^를 선택하여 출력할 준비 상태로 디폴트 (default) 논리 LOW 상태에 있다. 도 5의 멀티플렉서(514)는 0 출력을 제공한다.

실제적인 ZPR 계산의 예에서, 더 가까운 도 5의 NTG 블록 (501, 502)의 비트별 선택은 도 5의 경로(512)를 따라 도 5의 래치(511)에 제공된 LATCH_MIN 신호를 논리 HIGH로 전이시킴으로서 고정된다. 이는 순차적인 위상 에러 누적 및 평균화 동안 똑같은 도 5의 NTG 블록 (501 또는 502)이 사용되도록 보장한다. 일단 ZPR이 실행되면, 도 5의 경로(519)를 따라 도 5의 멀티플렉서(514)에 제공된 FIXED_SEL은 논리 HIGH로 전이되고, NTG 블록 (501 또는 502)은 프리앰블 포착 모드의 기간 동안 선택된다. 이는 ZPR 이후, 잔류 위상 에러 θ^가 아주 작아서 도 5의 NTG 블록 (501 또는 502)의 선형 범위내에 있다고 가정한다.

"ZPR-디스에이블 (disable)" 모드에 대해. ZPR 동작이 실행되지 않으면, 초기 위상 위치는 도 5의 NTG 블록 (501 또는 502)의 준안정 범위에 있어, 잠재적으로 "행업 (hang-up)"을 일으키게 된다. 그러므로, "ZPR-인에이블" 모드에서와 같이, 0에 가까운 에러를 나타내는 도 5의 NTG 블록 (501 또는 502)은 도 5의 경로(512)를 따라 도 5의 래치(511)에 제공되는 LATCH_MIN를 논리 LOW로 유지시킴으로서 초기에 선택되어야 한다. 수회의 클럭 싸이클 이후에는 도 5의 NTG 블록 (501 또는 502)이 도 5의 경로(519)를 따라 도 5의 멀티플렉서(514)에 제공되는 FIXED_SEL을 논리 HIGH로 전이시킴으로서 선택된다고 보장되어야 한다. 초기 위상 에러의 분포가 균일하다고 가정하면, 초기 위상이 준안정 영역에 있을 기회는 매우 작음을 주목하여야 한다. 그러나, 이것이 일어나면, 결과적인 위상 에러 θ^, 즉 도 5의 반대 (비본질적인) NTG 블록 (501 또는 502)에 의해 만들어진 에러값은 매우 안정적으로 최대값에 가깝워 이로부터의 신속한 조정을 보장하게 된다.

바람직한 실시예는 서로 직교하는 위상 에러 전달 특성을 실시하는 도 5의 NTG 블록 (501, 502)을 사용함으로서, 진폭 및 방향에서 모두 위상 에러 θ^의 보다 정확한 결정을 가능하게 한다. 각 추가쌍의 회로를 사용하면, 정확도는 2배가 된다. 예를 들면, 한 쌍의 도 5의 한 NTG 블록에 PR4 모드를 사용하고 다른 도 5의 NTG 블록(502)에 EPR4 모드를 사용하는 것은 위상 에러의 50% 감소를 가능하게 한다. 이는 도 6의 위상 에러 θ^(602)가 도 6의 위상 φ(603)에 대해 도시된 도 6에서 확실히 보여진다. 피타고라스 정리를 적용하고 에러가 도 6의 π/2(604)에서 최악의 경우임을 관찰함으로서, 도 6의 (607)으로 나타내지는 추가 TG 회로를 도 6의 (608)로 나타내지는 단일 TG 회로에 도입시키면, 처음 TG 회로에 직교하는 본질적인 모드로 동작하여, 최악의 경우의 에러는 도 6의 π(605) 위치에서 도 6의 π/2(604)로 이동시키므로, 도 6의 (607)에 있는 단일 TG 회로와 비교해, 도 6의 이상적인 결정선(601)에 대해, 도 6의 (606)에서 보여지는 에러는 반이 된다. 또한, 추가쌍의 직교 TG 회로를 사용함으로서, 추가 정확도가 얻어질 수 있다. 도 7을 참고로, 2쌍의 TG 회로 (그래서 2 x 2 = 4 검출기)가 도 7의 π/4(704)에서 사용되는 (도 7의 한 검출기(701) 또는 도 7의 두 검출기(702), 및 그 배수와 비교하여) 도 7의 (705)로 나타내지는 경우에 대해 도 7의 그래프(703)에서 일어나는 최악의 경우의 위상 에러를 도시하여, 직교 전달 함수 특성을 사용하는 것이 실시된다.

타이밍 경사도 회로가 쌍으로 배치된다는 것이 본 발명의 바람직한 실시예에서 짝수의 회로 (각각의 부호화 설계와 함께)가 사용될 필요가 있음을 의미하는 것은 아니다. 3개 중 소정의 2개 (한쌍)에 대해 본질적인 타이밍 순간을 스위칭함으로서, 6개의 다른 조합이 사용자에 의해 프로그램가능하거나 다른 응용의 판매자에게 이용가능한 시스템 설계에 이용될 수 있음을 볼 수 있다.

도 5의 위상 검출기 회로(500)에는 외부적으로 선택된 비본질적 TG 값에 필요한 180˚를 동일하게 부가하는 것이 유리함을 주목하여야 한다. 예를 들어, 이 값이 도 2의 타이밍 회복 회로(PLL)(201)에서 계산되면, 비본질적인 TG 회로에서의 조정으로부터 나누고 더하는 기능 이전에 먼저 평균화가 행해진다.

PRML 모드의 이상적인 샘플링점에서의 기울기는 2가지 방법, 도함수 방법 및 최대 범위 기울기 방법 중 하나로 구해질 수 있다. 도함수 방법은 PR4 및 EPR4 모드에 대해 다음과 같이 유도된다:

PR4 모드

EPR4 모드

비율

여기서:

Δ₀= PR4 본질적 타이밍 모드에 대한 기울기

Δ₁= EPR4 본질적 타이밍 모드에 대한 기울기

Φ₀= PR4 본질적 타이밍 모드에 대한 위상 에러

Φ₁= EPR4 본질적 타이밍 모드에 대한 위상 에러

A = 신호의 진폭

2 = 주기 2π의 비트 클럭에 대한 위상각

최대 범위 기울기 방법은 PR4 모드 및 EPR4 모드에 대해 다음과 같이 유도된다:

PR4 모드

EPR4 모드

비율

여기서, △₀는 PR4 네이티브 타이밍 모드에 대한 기울기

△₁은 EPR4 네이티브 타이밍 모드에 대한 기울기

Φ₀는 PR4 네이티브 타이밍 모드에 대한 위상 에러

Φ₁는 EPR4 네이티브 타이밍 모드에 대한 위상 에러

A는 신호의 진폭

2는 기간 2π의 비트 클럭에 대한 위상각

최대 범위 기울기 방법은 PR4 모드 및 EPR4 모드에 대해 다음과 같이 유도된다.

PR4 모드

EPR4 모드

비율

위상 에러 θ^를 결정할 때 중요한 점은 평가가 도 8의 신호(802)의 진폭 함수라는 점이다. 그래서, 신호 진폭 A^의 평가가 정확하지 않으면, ZPR의 초기화가 정확하지 못하다.

도 8a는 포착을 위해 도 2의 경로(205)에서 도 2의 ADC(202)로 제공된 싸인파 프리앰블(804)의 양의 부분을 도시한다. PR4 모드에 대한 샘플링 순간은 도 8a의 (802)로 도시되고, EPR4 모드에 대한 것은 도 8a의 (806)으로 도시된다. 샘플링점이 잘못하여 도 8a의 점(807)에 맞추어지면, 양의 PR4 타이밍 경사도 (음의 기울기)는 도 8의 선(808)이 도시하는 바와 같이 나타나게 된다. 반대로, 샘플링점이 잘못하여 도 8a의 점(809)에 맞추어지면, 음의 PR4 타이밍 경사도 (양의 기울기)는 도 8의 선(810)이 도시하는 바와 같이 나타나게 된다. 0 타이밍 경사도는 한 예로 PR4 샘플링 모드를 사용해 도 8의 점(802)들 사이에서 도 8의 선(811)으로 주어진다. 도 8a에서, 프리앰블 주기는 2π의 주기로 도 8의 x축(803)을 따라 도시됨을 주목하여야 한다. 이들 2π의 비트 클럭 주기로 도 8의 x축(803)을 따라 샘플링된 점들을 도시하는 도 8b 및 도 8c와 대조한다.

도 8b 및 도 8c는 검출기 출력 A(802) 대 위상 에러 θ^(803)를 도 8의 EPR4 본질적 타이밍 순간 모드(804) 및 도 8의 PR4 본질적 타이밍 순간 모드(801)에 대해 각각 도시한다. 도 8a, 도 8b, 및 도 8c의 상대적인 위치를 관찰하여, EPR4 및 PR4 타이밍 순간이 서로 직교하고 도 6의 원하는 결정선 (원점을 지나는 45˚선)으로부터 각 편차의 최악의 경우가 도 8의 π/2(805) 및 그 홀수 배수에서 일어남을 주목한다. 또한, 그들의 기울기가 다르면, 0 위상 에러에 가장 가까운 도 5의 NTG 블록 (501 또는 502)에서 도 8의 진폭 A(802)를 정확하게 선택할 수 있도록 각 쌍의 두 모드는 표준화되어야 함을 주목한다. 표준화는 도 9에 도시되고, 여기서는 도 9의 표준화되지 않은 도 9의 TG₁(902) 및 도 9의 TG₀(904)과 비교해 도 9의 표준화된 (901)이 도 9의 표준화된 NTG₀(903)와 똑같은 기울기임을 볼 수 있다.

음의 TG 기울기는 다음과 같이 정의된다:

도 9의 PR4(904)

도 9의 EPR4(902)

또한, 표준화된 이상적인 기울기는:

도 9의 표준화된 (901) m = 32/π (8c)

여기서:

m = 기울기,

A = 위상 선택이 6-비트 수 (0 Ψ 63)로 행해질 때 32, 32는 4T 싸인파 프리앰블이라 가정하면 π/2에서 일어난다.

도 6은 상기의 경우에 대해 표준화된 위상 검출기 출력 θ^(602) 대 위상 θ(603)을 도시하고, 여기서:

Δ₀= A/32, PR4 본질적 타이밍 모드에 대한 기울기 (9a)

Δ₁=, EPR4 본질적 타이밍 모드에 대한 기울기 (9b)

상기는 서로 직교하는 샘플링 순간을 갖는 타이밍 경사도 회로의 쌍을 사용하는 본 발명의 현저한 특징을 설명하고, 상기에 지정된 것에 본 발명의 응용, 동작 방법, 또는 그 사용을 제한하는 것으로 해석되지 말아야 한다.

본 발명은 특정한 식과 실시 방법으로 도시되고, 또한 특정한 필터 종류에 대해 설명되었지만, 종래 기술에 숙련된 자에 의해 본 발명의 의도 및 범위에서 벗어나지 않고 실시할 때 식을 선택하는 것과 다른 조합으로 사용하는 것에서 또한 다른 상세한 부분에서 다양한 다른 변화가 있을 수 있는 것으로 이해된다.

Claims

입력 및 출력을 갖는 위상 검출기를 포함하고 메모리와 연관된 시스템에서 동작가능한 타이밍 회복 회로에서 디지털화된 신호를 처리할 때 위상 에러 (phase error)를 평가하는 방법에 있어서,

a) 그중 하나는 본질적인 것이고 그중 또 다른 것은 비본질적인 것으로, 각각이 유일한 부호화 방법을 통해 실현되는 다른 위상 에러 전달 특성을 실시하는 타이밍 경사도 회로 (timing gradient circuit)를 사용하는 단계;

b) 필요한 경우, 상기 타이밍 경사도 회로 각각을 표준화시키는 단계; 및

c) 위상 조정 동작을 평가하는 단계를 포함하고,

상기 본질적인 타이밍 경사도 회로가 상기 비본질적인 타이밍 경사도 회로 보다 0 위상 에러에 더 가까운 타이밍 순간을 가지면, 상기 본질적인 타이밍 경사도 회로와 연관된 수인 조정값 x는 타이밍 회복 회로에 입력되고,

상기 비본질적 타이밍 경사도 회로 중 하나가 상기 본질적인 타이밍 경사도 회로 보다 0 위상 에러에 더 가까운 타이밍 순간을 가지면, 상기 값 x에 동일량 180 ˚가 더해지는 것을 특징으로 하는 방법.
제1항에 있어서,

상기 값 x를 고정시킬 때까지 상기 단계 b) 및 c)를 반복하는 단계를 더 포함하고, 상기 값 x는 수를 출력하는 디바이스로부터 유도되는 것을 특징으로 하는 방법.
제1항에 있어서,

상기 동일량 180˚는 내부적인 계산으로 처리되기 이전에 메모리에 대한 상태로 입력되는 것을 특징으로 하는 방법.
제1항에 있어서,

상기 동일량 180˚는 타이밍 회복 회로에 분리된 신호로 입력되는 것을 특징으로 하는 방법.
제1항에 있어서,

위상 에러를 최소화하는 단계를 더 포함하고, 위상의 조정은 초기화되는 것을 특징으로 하는 방법.
제5항에 있어서,

0 위상 재시작 (zero phase restart, ZPR)을 초기화할 목적으로 단계 a) 내지 c)를 반복하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제5항에 있어서,

ZPR을 초기화하는데 사용되도록 상기 동일량 180˚를 분리된 신호로 타이밍 회복 회로에 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제5항에 있어서,

0 위상 재시작에서 사용되기 앞서 내부적인 계산으로 처리되기 이전에 메모리에 대한 상태로 상기 동일량 180˚를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제2항에 있어서,

상기 디바이스는 상기 조정값 x의 절대값의 최소치 ｜min｜를 계산하고, ｜min｜은 조정값으로 고정되는 것을 특징으로 하는 방법.
제2항에 있어서,

상기 디바이스는 상기 조정값 x의 제곱 x²을 계산하고, x²은 조정값으로 고정되는 것을 특징으로 하는 방법.
제1항에 있어서,

상기 타이밍 경사도 회로는 수학적으로 서로 최대로 분리되는 것으로 기술되는 한쌍의 타이밍 경사도 회로를 포함하므로, 상기 타이밍 경사도 회로 각각은 다른 상기 타이밍 경사도 회로의 샘플링 순간과 직교하는 (orthogonal) 샘플링 순간을 갖게 되는 것을 특징으로 하는 방법.
제1항에 있어서,

상기 부호화 방법은 상기 부호화 방법 사이에 직교성을 가능하게 하는 알고리즘을 통해 실시되는 것을 특징으로 하는 방법.
제11항에 있어서,

상기 직교성은 PRML 부호화 방법 PR4 및 EPR4를 사용해 구해지고, 이들 방법 중 임의의 것이 본질적인 타이밍 경사도로 선택될 수 있는 것을 특징으로 하는 방법.
제1항에 있어서,

위상 검출기 출력이 동일량 180˚에 대응하면 모듈로 (modulo)/순환 산술을 더 가능하게 하고, 동일량 180˚를 부가하는 것은 위상 검출기 출력의 MSB 비트를 반전시키는 것을 포함하는 것을 특징으로 하는 방법.
입력 및 출력을 갖는 위상 검출기 및 타이밍 회복 회로를 포함하고 메모리와 연관된 시스템에 있어서,

각각 제 1 및 제 2 출력 TG₀및 TG₁을 발생하는 본질적인 타이밍 경사도 회로 및 비본질적인 타이밍 경사도 회로; 및

상기 TG₀및 TG₁을 수신하여 그 값들을 비교하는 비교기를 포함하고,

상기 본질적인 타이밍 경사도 회로가 상기 비본질적인 타이밍 경사도 회로 보다 0 위상 에러에 더 가까운 타이밍 순간을 가지면, 상기 본질적인 타이밍 경사도 회로와 연관된 수인 조정값 x는 타이밍 회복 회로에 입력되고,

상기 비본질적 타이밍 경사도 회로가 상기 본질적인 타이밍 경사도 회로 보다 0 위상 에러에 더 가까운 타이밍 순간을 가지면, 상기 조정값 x에 동일량 180 ˚가 더해지는 것을 특징으로 하는 시스템.
제15항에 있어서,

상기 동일량 180˚는 타이밍 회복 회로에 입력되기 이전에 또 다른 처리를 위해 메모리로의 상태로 입력되는 것을 특징으로 하는 시스템.
제15항에 있어서,

상기 동일량 180˚는 또 다른 처리를 위해 타이밍 회복 회로에 분리된 신호로 입력되는 것을 특징으로 하는 시스템.
제15항에 있어서,

상기 타이밍 경사도 회로는 한쌍으로 제공되고, 상기 쌍의 각 회로는 상기 타이밍 경사도 회로 중 다른 것의 본질적인 샘플링 순간에 직교하는 본질적인 샘플링 순간을 사용하는 것을 특징으로 하는 시스템.
제15항에 있어서,

상기 동일량 180˚는 ZPR을 초기화하는데 사용되도록 타이밍 회복 회로에 입력되기 이전에 또 다른 처리를 위해 메모리로의 상태로 입력되는 것을 특징으로 하는 시스템.
제15항에 있어서,

상기 동일량 180˚는 ZPR을 초기화하는데 사용되기 이전에 또 다른 처리를 위해 타이밍 회복 회로에 분리된 신호로 입력되는 것을 특징으로 하는 시스템.
제15항에 있어서,

위상 검출기 출력이 동일량 180˚에 대응하면 모듈로/순환 산술을 더 가능하게 하고, 동일량 180˚를 부가하는 것은 상기 위상 검출기 출력의 MSB 비트를 반전시키는 것을 포함하는 것을 특징으로 하는 시스템.
제15항에 있어서,

상기 타이밍 회복 회로는 위상 동기 루프 (phase-locked loop, PLL)로 실시하는 것을 특징으로 하는 시스템.
입력 및 출력을 갖고, 메모리 및 타이밍 회복 회로와 연관된 위상 검출기에 있어서,

각각 제 1 및 제 2 출력 TG₀및 TG₁을 발생하는 본질적인 타이밍 경사도 회로 및 비본질적인 타이밍 경사도 회로; 및

상기 TG₀및 TG₁을 수신하여 그 값들을 비교하는 비교기를 포함하고,

상기 본질적인 타이밍 경사도 회로가 상기 비본질적인 타이밍 경사도 회로 보다 0 위상 에러에 더 가까운 타이밍 순간을 가지면, 상기 본질적인 타이밍 경사도 회로와 연관된 수인 조정값 x는 타이밍 회복 회로에 입력되고,

상기 비본질적 타이밍 경사도 회로가 상기 본질적인 타이밍 경사도 회로 보다 0 위상 에러에 더 가까운 타이밍 순간을 가지면, 상기 조정값 x에 동일량 180 ˚가 더해지는 것을 특징으로 하는 위상 검출기.
제23항에 있어서,

상기 동일량 180˚는 타이밍 회복 회로에 입력되기 이전에 또 다른 처리를 위해 메모리로의 상태로 입력되는 것을 특징으로 하는 위상 검출기.
제23항에 있어서,

상기 동일량 180˚는 또 다른 처리를 위해 타이밍 회복 회로에 분리된 신호로 입력되는 것을 특징으로 하는 위상 검출기.
제23항에 있어서,

상기 타이밍 경사도 회로는 한쌍으로 제공되고, 상기 쌍의 각 회로는 상기 타이밍 경사도 회로 중 다른 것의 본질적인 샘플링 순간에 직교하는 본질적인 샘플링 순간을 사용하는 것을 특징으로 하는 위상 검출기.
제23항에 있어서,

상기 동일량 180˚는 ZPR을 초기화하는데 사용되도록 타이밍 회복 회로에 입력되기 이전에 또 다른 처리를 위해 메모리로의 상태로 입력되는 것을 특징으로 하는 위상 검출기.
제23항에 있어서,

상기 동일량 180˚는 ZPR을 초기화하는데 사용되기 이전에 또 다른 처리를 위해 타이밍 회복 회로에 분리된 신호로 입력되는 것을 특징으로 하는 위상 검출기.
제23항에 있어서,

위상 검출기 출력이 동일량 180˚에 대응하면 모듈로/순환 산술을 더 가능하게 하고, 동일량 180˚를 부가하는 것은 상기 위상 검출기 출력의 MSB 비트를 반전시키는 것을 포함하는 것을 특징으로 하는 위상 검출기.
제23항에 있어서,

상기 타이밍 회복 회로는 위상 동기 루프 (PLL)로 실시하는 것을 특징으로 하는 위상 검출기.
입력 및 출력을 갖는 위상 검출기를 포함하고, 메모리 및 타이밍 회복 회로와 연관된 대량 데이터 저장 시스템에 있어서,

각각 제 1 및 제 2 출력 TG₀및 TG₁을 발생하는 본질적인 타이밍 경사도 회로 및 비본질적인 타이밍 경사도 회로; 및

상기 TG₀및 TG₁을 수신하여 그 값들을 비교하는 비교기를 포함하고,

상기 본질적인 타이밍 경사도 회로가 상기 비본질적인 타이밍 경사도 회로 보다 0 위상 에러에 더 가까운 타이밍 순간을 가지면, 상기 본질적인 타이밍 경사도 회로와 연관된 수인 조정값 x는 타이밍 회복 회로에 입력되고,

상기 비본질적 타이밍 경사도 회로가 상기 본질적인 타이밍 경사도 회로 보다 0 위상 에러에 더 가까운 타이밍 순간을 가지면, 상기 조정값 x에 동일량 180 ˚가 더해지는 것을 특징으로 하는 대량 데이터 저장 시스템.
제31항에 있어서,

상기 동일량 180˚는 타이밍 회복 회로에 입력되기 이전에 또 다른 처리를 위해 메모리로의 상태로 입력되는 것을 특징으로 하는 대량 데이터 저장 시스템.
제31항에 있어서,

상기 동일량 180˚는 또 다른 처리를 위해 타이밍 회복 회로에 분리된 신호로 입력되는 것을 특징으로 하는 대량 데이터 저장 시스템.
제31항에 있어서,

상기 타이밍 경사도 회로는 한쌍으로 제공되고, 상기 쌍의 각 회로는 상기 타이밍 경사도 회로 중 다른 것의 본질적인 샘플링 순간에 직교하는 본질적인 샘플링 순간을 사용하는 것을 특징으로 하는 대량 데이터 저장 시스템.
제31항에 있어서,

상기 동일량 180˚는 ZPR을 초기화하는데 사용되도록 타이밍 회복 회로에 입력되기 이전에 또 다른 처리를 위해 메모리로의 상태로 입력되는 것을 특징으로 하는 대량 데이터 저장 시스템.
제31항에 있어서,

상기 동일량 180˚는 ZPR을 초기화하는데 사용되기 이전에 또 다른 처리를 위해 타이밍 회복 회로에 분리된 신호로 입력되는 것을 특징으로 하는 대량 데이터 저장 시스템.
제31항에 있어서,

위상 검출기 출력이 동일량 180˚에 대응하면 모듈로/순환 산술을 더 가능하게 하고, 동일량 180˚를 부가하는 것은 상기 위상 검출기 출력의 MSB 비트를 반전시키는 것을 포함하는 것을 특징으로 하는 대량 데이터 저장 시스템.
제31항에 있어서,

상기 타이밍 회복 회로는 위상 동기 루프 (PLL)로 실시하는 것을 특징으로 하는 대량 데이터 저장 시스템.
제31항에 있어서,

대량 저장 시스템은 디스크 드라이브를 포함하는 것을 특징으로 하는 대량 데이터 저장 시스템.