JP3618787B2 - 信号処理装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、ディジタルＶＴＲなどにおいて用いられる信号処理装置に関し、特にクロック抽出方法に関するものである。
【０００２】
【従来の技術】
従来、ディジタルＶＴＲなどのように高速度のデータを伝送（記録再生）する装置において、受信データ列からクロックを抽出する方式として、ＰＬＬを用いることが知られている。また、特に高密度磁気記録を行なうディジタルＶＴＲにおいては、再生データの検出方式として、パーシャルレスポンス１、０、−１方式（以下ＰＲ（１、０、−１））を用いることが多くなっている。
【０００３】
図７はこのようなディジタルＶＴＲの再生系の構成例を示すブロック図である。
図７において、１は磁気テープ、２は磁気ヘッド、３は磁気ヘッドの再生信号を増幅するプリアンプ、４は磁気記録系の周波数特性を補償し、所定の波形応答を得るための等化回路、５は等化された波形を以後のデータ復号処理のためにディジタル化するＡ／Ｄ変換器である。
【０００４】
６はＡ／Ｄ変換されたディジタルデータの２クロック分の遅延を行なうＤフリップフロップ等で構成される遅延回路、７は遅延回路６の前後のデータを減算し、ＰＲ（１、０、−１）波形とするための減算器、２はＰＲ（１、０、−１）波形からデータを最尤復号するビタビ復号回路、９は記録時にあらかじめデータに付加しておいたパリティデータを用いて、上記復号したデータに発生した誤りを検出訂正する誤り訂正回路（ＥＣＣ）、１０は訂正されたデータ列から、元の画像信号を復号する画像復号回路、１１は復号された画像データをアナログ信号に戻すＤ／Ａ変換器、１２はアナログ画像信号出力である。
【０００５】
また２２は等化回路４の出力信号と、後述するＶＣＯ（電圧制御発振器）２１の出力クロックとの位相差を検出する位相比較回路、２０は位相比較回路２２の出力を増幅し、ＶＣＯ２１に帰還して所定のＰＬＬループ応答特性を得るためのループフィルタ、２１はＡ／Ｄ変換器５にＰＲ（１、０、−１）信号をビタビ復号するためのサンプリングクロック及び他の回路の動作クロックを供給するＶＣＯである。
【０００６】
次に、動作について説明する。
磁気テープ１から磁気ヘッド２で再生された微小な信号はプリアンプ３により以後の信号処理に充分なレベルに増幅される。磁気ヘッド２の再生ｆ特（周波数特性）は、面内記録媒体とリング型磁気ヘッドとの組合せの場合、図８（ａ）に示すように、低域では微分特性、高域では各種の損失による減衰特性となっている。
【０００７】
そこで図８（ｂ）に示すようなｆ特を持つ等化回路４を用い、例えば等化後のｆ特が図８（ｃ）に示したコサインロールオフ特性となるよう等化する。コサインロールオフ特性はデータ検出点において波形干渉が最小になるような特性であり、等化された信号を２値判別することにより、記録されたデータが復元される。
【０００８】
このような等化を積分等化と呼び、積分等化された信号の正負をコンパレータ等により判定するデータ検出法を積分検出と呼ぶ。
積分等化された信号のアイパターンは、図３（ａ）のようになり、アイ開口の最大となる点を正確にサンプルするためのクロックを発生することが必要である。このクロックは、位相検出回路２２、ループフィルタ２０、ＶＣＯ２１からなるＰＬＬにより発生する。
【０００９】
ＶＣＯ２１で発生されたクロックと、等化回路４の出力信号との位相差を、位相検出回路２２により検出し、位相差信号をループフィルタ２０を通じてＶＣＯ２１に加え、位相差がほぼ０となるように位相ロックをかける。ループフィルタ２０のｆ特、ゲイン、ＶＣＯ２１の感度等はＰＬＬの位相応答特性がＶＴＲのヘッドテープ系により発生するジッタを充分吸収し、かつ各種ノイズに応答しにくくなるように設定される。
【００１０】
上記のようにしてＰＬＬを構成し、例えば位相比較回路２２の動作点を調整する等してＰＬＬのロックの位相を調整することにより、アイ開口が最大となる点をサンプルすることができる。
等化された信号はＰＬＬにより発生したクロックで制御されるＡ／Ｄ変換器５によりサンプルされ、ディジタル化される。ディジタル化された再生信号は遅延回路６により遅延され、減算器７により元の信号と減算される。この操作により積分等化波形はＰＲ（１、０、−１）特性を有する波形に変換されそのアイパターンは図３（ｂ）に示すように３値となる。次にこのＰＲ（１、０、−１）信号はビタビ復号回路８により最尤復号される。
【００１１】
ＰＲ（１、０、−１）方式と、ビタビ復号との組合せは、高密度磁気記録を用いるディジタルＶＴＲ等でよく用いられ、磁気記録系の低域特性の悪さ（Ｓ／Ｎ、波形歪等）を回避し、伝送誤りを最少限に保つことができる。ビタビ復号回路８により復号された再生データはＥＣＣ９により、伝送路で生じた誤りを訂正し、画像復号回路１０によって画像信号に復元され、Ｄ／Ａ変換器１１によってアナログ画像信号に変換され、ＶＴＲの再生画像信号として出力される。尚、ＶＣＯ２１の出力はＡ／Ｄ変換器５以外の他の回路の動作クロックとしても用いられる。
【００１２】
【発明が解決しようとする課題】
上記従来例では、等化回路４で等化された再生信号をＡ／Ｄ変換器５のサンプリングクロック等のクロックを、等化回路４から出力されるアナログ信号からＰＬＬにより抽出し、抽出されたクロックによって再生信号をサンプリングするように構成されている。しかしながら通常、アナログ構成されたＰＬＬ回路は、特にディジタルＶＴＲのように再生信号の品質が悪く、かつ高速である場合、安定性を保つのが難しく、またサンプリング位相の調整が必要となる等の問題があった。
【００１３】
本発明は上記のような問題を解決するためになされたもので、入力データから精度良くクロックを抽出すると共に、動作の安定な信号処理装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
請求項１に係る本発明の信号処理装置においては、入力されたアナログ信号を２値信号波形を有する信号に変換する等化回路と、前記等化回路から出力された信号をクロックに応じてデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力されたデジタル信号を、３値信号波形を有するパーシャルレスポンス方式の信号に変換する変換回路と、前記変換回路から出力されたパーシャルレスポンス方式の信号がゼロクロス点となる特定パターンを前記Ａ／Ｄ変換器から出力されたデジタル信号中より検出する検出手段と、前記検出手段の出力に応じたタイミングで前記パーシャルレスポンス方式の信号をサンプリングし、制御信号として出力する制御信号生成手段と、前記制御信号に基づいて前記入力されたアナログ信号に位相同期した前記クロックを発生するクロック発生手段とを備えた点に特徴を有する。
【００１６】
【作用】
請求項１に記載の発明によれば、入力されたアナログ信号を２値信号波形を有する信号に変換し、変換後の信号をクロックに応じてデジタル信号に変換し、そのデジタル信号を、３値信号波形を有するパーシャルレスポンス方式の信号に変換し、変換後のパーシャルレスポンス方式の信号がゼロクロス点となる特定パターンをデジタル信号中より検出し、その検出出力に応じたタイミングでパーシャルレスポンス方式の信号をサンプリングして制御信号として出力し、その制御信号に基づいて入力されたアナログ信号に位相同期したクロックを発生する。
【００１８】
【実施例】
図１〜２は本発明の第１の実施例を示す。図１において、１〜１２、２０、２１は前述した図７の従来例と同じであり、図７の位相比較回路２２に代えて図１ではディジタル位相検出回路３０を設けた点が異なる。このディジタル位相検出回路３０は、パターン検出回路３１とサンプルホールド回路３２とからなる。尚、ディジタル位相検出回路３０と遅延回路６、減算器７により制御信号生成手段が構成される。また、発振器２１はクロック発生手段である。
【００１９】
パターン検出回路３１には、Ａ／Ｄ変換器５によりディジタル化されたディジタルデータが供給され、データのパターンに応じた信号を出力する。サンプルホールド回路３２には、減算器７の出力であるＰＲ（１、０、−１）信号が供給され、パターン検出回路３１の出力で制御されることにより、ＰＲ（１、０、−１）信号をサンプルホールドする。パターン検出回路３１の方式を選ぶことによってサンプルホールド回路３２の出力には、再生データとＡ／Ｄ変換クロックとの位相差に応じた信号が得られる。
【００２０】
図２はディジタル位相検出回路３０の具体的な構成例を示すもので、図１の遅延回路６、減算器７を含んで構成されている。図２において３１１〜３１４はＡ／Ｄ変換された再生データ３０１をクロック毎に遅延する遅延回路、３１５は遅延回路３１１〜３１４の出力から特定のパターンを抽出する論理演算手段としてのデコーダ、３２１は図１の減算器７の出力の符号を反転する符号反転回路、３２２は減算器７の出力と符号反転回路３２１の出力とをデコーダ３１５から出力される信号ｓで切換えるスイッチ、３２３はスイッチ３２２の出力をデコーダ３１５から出力される信号ｈでサンプルホールドして位相検出出力３０２となすラッチである。なお、減算器７と符号反転回路３２１とにより算術演算手段が構成される。
【００２１】
図２においてＡ／Ｄ変換された再生データ３０１は遅延回路３１１〜３１４により順次遅延される。遅延回路３１１、３１３は図１の遅延回路６を構成し，その出力は減算器７により減算され、ＰＲ（１、０、−１）信号となる。ここで、入力データ及び各遅延回路３１１〜３１４の出力データのＭＳＢをａ、ｂ、ｃ、ｄ、ｅとする。再生データをＡ／Ｄ変換する際に再生データの平均値がＡ／Ｄ変換レンジの中央にくるように設定しておけば、ａ、ｂ、ｃ、ｄ、ｅは再生データ列を積分検出した２値データ列となる。このデータ列をデコーダ３１５により、特定の論理でデコードすることにより、信号ｓ及びｈを得る。
【００２２】
信号ｓはスイッチ３２２を制御し、減算器７の出力とこの出力を符号反転回路３２１で反転した出力とを切換える。信号ｈはラッチ３２３を制御し、スイッチ３２２の出力をサンプルホールドする。
【００２３】
次に、信号ｓ及びｈの選び方に関して説明する。
図３（ｂ）はＰＲ（１、０、−１）信号のアイパターンである。このアイパターンはデータ検出点で３値の値をとる。このアイパターンのゼロクロス点を見ると、ゼロクロス点を通過する信号は、データと検出点との位相差に比例した傾きを持っていることがわかる。但し、この傾きは正負両方の値を持っている。デコーダ３１５において信号ｓがこの傾きの正負を判別し、信号ｈがゼロクロス点であることを判別するように所定の論理演算を行なうことによって、ディジタル位相検出回路３０の位相検出出力３０２はその平均レベルがデータと検出点との位相差に比例した値となる。
【００２４】
上記アイパターンからわかるようにゼロクロス点での傾きはデータのパターンによってさまざまな値をとり、位相比較特性の傾き（位相検出感度）もデータのパターンによって変動するが、ＰＬＬのループ内で使用される場合は、ループゲインの平均値の変動となるだけであり問題とならない。
【００２５】
信号ｓ及びｈを得る方法として、本発明では積分検出されたデータ列から論理演算によって求めるようにしている。表１はｓ及びｈの真理値表の一例である。
【００２６】
【表１】

【００２７】
この表１には積分検出データａｂｃｄｅに対してｂ−ｄすなわち減算器７の出力及び信号ｓ、ｈの論理を示した。ｓはｂ−ｄの傾きが正か負か、ｈはｂ−ｄがゼロクロスであるかどうかを表わす。この真理値表からｓ、ｈは簡単な論理演算で表せることがわかる。例えば、
【００２８】
【数１】

【００２９】
と表せる。
この論理は、積分検出されたデータａｂｃｄｅに誤りがない場合に成り立つ。データとクロックとの位相がずれるに従って検出出力３０２のデータに誤りが生ずるようになり、この場合、ディジタル位相検出回路３０の出力も誤ったサンプリングをするようになるが、平均値を見ると誤りが増加するに従って０に近付き、結果として図４に示すような位相比較特性が得られる。図４では約±１００°の範囲にわたってリニアな比較特性が得られており、ＰＬＬとして充分な位相ロックレンジが得られる。
【００３０】
本実施例のように、ディジタル位相検出回路３０を用いてクロックを抽出するＰＬＬを構成すると、クロックでサンプリングされたＰＲ（１、０、−１）データそのものがゼロクロス点に落ち着くように制御されるため、ロック位相の変動要素がなくなり、調整が不要となる。また、ループフィルタ２０もディジタル演算で実現すれば、アナログ回路で問題となるＤＣオフセット等もなくなり、ＰＬＬ部分の調整はほとんど必要なくなる。尚、ＶＣＯ２１の出力は他の所定回路に動作クロックとして供給される。
【００３１】
以上のように、本実施例によれば、Ａ／Ｄ変換したデータから直接位相検出出力を得るので、クロックを抽出するＰＬＬ回路の安定性を向上し、無調整化することができると共に、エラーを少なくすることができる。
【００３２】
以上の説明では、データの演算の精度（ｂｉｔ数）には触れなかったが、通常５ｂｉｔ以下で充分な特性（Ｓ／Ｎ）が得られ、性能との兼ね合いで、２ｂｉｔ程度まで減ずることも可能であり、回路規模も小さい。
【００３３】
上記実施例は本発明をディジタルＶＴＲに適用した場合を例として説明したが、本発明はこれに限られることなく、２値データを伝送、再生する系、例えば通信（電波、光ｅｔｃ．）光ディスク等に応用できる。この場合、それぞれの伝送路の性質に応じてＰＲ（１、０、−１）以外の例えばＰＲ（１、−１）、ＰＲ（１、１）等３値の検出を選び、本発明と同様のディジタル位相検出回路を構成することができる。
【００３４】
一例としてＰＲ（１、−１）の場合のディジタル位相検出回路の構成例を図５、図６に示す。図５、図６においては、減算器７が１クロック遅延したデータ間の差をとっているのと、デコーダ３１５の論理とが図２と異なっている。
【００３５】
即ち、図５においては、１個の遅延回路３１１を用いると共に、デコーダ３１５としてＥＸＯＲ（排他的論理和）ゲートを用い、このＥＸＯＲゲートの入力と出力のＭＳＢｂ、ｃにより信号ｈを得ると共に、ｃを信号ｓとしている。また、図６では３個の遅延回路３１１〜３１３を用い、各遅延出力及び再生データ３０１のＭＳＢをａｂｃｄとしてデコーダ３１５に加えることにより、図示の論理式により、ｓ、ｈを得ている。
【００３６】
【発明の効果】
以上説明したように、請求項１の発明によれば、パーシャルレスポンス方式の信号に変換した信号がゼロクロス点を持つ特定のパターンを、パーシャルレスポンス方式に変換する前のＡ／Ｄ変換器から出力されたデジタル信号中より検出し、この検出タイミングに応じてパーシャルレスポンス方式の信号をサンプリングした制御信号に基づいてクロックを発生しているので、パーシャルレスポンス方式のようなアイパターンの時間軸方向のデータ検出窓幅が狭い信号から元のデータを検出する場合であっても、Ａ／Ｄ変換のクロックの位相をパーシャルレスポンス方式の信号におけるデータ検出点の位相に正確に同期させることができる。
【図面の簡単な説明】
【図１】本発明の実施例を示すブロック図である。
【図２】上記実施例で用いられるディジタル位相検出回路の実施例を示すブロック図である。
【図３】アイパターンを示す波形図である。
【図４】位相検出特性を示すグラフである。
【図５】ディジタル位相検出回路の他の実施例を示すブロック図である。
【図６】ディジタル位相検出回路の他の実施例を示すブロック図である。
【図７】従来のディジタルＶＴＲを示すブロック図である。
【図８】磁気記録再生における再生信号の等化を説明するためのグラフである。
【符号の説明】
５ Ａ／Ｄ変換器
６ 遅延回路
７ 減算器
２１ 電圧制御発振器
３０ ディジタル位相検出回路
３１１〜３１４ 遅延回路
３０１ 再生データ
３１５ デコーダ
３２１ 反転器
３２２ スイッチ
３２３ ラッチ回路
３０２ 位相検出出力

Claims (6)

1. 入力されたアナログ信号を２値信号波形を有する信号に変換する等化回路と、
   前記等化回路から出力された信号をクロックに応じてデジタル信号に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器から出力されたデジタル信号を、３値信号波形を有するパーシャルレスポンス方式の信号に変換する変換回路と、
   前記変換回路から出力されたパーシャルレスポンス方式の信号がゼロクロス点となる特定パターンを前記Ａ／Ｄ変換器から出力されたデジタル信号中より検出する検出手段と、
   前記検出手段の出力に応じたタイミングで前記パーシャルレスポンス方式の信号をサンプリングし、制御信号として出力する制御信号生成手段と、
   前記制御信号に基づいて前記入力されたアナログ信号に位相同期した前記クロックを発生するクロック発生手段とを備えたことを特徴とする信号処理装置。
2. 前記アナログ信号は磁気テープから再生された信号であり、前記等化回路は前記アナログ信号における磁気記録系の周波数特性を補償して前記Ａ／Ｄ変換器に出力することを特徴とする請求項１記載の信号処理装置。
3. 前記変換回路は前記Ａ／Ｄ変換器から出力されたデジタル信号をパーシャルレスポンス（１，０，−１）方式の信号に変換することを特徴とする請求項１記載の信号処理装置。
4. 前記検出手段は複数の前記特定パターンを検出することを特徴とする請求項１記載の信号処理装置。
5. 前記検出手段は、前記Ａ／Ｄ変換器から出力されたデジタル信号をＮクロック（Ｎ≧２）分遅延するＮ−１段に接続された遅延回路と、前記Ａ／Ｄ変換器から出力されたデジタル信号と前記遅延回路の各段とから得られるＮ個のデータを２値判定し、判定の結果得られるＮビットのデータ中の特定パターンを検出する検出回路とを有することを特徴とする請求項１記載の信号処理装置。
6. 前記発生手段は、前記制御信号を位相誤差信号として入力するループフィルタと、前記ループフィルタの出力が入力され前記クロックを出力する電圧制御発振器とを有することを特徴とする請求項１記載の信号処理装置。

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