JPH0831110A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力ディジタル信号から精度良く安定にクロ
ックを抽出してＡ／Ｄ変換等の信号処理を行なうこと。 【構成】 磁気テープ１から再生され、等化器４で等化
された２値データのアイパターン波形はＡ／Ｄ変換器５
でディジタル化される。このディジタルデータは遅延回
路６で遅延され減算器７で遅延されないデータと減算さ
れる。一方、Ａ／Ｄ変換出力はパターン検出回路３１で
データの特定パターンに応じた信号が得られ、この信号
をサンプルホールド回路３２に加えて減算器７の出力を
サンプリングする。サンプリングされた出力はデータの
クロックと検出点との位相差を示すものになり、ループ
フィルタ２０を通じてＶＣＯ２１を制御し、その発振出
力をＡ／Ｄ変換器５にサンプルクロックとして供給する
と共に、他の信号処理のためのクロックとして用いる。 【効果】 ディジタル位相検出回路を有するディジタル
ＰＬＬが構成され、動作を安定にし、エラーを少なくす
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルＶＴＲなど
において用いられる信号処理装置に関し、特にクロック
抽出方法に関するものである。

【０００２】

【従来の技術】従来、ディジタルＶＴＲなどのように高
速度のデータを伝送（記録再生）する装置において、受
信データ列からクロックを抽出する方式として、ＰＬＬ
を用いることが知られている。また、特に高密度磁気記
録を行なうディジタルＶＴＲにおいては、再生データの
検出方式として、パーシャルレスポンス１、０、−１方
式（以下ＰＲ（１、０、−１））を用いることが多くな
っている。

【０００３】図７はこのようなディジタルＶＴＲの再生
系の構成例を示すブロック図である。図７において、１
は磁気テープ、２は磁気ヘッド、３は磁気ヘッドの再生
信号を増幅するプリアンプ、４は磁気記録系の周波数特
性を補償し、所定の波形応答を得るための等化回路、５
は等化された波形を以後のデータ復号処理のためにディ
ジタル化するＡ／Ｄ変換器である。

【０００４】６はＡ／Ｄ変換されたディジタルデータの
２クロック分の遅延を行なうＤフリップフロップ等で構
成される遅延回路、７は遅延回路６の前後のデータを減
算し、ＰＲ（１、０、−１）波形とするための減算器、
２はＰＲ（１、０、−１）波形からデータを最尤復号す
るビタビ復号回路、９は記録時にあらかじめデータに付
加しておいたパリティデータを用いて、上記復号したデ
ータに発生した誤りを検出訂正する誤り訂正回路（ＥＣ
Ｃ）、１０は訂正されたデータ列から、元の画像信号を
復号する画像復号回路、１１は復号された画像データを
アナログ信号に戻すＤ／Ａ変換器、１２はアナログ画像
信号出力である。

【０００５】また２２は等化回路４の出力信号と、後述
するＶＣＯ（電圧制御発振器）２１の出力クロックとの
位相差を検出する位相比較回路、２０は位相比較回路２
２の出力を増幅し、ＶＣＯ２１に帰還して所定のＰＬＬ
ループ応答特性を得るためのループフィルタ、２１はＡ
／Ｄ変換器５にＰＲ（１、０、−１）信号をビタビ復号
するためのサンプリングクロック及び他の回路の動作ク
ロックを供給するＶＣＯである。

【０００６】次に、動作について説明する。磁気テープ
１から磁気ヘッド２で再生された微小な信号はプリアン
プ３により以後の信号処理に充分なレベルに増幅され
る。磁気ヘッド２の再生ｆ特（周波数特性）は、面内記
録媒体とリング型磁気ヘッドとの組合せの場合、図８
（ａ）に示すように、低域では微分特性、高域では各種
の損失による減衰特性となっている。

【０００７】そこで図８（ｂ）に示すようなｆ特を持つ
等化回路４を用い、例えば等化後のｆ特が図８（ｃ）に
示したコサインロールオフ特性となるよう等化する。コ
サインロールオフ特性はデータ検出点において波形干渉
が最小になるような特性であり、等化された信号を２値
判別することにより、記録されたデータが復元される。

【０００８】このような等化を積分等化と呼び、積分等
化された信号の正負をコンパレータ等により判定するデ
ータ検出法を積分検出と呼ぶ。積分等化された信号のア
イパターンは、図３（ａ）のようになり、アイ開口の最
大となる点を正確にサンプルするためのクロックを発生
することが必要である。このクロックは、位相検出回路
２２、ループフィルタ２０、ＶＣＯ２１からなるＰＬＬ
により発生する。

【０００９】ＶＣＯ２１で発生されたクロックと、等化
回路４の出力信号との位相差を、位相検出回路２２によ
り検出し、位相差信号をループフィルタ２０を通じてＶ
ＣＯ２１に加え、位相差がほぼ０となるように位相ロッ
クをかける。ループフィルタ２０のｆ特、ゲイン、ＶＣ
Ｏ２１の感度等はＰＬＬの位相応答特性がＶＴＲのヘッ
ドテープ系により発生するジッタを充分吸収し、かつ各
種ノイズに応答しにくくなるように設定される。

【００１０】上記のようにしてＰＬＬを構成し、例えば
位相比較回路２２の動作点を調整する等してＰＬＬのロ
ックの位相を調整することにより、アイ開口が最大とな
る点をサンプルすることができる。等化された信号はＰ
ＬＬにより発生したクロックで制御されるＡ／Ｄ変換器
５によりサンプルされ、ディジタル化される。ディジタ
ル化された再生信号は遅延回路６により遅延され、減算
器７により元の信号と減算される。この操作により積分
等化波形はＰＲ（１、０、−１）特性を有する波形に変
換されそのアイパターンは図３（ｂ）に示すように３値
となる。次にこのＰＲ（１、０、−１）信号はビタビ復
号回路８により最尤復号される。

【００１１】ＰＲ（１、０、−１）方式と、ビタビ復号
との組合せは、高密度磁気記録を用いるディジタルＶＴ
Ｒ等でよく用いられ、磁気記録系の低域特性の悪さ（Ｓ
／Ｎ、波形歪等）を回避し、伝送誤りを最少限に保つこ
とができる。ビタビ復号回路８により復号された再生デ
ータはＥＣＣ９により、伝送路で生じた誤りを訂正し、
画像復号回路１０によって画像信号に復元され、Ｄ／Ａ
変換器１１によってアナログ画像信号に変換され、ＶＴ
Ｒの再生画像信号として出力される。尚、ＶＣＯ２１の
出力はＡ／Ｄ変換器５以外の他の回路の動作クロックと
しても用いられる。

【００１２】

【発明が解決しようとする課題】上記従来例では、等化
回路４で等化された再生信号をＡ／Ｄ変換器５のサンプ
リングクロック等のクロックを、等化回路４から出力さ
れるアナログ信号からＰＬＬにより抽出し、抽出された
クロックによって再生信号をサンプリングするように構
成されている。しかしながら通常、アナログ構成された
ＰＬＬ回路は、特にディジタルＶＴＲのように再生信号
の品質が悪く、かつ高速である場合、安定性を保つのが
難しく、またサンプリング位相の調整が必要となる等の
問題があった。

【００１３】本発明は上記のような問題を解決するため
になされたもので、入力データから精度良くクロックを
抽出すると共に、動作の安定な信号処理装置を得ること
を目的とする。

【００１４】

【課題を解決するための手段】請求項１の発明において
は、入力ディジタル信号中の特定パターンを検出する検
出手段と、上記検出手段の出力に応じたタイミングで上
記入力ディジタル信号の一部を抽出し、抽出されたディ
ジタル信号の差分に基づいて制御信号を生成する制御信
号生成手段と、上記制御信号に基づいて上記入力ディジ
タル信号に同期したクロックを発生する発生手段とを設
けている。

【００１５】請求項５の発明においては、入力ディジタ
ル信号をＮクロック（Ｎ≧２）分遅延するＮ−１段に接
続された遅延回路と、上記入力ディジタル信号と上記遅
延回路の各段から得られるＮ−１個のディジタル信号と
のＮ個のディジタル信号をそれぞれ２値判定し、判定結
果得られるＮビットのデータを用いて所定の論理演算を
行う論理演算手段と、上記Ｎ個のディジタルデータのう
ち２個のディジタルデータ間の差又は和を求める算術演
算手段と、上記算術演算手段の出力を上記論理演算手段
の出力に基づいてラッチするラッチ回路と、上記ラッチ
回路の出力に応じて発振周波数が制御されその発振出力
を信号処理のためのクロックとして出力する発振器とを
設けている。

【００１６】

【作用】請求項１の発明によれば、検出手段により入力
ディジタル信号中の特定パターンを検出し、この検出タ
イミングで入力ディジタル信号の一部を抽出し、その一
部のディジタル信号の差分に応じて生成された制御信号
により入力ディジタル信号に同期したクロックが発生さ
れる。

【００１７】請求項５の発明によれば、入力ディジタル
信号は遅延回路の各段においてクロックにより順次遅延
され、各遅延データと上記入力データとのＮ個のデータ
を２値判定し、この判定結果得られるＮビットデータを
用いて所定の論理演算を行ない、上記Ｎ個のうちの２個
のデータの差又は和を求め、この差又は和の値を上記論
理演算の結果に応じてラッチすることにより、ラッチさ
れた値はデータと検出点との位相差を示すものとなり、
この位相差を示す信号により発振器を制御し、その発振
出力を信号処理のためのクロックとすることにより、デ
ータ検出点を精度良くサンプリングできると共に、信号
処理のエラーを少なくすることができる。

【００１８】

【実施例】図１〜２は本発明の第１の実施例を示す。図
１において、１〜１２、２０、２１は前述した図７の従
来例と同じであり、図７の位相比較回路２２に代えて図
１ではディジタル位相検出回路３０を設けた点が異な
る。このディジタル位相検出回路３０は、パターン検出
回路３１とサンプルホールド回路３２とからなる。尚、
ディジタル位相検出回路３０と遅延回路６、減算器７に
より制御信号生成手段が構成される。また、発振器２１
はクロック発生手段である。

【００１９】パターン検出回路３１には、Ａ／Ｄ変換器
５によりディジタル化されたディジタルデータが供給さ
れ、データのパターンに応じた信号を出力する。サンプ
ルホールド回路３２には、減算器７の出力であるＰＲ
（１、０、−１）信号が供給され、パターン検出回路３
１の出力で制御されることにより、ＰＲ（１、０、−
１）信号をサンプルホールドする。パターン検出回路３
１の方式を選ぶことによってサンプルホールド回路３２
の出力には、再生データとＡ／Ｄ変換クロックとの位相
差に応じた信号が得られる。

【００２０】図２はディジタル位相検出回路３０の具体
的な構成例を示すもので、図１の遅延回路６、減算器７
を含んで構成されている。図２において３１１〜３１４
はＡ／Ｄ変換された再生データ３０１をクロック毎に遅
延する遅延回路、３１５は遅延回路３１１〜３１４の出
力から特定のパターンを抽出する論理演算手段としての
デコーダ、３２１は図１の減算器７の出力の符号を反転
する符号反転回路、３２２は減算器７の出力と符号反転
回路３２１の出力とをデコーダ３１５から出力される信
号ｓで切換えるスイッチ、３２３はスイッチ３２２の出
力をデコーダ３１５から出力される信号ｈでサンプルホ
ールドして位相検出出力３０２となすラッチである。な
お、減算器７と符号反転回路３２１とにより算術演算手
段が構成される。

【００２１】図２においてＡ／Ｄ変換された再生データ
３０１は遅延回路３１１〜３１４により順次遅延され
る。遅延回路３１１、３１３は図１の遅延回路６を構成
し，その出力は減算器７により減算され、ＰＲ（１、
０、−１）信号となる。ここで、入力データ及び各遅延
回路３１１〜３１４の出力データのＭＳＢをａ、ｂ、
ｃ、ｄ、ｅとする。再生データをＡ／Ｄ変換する際に再
生データの平均値がＡ／Ｄ変換レンジの中央にくるよう
に設定しておけば、ａ、ｂ、ｃ、ｄ、ｅは再生データ列
を積分検出した２値データ列となる。このデータ列をデ
コーダ３１５により、特定の論理でデコードすることに
より、信号ｓ及びｈを得る。

【００２２】信号ｓはスイッチ３２２を制御し、減算器
７の出力とこの出力を符号反転回路３２１で反転した出
力とを切換える。信号ｈはラッチ３２３を制御し、スイ
ッチ３２２の出力をサンプルホールドする。

【００２３】次に、信号ｓ及びｈの選び方に関して説明
する。図３（ｂ）はＰＲ（１、０、−１）信号のアイパ
ターンである。このアイパターンはデータ検出点で３値
の値をとる。このアイパターンのゼロクロス点を見る
と、ゼロクロス点を通過する信号は、データと検出点と
の位相差に比例した傾きを持っていることがわかる。但
し、この傾きは正負両方の値を持っている。デコーダ３
１５において信号ｓがこの傾きの正負を判別し、信号ｈ
がゼロクロス点であることを判別するように所定の論理
演算を行なうことによって、ディジタル位相検出回路３
０の位相検出出力３０２はその平均レベルがデータと検
出点との位相差に比例した値となる。

【００２４】上記アイパターンからわかるようにゼロク
ロス点での傾きはデータのパターンによってさまざまな
値をとり、位相比較特性の傾き（位相検出感度）もデー
タのパターンによって変動するが、ＰＬＬのループ内で
使用される場合は、ループゲインの平均値の変動となる
だけであり問題とならない。

【００２５】信号ｓ及びｈを得る方法として、本発明で
は積分検出されたデータ列から論理演算によって求める
ようにしている。表１はｓ及びｈの真理値表の一例であ
る。

【００２６】

【表１】

【００２７】この表１には積分検出データａｂｃｄｅに
対してｂ−ｄすなわち減算器７の出力及び信号ｓ、ｈの
論理を示した。ｓはｂ−ｄの傾きが正か負か、ｈはｂ−
ｄがゼロクロスであるかどうかを表わす。この真理値表
からｓ、ｈは簡単な論理演算で表せることがわかる。例
えば、

【００２８】

【数１】

【００２９】と表せる。この論理は、積分検出されたデ
ータａｂｃｄｅに誤りがない場合に成り立つ。データと
クロックとの位相がずれるに従って検出出力３０２のデ
ータに誤りが生ずるようになり、この場合、ディジタル
位相検出回路３０の出力も誤ったサンプリングをするよ
うになるが、平均値を見ると誤りが増加するに従って０
に近付き、結果として図４に示すような位相比較特性が
得られる。図４では約±１００°の範囲にわたってリニ
アな比較特性が得られており、ＰＬＬとして充分な位相
ロックレンジが得られる。

【００３０】本実施例のように、ディジタル位相検出回
路３０を用いてクロックを抽出するＰＬＬを構成する
と、クロックでサンプリングされたＰＲ（１、０、−
１）データそのものがゼロクロス点に落ち着くように制
御されるため、ロック位相の変動要素がなくなり、調整
が不要となる。また、ループフィルタ２０もディジタル
演算で実現すれば、アナログ回路で問題となるＤＣオフ
セット等もなくなり、ＰＬＬ部分の調整はほとんど必要
なくなる。尚、ＶＣＯ２１の出力は他の所定回路に動作
クロックとして供給される。

【００３１】以上のように、本実施例によれば、Ａ／Ｄ
変換したデータから直接位相検出出力を得るので、クロ
ックを抽出するＰＬＬ回路の安定性を向上し、無調整化
することができると共に、エラーを少なくすることがで
きる。

【００３２】以上の説明では、データの演算の精度（ｂ
ｉｔ数）には触れなかったが、通常５ｂｉｔ以下で充分
な特性（Ｓ／Ｎ）が得られ、性能との兼ね合いで、２ｂ
ｉｔ程度まで減ずることも可能であり、回路規模も小さ
い。

【００３３】上記実施例は本発明をディジタルＶＴＲに
適用した場合を例として説明したが、本発明はこれに限
られることなく、２値データを伝送、再生する系、例え
ば通信（電波、光ｅｔｃ．）光ディスク等に応用でき
る。この場合、それぞれの伝送路の性質に応じてＰＲ
（１、０、−１）以外の例えばＰＲ（１、−１）、ＰＲ
（１、１）等３値の検出を選び、本発明と同様のディジ
タル位相検出回路を構成することができる。

【００３４】一例としてＰＲ（１、−１）の場合のディ
ジタル位相検出回路の構成例を図５、図６に示す。図
５、図６においては、減算器７が１クロック遅延したデ
ータ間の差をとっているのと、デコーダ３１５の論理と
が図２と異なっている。

【００３５】即ち、図５においては、１個の遅延回路３
１１を用いると共に、デコーダ３１５としてＥＸＯＲ
（排他的論理和）ゲートを用い、このＥＸＯＲゲートの
入力と出力のＭＳＢｂ、ｃにより信号ｈを得ると共に、
ｃを信号ｓとしている。また、図６では３個の遅延回路
３１１〜３１３を用い、各遅延出力及び再生データ３０
１のＭＳＢをａｂｃｄとしてデコーダ３１５に加えるこ
とにより、図示の論理式により、ｓ、ｈを得ている。

【００３６】

【発明の効果】以上説明したように、請求項１の発明に
よれば、入力ディジタル信号中の特定パターンを検出
し、検出タイミングに応じて抽出したディジタル信号の
差分に基づいて生成した制御信号に基づいてクロックを
発生しているので、入力ディジタル信号の位相と同期し
たクロックを生成することができる効果がある。また、
このように生成したクロックを例えばＡ／Ｄ変換時のク
ロックとして用いることにより、パーシャルレスポンス
方式のようなアイパターンの時間軸方向の窓幅が狭い場
合であっても、Ａ／Ｄ変換クロックの位相を最適なもの
にすることができるので、再生エラーを少なくすること
ができる効果がある。

【００３７】請求項５の発明によれば、入力ディジタル
信号を遅延回路の各段においてクロックにより順次遅延
し、各遅延データと上記入力ディジタル信号とのＮ個の
データを２値判定し、この判定結果得られるＮビットデ
ータを用いて所定の論理演算を行い、上記Ｎ個のデータ
のうちの２個のデータの差又は和を求め、この差又は和
の値を上記論理演算の結果に応じてラッチし、ラッチさ
れた値により発振器を制御し、その発振出力をクロック
として信号処理に用いるように構成したことにより入力
ディジタル信号から直接位相検出出力を得るので、クロ
ックを安定に抽出することができ、このため、無調整化
することができると共に、信号処理におけるエラーを少
なくすることができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【図２】上記実施例で用いられるディジタル位相検出回
路の実施例を示すブロック図である。

【図３】アイパターンを示す波形図である。

【図４】位相検出特性を示すグラフである。

【図５】ディジタル位相検出回路の他の実施例を示すブ
ロック図である。

【図６】ディジタル位相検出回路の他の実施例を示すブ
ロック図である。

【図７】従来のディジタルＶＴＲを示すブロック図であ
る。

【図８】磁気記録再生における再生信号の等化を説明す
るためのグラフである。

【符号の説明】

５ Ａ／Ｄ変換器 ６ 遅延回路 ７ 減算器 ２１ 電圧制御発振器 ３０ ディジタル位相検出回路 ３１１〜３１４ 遅延回路 ３０１ 再生データ ３１５ デコーダ ３２１ 反転器 ３２２ スイッチ ３２３ ラッチ回路 ３０２ 位相検出出力

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力ディジタル信号中の特定パターンを
   検出する検出手段と、 上記検出手段の出力に応じたタイミングで上記入力ディ
   ジタル信号の一部を抽出し、抽出されたディジタル信号
   の差分に基づいて制御信号を生成する制御信号生成手段
   と、 上記制御信号に基づいて上記入力ディジタル信号に同期
   したクロックを発生する発生手段とを備えた信号処理装
   置。
2. 【請求項２】 アナログ信号を上記入力ディジタル信号
   に変換する変換手段を備え、 上記変換手段は上記発生手段により発生されたクロック
   を用いて変換を行うことを特徴とする請求項１記載の信
   号処理装置。
3. 【請求項３】 上記入力ディジタル信号は、複数の上記
   特定パターンを有することを特徴とする請求項１または
   ２記載の信号処理装置。
4. 【請求項４】 上記検出手段は、上記入力ディジタル信
   号をＮクロック（Ｎ≧２）分遅延するＮ−１段に接続さ
   れた遅延回路と、 上記入力ディジタル信号と上記遅延回路の各段とから得
   られるＮ個のデータを２値判定し、判定の結果得られる
   Ｎビットのデータを用いて上記特定パターンを検出する
   検出回路とを有することを特徴とする請求項１記載の信
   号処理装置。
5. 【請求項５】 入力ディジタル信号をＮクロック（Ｎ≧
   ２）分遅延するＮ−１段に接続された遅延回路と、 上記入力ディジタル信号と上記遅延回路の各段から得ら
   れるＮ−１個のディジタル信号とのＮ個のディジタル信
   号をそれぞれ２値判定し、判定結果得られるＮビットの
   データを用いて所定の論理演算を行う論理演算手段と、 上記Ｎ個のディジタルデータのうち２個のディジタルデ
   ータ間の差又は和を求める算術演算手段と、 上記算術演算手段の出力を上記論理演算手段の出力に基
   づいてラッチするラッチ回路と、 上記ラッチ回路の出力に応じて発振周波数が制御されそ
   の発振出力を信号処理のためのクロックとして出力する
   発振器とを備えた信号処理装置。
6. 【請求項６】 上記論理演算手段は、上記Ｎ個のディジ
   タルデータから上記入力ディジタル信号のゼロクロス点
   を判定すると共に、このゼロクロス点を通過するデータ
   の傾きの正負を判定する演算を行い、上記算術演算手段
   は出力の極性を反転可能に構成され、上記ゼロクロス点
   の判定結果に応じて上記ラッチ回路を制御し、上記デー
   タの傾きの正負の判定結果に応じて上記極性を制御する
   ようにした請求項５記載の信号処理装置。
7. 【請求項７】 上記Ｎビットのデータは上記Ｎ個のディ
   ジタルデータの各ＭＳＢから成る請求項５記載の信号処
   理装置。