JP2880402B2 - 位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術（図５乃至図７） 発明が解決しようとする課題（図８） 課題を解決するための手段（図１） 作用 実施例 （ａ）一実施例の説明（図２乃至図４） （ｂ）他の実施例の説明 発明の効果

【０００２】

【産業上の利用分野】本発明は、最尤逐次検出によるパ
ーシャルレスポンス信号化を利用したＰＲＭＬ再生系に
おける位相同期回路に関し、特に、ＭＲヘッドの正負非
対称波形によるクロック位相ずれを補償する位相同期回
路に関する。

【０００３】近年の磁気ディスク及び光磁気ディスク装
置等の記録密度の向上のため、最尤逐次検出によるパー
シャルレスポンス信号化（ＰＲＭＬ：Partial-response
signaling with maximum-likelihood sequence detect
ion)が利用されている。更に、近年リードヘッドに、Ｍ
Ｒ（磁気抵抗）ヘッドを利用して、更に記録密度を向上
する試みがなされている。

【０００４】このようなＰＲＭＬ再生システムでは、同
期クロックの位相がずれていると、記録チャネルの出力
信号の復調誤りを発生する。このため、同期クロックの
位相を、等化された振幅値と判定値とから検出した位相
誤差により修正している。このようなＰＲＭＬ再生シス
テムでは、ＭＲヘッドを用いても、位相ずれの少ない位
相同期回路が望まれている。

【０００５】

【従来の技術】図５は従来の構成図、図６は位相同期の
説明図、図７は位相同期動作の説明図である。パーシャ
ルレスポンス信号化を利用したディスク記憶装置では、
再生装置の受信フィルタが、記録チャネルの出力信号を
パーシャルレスポンス信号に成形しないと、最尤逐次検
出器が、記録されたデータ列を再構築できない。

【０００６】図５に示すように、リードヘッドの読み出
し信号は、コンデンサで構成されるＡＣカップリング部
１０により、直流成分がカットされる。ゲイン制御アン
プ及び等化フィルター１１では、ゲイン制御アンプが、
入力される読み取り信号に所定のゲインを付与して、出
力する。更に、等化フィルターは、１＋Ｄの特性を有
し、ゲイン制御アンプの出力を固定等化する。アナログ
・デジタル（Ａ／Ｄ）コンバータ１２は、信号化速度１
／Ｔの２進データ列を、同期クロックによりｎＴ＋τ時
にサンプリングして、デジタルサンプル値（振幅値）Ｙ
n を出力する。

【０００７】コサイン・イコライザー１３は、ディスク
の半径方向のパーシャルレスポンス特性を補正するため
に設けられる。このコサイン・イコライザー１３は、ト
レーニングパターンにより、タップ係数が最適に調整さ
れる。このようなコサイン・イコライザー１３は、例え
ば、日本国特許公開平成２年第１５０１１４号公報（対
応米国特許第５０６００８８号明細書）に示されるよう
な周知のトランスバーサル・フィルタで構成されてい
る。このコサイン・イコライザー１３の出力サンプルＹ
ｎは、図示しない最尤復号器により処理され、記録デー
タ列に再構築される。

【０００８】位相同期回路は、２値／３値判定器１４
と、位相比較器１５と、電圧制御発振器（ＶＣＯ）１６
とで構成されている。２値／３値判定器１４は、読み出
し信号のギャップパターン中で振幅値Ｙｎを２値判定
し、データパターン中で振幅値Ｙｎを３値判定する。位
相比較器１５は、振幅値Ｙｎと判定値Ｘｎとから位相誤
差値Δτｎを算出する。

【０００９】このデータ同期クロックの位相誤差値Δτ
（ｎ）は、ＩＥＥＥリポート（CH2655-9/89/0000-0573
＄1.00 c 1989 IEEE) に示されるように、下記式で示さ
れる。 Δτ（ｎ）＝Ｙ（ｎ）・Ｘ（ｎ−１）−Ｙ（ｎ−１）・Ｘ（ｎ） （１）

【００１０】そして、電圧制御発振器１６は、この位相
誤差値Δτ（ｎ）が、ゼロになるような同期クロックを
発生する。この同期クロックは、Ａ／Ｄコンバータ１２
のサンプルパルスや、２値／３値判定器１４及び位相比
較器１５のクロックに利用される。

【００１１】図６に示すように、位相同期している場合
に比し、位相同期していない場合には、次のようにな
る。即ち、例（１）に示すように、連続する２つのデー
タの判定値が、（１、１）の場合に、位相誤差値Δτ
（ｎ）は、前述の（１）式から次のようになる。 Δτ（ｎ）＝Ｙ（ｎ）・１−Ｙ（ｎ−１）・１＝Ｙ
（ｎ）−Ｙ（ｎ−１） 即ち、それぞれ「１」と判定した時のデータのレベル差
が位相誤差として検出される。

【００１２】同様に、例（２）に示すように、連続する
２つのデータの判定値が、（−１、０）の場合に、位相
誤差値Δτ（ｎ）は、（１）式から次のようになる。 Δτ（ｎ）＝Ｙ（ｎ）・−１−Ｙ（ｎ−１）・０＝−Ｙ
（ｎ） 即ち、今度は、「０」と判定した時のデータのレベルが
位相誤差として検出される。

【００１３】これらを一覧表にすると、図７に示す如く
なる。このように、位相同期方式は、データとクロック
の位相誤差を時間領域ではなく、レベルの変化として検
出する。そして、これを位相同期回路にフィードバック
することにより、位相同期制御を行うものであった。

【００１４】

【発明が解決しようとする課題】図８は、従来技術の問
題点説明図である。ところで、磁気ディスク媒体の再生
に、ＭＲヘッドを用いた場合には、図８に示すように、
読み出し波形の正負の非対称が発生する。読み出し波形
は、通常ＡＣカップリング部１０及びゲイン制御アンプ
（ＡＧＣ）を介して取り出されるため、この波形非対称
は、結果として、判定値「０」の時のオフセット誤差Δ
Ｅとして現れる。例えば、図８の例（３）の場合には、
位相誤差値Δτ（ｎ）は、次のようになる。 Δτ（ｎ）＝Ｙ（ｎ）・１−Ｙ（ｎ−１）・０＝Ｙ
（ｎ）＝ΔＥ

【００１５】同様に、図８の例（４）の場合には、位相
誤差値Δτ（ｎ）は、次のようになる。 Δτ（ｎ）＝Ｙ（ｎ）・０−Ｙ（ｎ−１）・−１＝Ｙ
（ｎ−１）＝ΔＥ

【００１６】従って、図８に示すように、データとクロ
ックが同期している状態でも、「０」を含むデータに対
しては、位相誤差値は、本来の誤差に加えてΔＥを含む
ことになる。

【００１７】このため、その後のデータとの同期が崩れ
てしまい、復調誤りを生ずる原因となっていた。

【００１８】本発明の目的は、リードヘッドにＭＲヘッ
ドを用いた場合に、読み出し信号から精度の高い位相同
期を行うための位相同期回路を提供するにある。

【００１９】又、本発明の他の目的は、リードヘッドに
ＭＲヘッドを用いた場合に、読み出し波形の非対称によ
る位相補正誤差を防止するための位相同期回路を提供す
るにある。

【００２０】

【課題を解決するための手段】図１は本発明の原理図で
ある。本発明の請求項１は、再生ヘッドで読み出した信
号に位相同期したクロックを発生する位相同期回路にお
いて、前記読み出し信号の振幅値の３値判定を行う３値
判定器１４と、前記読み出し信号のギャップパターン中
の振幅値から前記３値判定値がゼロの時のオフセット誤
差を検出して、保持する誤差検出器１７と、前記読み出
し信号のデータパターン中の前記３値判定値がゼロの時
の振幅値から前記検出誤差値を差し引く減算器１８と、
前記減算された振幅値と前記３値判定値とから位相誤差
値を算出する位相比較器１５と、前記位相誤差値に応じ
た位相の同期クロックを発生する電圧制御発振器１６と
を有する。

【００２１】本発明の請求項２は、請求項１において、
前記誤差検出器１７は、前記３値判定値がゼロの時に、
前記検出誤差値を前記減算器１８に出力するものである
ことを特徴とする。

【００２２】本発明の請求項３は、請求項１又は２にお
いて、前記誤差検出器１７は、前記ギャップパターン中
の複数の３値判定値がゼロのレベルの最上位ビットが同
じ時にのみ、前記振幅値から前記オフセット誤差値を検
出するものであることを特徴とする。

【００２３】本発明の請求項４は、請求項３において、
前記誤差検出器１７は、前記振幅値と前記Ａ／Ｄ変換の
センター値の差とから前記オフセット誤差値を求めるこ
とを特徴とする。

【００２４】

【作用】本発明の請求項１は、ギャップパターン中でオ
フセット誤差を検出して、データパターン中の振幅値か
ら差し引くため、位相比較器１５に入力する振幅値をオ
フセット誤差のない値のものに補正できる。このため、
ＭＲヘッドの正負非対称波形による位相誤差への影響を
防止できる。又、オフセット誤差は、判定値「０」に対
し影響することから、ギャップパターンの判定値「０」
のレベルを、オフセット誤差として検出するようにし
た。これにより、正確なオフセット誤差を検出できる。

【００２５】本発明の請求項２は、３値判定値がゼロの
時に、前記検出誤差値を前記減算器１８に出力するた
め、簡易な構成により、判定値がゼロの時のオフセット
補正を行うことができる。

【００２６】本発明の請求項３は、ギャップパターン中
の複数の３値判定値がゼロのレベルの最上位ビットが同
じ時にのみ、前記振幅値から前記オフセット誤差値を検
出するため、オフセット誤差をより正確に検出できる。

【００２７】本発明の請求項４は、振幅値とＡ／Ｄ変換
のセンター値の差とからオフセット誤差値を求めるた
め、Ａ／Ｄ変換のセンター値を考慮した、オフセット補
正ができる。

【００２８】

【実施例】

（ａ）一実施例の説明 図２は本発明の一実施例ブロック図、図３は図２の誤差
検出回路の回路図、図４は図２の構成のタイムチャート
図である。

【００２９】図２において、図４で示したものと同一の
ものは、同一の記号で示してある。図２に示すように、
誤差検出回路１７は、２値／３値判定切替え信号とデー
タ読み出し信号からリード信号がギャップパターンの測
定領域であることを検出して、振幅値Ｙ（ｎ）と判定値
Ｘ（ｎ）とからオフセット誤差値ΔＥを検出する。そし
て、誤差検出回路１７は、そのオフセット誤差値ΔＥを
保持し、且つ判定値Ｘ（ｎ）が、「０」の時のみオフセ
ット誤差値ΔＥを出力する。

【００３０】減算器１８は、振幅値Ｙ（ｎ）からオフセ
ット誤差値ΔＥを減算し、減算出力（Ｙｎ−ΔＥ）を位
相比較器１５に出力する。

【００３１】誤差検出回路１７について、図３により説
明する。図３に示すように、デコーダ２０は、判定値Ｘ
（ｎ）をデコードし、デコード信号Ｓ１を出力する。デ
コード信号Ｓ１は、判定値Ｘ（ｎ）が、「０」の場合
に、ローレベルの出力を発生し、それ以外の場合には、
ハイレベルの出力を発生する。

【００３２】アンドゲート２１は、図示しない制御回路
からの２値／３値判定切替え信号がハイレベルであり、
データ読み出し信号がハイレベルであり、且つデコード
信号Ｓ１がローレベルである時のみＶＣＯクロックを、
クロックＳ２として出力するものである。即ち、ギャッ
プパターンの測定領域において、判定値Ｘ（ｎ）がゼロ
である時のみ、クロックを出力する。

【００３３】シフトレジスタ２２は、４段のシフトレジ
スタ２２ａ〜２２ｄで構成されている。４段のシフトレ
ジスタ２２ａ〜２２ｄには、各々前述のクロックが入力
されている。又、４段のシフトレジスタ２２ａ〜２２ｄ
の初段のシフトレジスタ２２ａには、振幅値Ｙ（ｎ）の
最上位ビットが入力されている。

【００３４】インバータ回路２３ａ〜２３ｄは、各々シ
フトレジスタ２２ａ〜２２ｄの出力Ｓ３〜Ｓ６を反転す
る。アンドゲート２４ａは、各インバータ回路２３ａ〜
２３ｄの出力の論理積をとるものである。アンドゲート
２４ｂは、各シフトレジスタ２２ａ〜２２ｄの出力Ｓ３
〜Ｓ６の倫理積をとるものである。オアゲート２５は、
アンドゲート２４ａ、２４ｂの出力のオア（論理和）を
とるものである。

【００３５】減算器２６は、振幅値Ｙ（ｎ）からＡ／Ｄ
コンバータ１２のセンター値を差し引くものである。レ
ジスタ２７は、アンドゲート２５の信号Ｓ７により、減
算器２６の出力を保持するものである。

【００３６】反転回路２８は、デコーダ２０のデコード
出力Ｓ１を反転するものである。アンドゲート２９は、
反転回路２８の出力に応じて、レジスタ２７のオフセッ
ト誤差値ΔＥを出力するものである。

【００３７】先ず、図２の構成の動作を説明する。リー
ドヘッドの読み出し信号は、コンデンサで構成されるＡ
Ｃカップリング部１０により、直流成分がカットされ
る。ゲイン制御アンプ及び等化フィルター１１では、ゲ
イン制御アンプが、入力される読み取り信号に所定のゲ
インを付与して、出力する。

【００３８】更に、等化フィルターは、１＋Ｄの特性を
有し、ゲイン制御アンプの出力を固定等化する。次に、
アナログ・デジタルコンバータ１２は、同期クロックに
よりｎＴ＋τ時にサンプリングして、デジタルサンプル
値を出力する。コサイン・イコライザー１３は、ディス
クの半径方向のパーシャルレスポンス特性に応じて、デ
ジタルサンプル値を自動等化して、振幅値Ｙ（ｎ）を出
力する。

【００３９】一方、図４に示すように、データパターン
領域の前に設けられたギャップパターン領域は、判定値
「１」と「−１」とが交互に出現する領域である。ここ
では、２値／３値判定器１４が、２値判定を行う。そし
て、この２値判定値と振幅値に応じて、位相比較器１５
が、前述の（１）式により位相誤差を演算して、電圧制
御発振器１６を制御する。これにより、ギャップパター
ンでは、クロックの位相が同期している。

【００４０】この判定値「１」と「−１」とが交互に出
現するギャップパターン領域では、ＭＲヘッドのオフセ
ット誤差値は現れない。一方、データパターン領域で
は、判定値「０」が出現するため、オフセット誤差値が
現れる。データパターン領域で、オフセット誤差を測定
していては、間に合わないため、ギャップパターン中で
オフセット誤差量を計測する。

【００４１】このため、ギャップパターン領域中に、３
値の測定領域を設ける。この領域は、前述の２値の領域
の後に設けられる。即ち、２値での位相同期の後に、オ
フセット誤差の検出を行うようにする。この測定領域
に、判定値「０」が複数続くパターンを設ける。ここで
は、判定値「０」が２個続くと、判定値「−１」が２個
続き、更に判定値「０」が２個続くパターンを用いてい
る。

【００４２】このように、判定値「０」が続く領域を設
けると、たまたま判定値「０」となった振幅値によるオ
フセット誤差の測定を防止できる。これにより、オフセ
ット誤差を正確に検出できる。

【００４３】従って、誤差検出回路１７は、２値／３値
判定切替え信号と、データパターンの先頭からハイレベ
ルになるデータ読み出し信号とから測定領域を検出し
て、判定値Ｘ（ｎ）が「０」の時の振幅値Ｙ（ｎ）から
オフセット誤差値ΔＥを算出して、これを保持する。

【００４４】そして、データパターン領域において、判
定値Ｘ（ｎ）が「０」であることに応じて、誤差検出回
路１７は、このオフセット誤差値ΔＥを、減算器１８に
出力する。従って、図４に示すように、減算器１８は、
判定値Ｘ（ｎ）が「０」の時のみ、振幅値Ｙ（ｎ）から
オフセット誤差値ΔＥを差し引く。

【００４５】一方、判定値Ｘ（ｎ）が、「１」又は「−
１」の時は、誤差検出回路１７は、オフセット誤差値を
出力しないため、減算器１８は、振幅値Ｙ（ｎ）をその
まま出力する。即ち、減算器１８は、単なるバッファの
役目を果たす。

【００４６】このようにして、ＭＲヘッドのオフセット
誤差値ΔＥが差し引かれた振幅値Ｙ（ｎ）は、位相比較
器１５に入力する。これにより、位相比較器１５で、前
述の（１）式が実行され、位相誤差Δτ（ｎ）が演算さ
れる。このため、電圧制御発振器１６は、この位相誤差
で制御されるため、入力信号に位相同期したクロックを
発生する。

【００４７】図３の構成の動作を説明する。デコーダ２
０は、判定値Ｘ（ｎ）をデコードし、判定値Ｘ（ｎ）が
「０」の場合に、ローレベルの出力を発生する。又、２
値／３値判定切替え信号は、ギャップパターンの測定領
域の開始時点から、ハイレベルとされる。また、データ
読み出し信号は、データパターン領域の開始時点からロ
ーレベルとされる。

【００４８】アンドゲート２１は、２値／３値判定切替
え信号がハイレベルであり、データ読み出し信号がハイ
レベルであり、且つデコード信号Ｓ１がローレベルであ
る時のみＶＣＯクロックを、クロックＳ２として出力す
る。即ち、ギャップパターンの測定領域において、判定
値Ｘ（ｎ）がゼロである時のみ、クロックＳ２を出力す
る。

【００４９】次に、４段のシフトレジスタ２２ａ〜２２
ｄの初段のシフトレジスタ２２ａには、振幅値Ｙ（ｎ）
の最上位ビットが入力されている。従って、判定値Ｘ
（ｎ）が「０」の時の振幅値Ｙ（ｎ）の最上位ビット
が、順次シフトレジスタ２２ａ〜２２ｄにセットされ
る。ここで、振幅値Ｙ（ｎ）の最上位ビットは、振幅値
がＡ／Ｄコンバータ１２のセンター電圧以上であると、
「１」である。逆に、振幅値がＡ／Ｄコンバータ１２の
センター電圧未満であると、「０」である。

【００５０】従って、図４に示すように、測定領域中の
「０」の判定値Ｘ（ｎ）の振幅値Ｙ（ｎ）が全てセンタ
ー電圧以上であると、各フリップフロップ２２ａ〜２２
ｄの出力Ｓ３〜Ｓ６は、ハイレベルとなる。このため、
アンドゲート２５の出力Ｓ７が、ハイレベルとなる。こ
れにより、レジスタ２７は、減算器２６の振幅値Ｙ
（ｎ）からセンター電圧を差し引いたオフセット誤差値
ΔＥを保持する。

【００５１】ここで、測定領域中の「０」の判定値Ｘ
（ｎ）の振幅値Ｙ（ｎ）が全てセンター電圧未満である
場合には、各フリップフロップ２２ａ〜２２ｄの出力Ｓ
３〜Ｓ６は、ローレベルとなる。このため、アンドゲー
ト２５の出力Ｓ７が、ハイレベルとなる。これにより、
レジスタ２７は、減算器２６の振幅値Ｙ（ｎ）からセン
ター電圧を差し引いたオフセット誤差値ΔＥを保持す
る。

【００５２】このように、測定領域中の「０」の判定値
Ｘ（ｎ）の振幅値Ｙ（ｎ）が全てセンター電圧以上の場
合と、センター電圧未満の場合の両方において、オフセ
ット誤差を測定したのは、ＭＲヘッドの特性により、オ
フセット値がセンター電圧以上の場合と未満の場合とが
あるからである。

【００５３】又、「０」の判定値Ｘ（ｎ）の振幅値Ｙ
（ｎ）が全てセンター電圧以上の場合と、全てセンター
電圧未満の場合とを測定領域としたのは、ギャップパタ
ーン領域での安定なオフセット値を検出するためであ
る。

【００５４】一方、デコーダ２０のデコード出力Ｓ１
は、反転回路２８により反転され、アンドゲート２９に
入力する。従って、アンドゲート２９は、判定値Ｘ
（ｎ）が「０」の場合のみ、レジスタ２７のオフセット
誤差値ΔＥを減算器１８に出力する。又、判定値Ｘ
（ｎ）が「１」又は「−１」の場合には、アンドゲート
２９は、「０」を出力する。

【００５５】従って、図４に示すように、減算器１８
は、判定値Ｘ（ｎ）が「０」の時のみ、振幅値Ｙ（ｎ）
からオフセット誤差値ΔＥを差し引く。

【００５６】一方、判定値Ｘ（ｎ）が、「１」又は「−
１」の時は、誤差検出回路１７は、「０」を出力するた
め、減算器１８は、振幅値Ｙ（ｎ）をそのまま出力す
る。即ち、減算器１８は、単なるバッファの役目を果た
す。

【００５７】このようにして、ギャップパターン中から
ＭＲヘッドのオフセット量を検出し、データパターンの
振幅値から差し引く。このため、ＭＲヘッド特有の波形
非対称によるＶＣＯクロックの誤差を低減できる。又、
全て論理回路で構成したため、ＬＳＩ化に適している。

【００５８】（ｂ）他の実施例の説明 上述の実施例の他に、本発明は、次のような変形が可能
である。 誤差検出器１７を、図３のもので説明したが、他の構
成のものも適用できる。

【００５９】同一極性の判定値「０」が、４つ発生し
た場合に測定領域と判定しているが、３つ等他の数であ
っても良い。以上、本発明を実施例により説明したが、
本発明の主旨の範囲内で種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。 ギャップパターン中からＭＲヘッドのオフセット量を
検出し、データパターンの振幅値から差し引くため、Ｍ
Ｒヘッド特有の波形非対称によるＶＣＯクロックの誤差
を低減できる。 又、全て論理回路で構成したため、ＬＳＩ化に適して
いる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の一実施例ブロック図である。

【図３】図２の誤差検出回路の回路図である。

【図４】図２の誤差検出回路のタイムチャート図であ
る。

【図５】従来の構成図である。

【図６】位相同期の説明図である。

【図７】位相同期動作の説明図である。

【図８】従来技術の問題点説明図である。

【符号の説明】

１０ ＡＣカップリング部 １１ ゲイン制御アンプ及び等化フィルター １２ Ａ／Ｄコンバータ １３ コサイン・イコライザー １４ ３値判定器 １５ 位相比較器 １６ 電圧制御発振器 １７ 誤差検出器 １８ 減算器

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 再生ヘッドで読み出した信号に位相同期
   したクロックを発生する位相同期回路において、 前記読み出し信号の振幅値の３値判定を行う３値判定器
   （１４）と、 前記読み出し信号のギャップパターン中の振幅値から前
   記３値判定値がゼロの時のオフセット誤差を検出して、
   保持する誤差検出器（１７）と、 前記読み出し信号のデータパターン中の前記３値判定値
   がゼロの時の振幅値から前記検出誤差値を差し引く減算
   器（１８）と、 前記減算された振幅値と前記３値判定値とから位相誤差
   値を算出する位相比較器（１５）と、 前記位相誤差値に応じた位相の同期クロックを発生する
   電圧制御発振器（１６）とを有することを特徴とする位
   相同期回路。
2. 【請求項２】 請求項１の位相同期回路において、 前記誤差検出器（１７）は、前記３値判定値がゼロの時
   に、前記検出誤差値を前記減算器（１８）に出力するも
   のであることを特徴とする位相同期回路。
3. 【請求項３】 請求項１又は２の位相同期回路におい
   て、 前記誤差検出器（１７）は、前記ギャップパターン中の
   複数の３値判定値がゼロのレベルの最上位ビットが同じ
   時にのみ、前記振幅値から前記オフセット誤差値を検出
   するものであることを特徴とする位相同期回路。
4. 【請求項４】 請求項３の位相同期回路において、前記読み出し信号の振幅値をアナログ／デジタル変換す
   るＡ／Ｄ変換器（１２）を更に有し、 前記誤差検出器（１７）は、前記振幅値と前記Ａ／Ｄ変
   換のセンター値の差とから前記オフセット誤差値を求め
   ることを特徴とする位相同期回路。
5. 【請求項５】 請求項１の位相同期回路において、 前記再生ヘッドがＭＲヘッドであることを特徴とする位
   相同期回路。