KR100186892B1 - Prml 재생장치 - Google Patents

Abstract

기억디스크로부터 헤드가 판독한 신호를 재생하는 PRML 재생장치를 개시한다. 이 PRML 재생장치는 판독신호를 파형등화하는 파형등화회로와, 등화출력과 상하 슬라이스 레벨을 비교하여 판정치를 얻은 후, 상기 판정치를 최대공산 복호하는 최대공산 복호기와, 상기 최대공산 복호기의 상기 상하 슬라이스 레벨간의 거리를 가변으로 설정하기 위한 제어회로를 갖는다. 이에 따라 등화특성에 대응하여 상하슬라이스레벨간의 거리를 가변으로 설정할 수가 있다. 또 최대공산 복호기의 3치 판정회로는 등화출력과 상 또는 하 슬라이드 레벨과, 상기 판정결과 및 다음의 상 또는 하 슬라이스 레벨과의 대응 테이블을 저장하는 메모리로 구성된다. 이에 따라 3치 판정회로를 간단한 구성으로 실현할 수 있다.

Description

PRML 재생장치

제1도는 본 발명의 1실시예 PRML 재생장치의 블록도.

제2도는 제1도의 구성의 최대공산 복호기(maximun-likelihood decoder)의 블록도.

제3도는 제2도의 구성의 최대공산 복호기의 회로도(제1).

제4도는 제2도의 구성의 최대공산 복호기의 회로도(제 2).

제5도는 본 발명에 의한 최대공산 복호동작의 동작설명도.

제6도는 제2도의 구성의 최대공산 복호의 플로차트.

제7A도 및 제7B도는 본 발명의 1실시예 슬라이스 조정처리(slice level adjustment processing)의 플로차트.

제8도는 본 발명의 1실시예 조정회로의 블록도.

제9도는 제8도의 구성에서의 메모리의 설명도.

제10A도 및 제10B도는 본 발명의 1실시예 오프셋 전압조정의 플로차트.

제1lA도 및 제11B도는 본 발명의 1실시예 MR헤드의 특성조정 플로차트.

제12A도 및 제12B도는 본 발명의 1실시예 전기필터의 특성조정 플로차트.

제13A도 및 제13B도는 본 발명의 1실시예 코사인 등화기(cosine equalizer)의 특성 조정 플로차트.

제14도는 본 발명의 다른 실시예 최대공산 복호기의 블록도.

제15A도 및 제15B도는 제14도의 3치 판정회로의 구성도.

제16도는 제15A도의 메모리의 변환 테이블의 설명도.

제17도는 제15A도의 구성의 변환동작의 설명도.

제18도는 제14도의 구성에서의 데이터 버퍼의 구성도.

제19도는 제14도의 구성에서의 오차 검출회로의 구성도.

제20도는 제14도의 구성에서의 어드레스 마크검출회로의 구성도.

제21도는 제19도의 구성에서의 오차 검출동작의 타임차트.

제22도는 제19도의 구성에서의 오차 정정동작의 타임차트.

제23도는 제20도를 위한 어드레스 마크의 설명도.

제24도는 본 발명의 다른 실시예 PRML 재생장치의 블록도.

제25도는 제24도에서의 차지 펌프형(charge pump type) D/A변환기의 블록도.

제26도는 제25도를 위한 동작설명도.

제27도는 제24도에서의 차지 펌프형 D/A 변환기의 변형례 블록도.

제28도는 제27도에서의 차지 펌프회로의 회로도.

제29도는 본 발명의 위상 동기회로의 블록도.

제30도는 제29도에서의 전압차 연산기의 블록도.

제31도는 제29도의 구성에서의 비판독시의 타임차트

제32도는 제29도의 구성에서의 판독시의 타임차트.

제33도는 위상동기 동작의 설명도.

제34도는 오프셋 오차의 설명도.

제35도는 본 발명의 위상동기회로의 변형례의 블록도.

제36도는 제35도의 구성에서의 오차검출회로의 회로도,

제37도는 제35도의 구성의 타임차트.

본 발명은 최대공산 축차 검출을 수반하는 부분응답신호화(partia1-response signaling)를 이용하는 PRML 재생장치에 관한 것이다.

근년의 자기디스크 및 광자기 디스크장치 등의 기록밀도의 향상을 위해 PRML (Partia1-Response Signaling with Maximum-Likelihood Sequence Detection)이 이용되고 있다. 이와 같은 PRML 시스템에서는 판독신호를 재생하기 위한 PRML 재생장치가 설치된다.

부분 응답 신호화를 이용한 디스크 기억장치에서는 재생장치는 파형 등화회로와 최대공산 복호기로 구성된다. 이 재생회로의 파형등화회로의 수신필터는 기록채널의 출력신호를 부분응답신호에 등화 성형한다. 그리고 최대 공산축차 검출기(최대공산 복호기)가 등화된 신호를 3치 판정한 후, 최대공산 검출하여 기록된 데이터열을 재구축한다.

이와 같은 PRML 재생장치에 대해서는 미국특허 제5,060,088, 미국특허 4,644,564, 미국특허 4,707,681, 미국특허 4,786,890, 미국특허 4,888,775의 명세서에 개시되어 있다.

종래의 PRML 재생장치에서 파형등화회로나 최대 공산 복호기의 파라미터는 장치의 공장출하시에 일정치로 설정되었었다. 그러므로 파형등화회로나 최대공산 복호기의 특성도 일정하였다. 예를들어 최대공산 복호기의 3치 판정회로에서 입력신호를 슬라이스하기 위한 2개의 슬라이스 레벨간의 거리는 일정하였다.

그러나 실제로는 자기 매체상의 결함으로 인한 표본신호 품질의 열화가 있다. 또 등화오차에 의해 다항식(1-D)으로 기술되는 신호간 간섭을 양적으로 제어할 수 없는 경우의 표본신호 품질의 열화가 있다. 또한 MR(자기저항)헤드의 특성의 산포로 인한 신호품질의 열화가 있다. 이와 같은 헤드, 자기매체, 파형등화 회로의 특성에 의해 등화오차가 발생하면 상술한 슬라이스 레벨의 거리를 일정하게 한 종래 기술로는 유효한 최대공산 복호를 실행할 수 없는 문제가 있었다.

또한 헤드나 파형등화 회로의 특성이 적절하지 않으면 등화오차가 많아져서 최적의 재생을 할 수 없는 문제가 있었다.

또 종래의 PRML 재생장치는 구성이 복잡한 문제도 있었다.

본 발명의 목적은 등화오차를 최소로 하기 위한 PRML 재생장치를 제공하는데 있다.

본 발명의 다른 목적은 슬라이스 레벨의 거리를 최적하게 설정함으로써 적절한 최대공산 복호를 실행하기 위한 PRML 재생장치를 제공하는데 있다.

본 발명의 또다른 목적은 헤드의 특성을 최적하게 설정하여 등화오차를 최소로 하기 위한 PRML 재생장치를 제공하는데 있다.

본 발명의 또다른 목적은 파형등화 회로의 특성을 최적하게 설정하여 등화오차를 최소로 하기 위한 PRML 재생장치를 제공하는데 있다.

본 발명의 또다른 목적은 회로의 구성을 간단히 하기 위한 PRML 재생장치를 제공하는데 있다.

이와 같은 목적을 달성하기 위해 본 발명의 제1태양에서는 기억디스크로부터 헤드가 판독한 신호를 재생하는 PRML 재생장치에 있어서, 상기 판독신호를 파형등화하는 파형등화 회로와; 상기 등화출력과 상하 슬라이레벨을 비교하여 판정지를 얻은 후, 상기 판정치를 최대공산 복호하는 최대공산 복호기와; 상기 최대공산 복호기의 상기 상 슬라이스 레벨과 하 슬라이스 레벨간의 거리를 가변으로 설정하기 위한 제어회로를 갖는다.

본 발명의 제1태양에서는 제어회로에 의해 최대공산 복호기의 슬라이스 레벨의 거리를 가변으로 설정하기 때문에 등화오차량에 따른 최적의 3치 판정을 할 수 있다.

본 발명의 제2태양에서는 기억디스크로부터 헤드가 판독한 신호를 재생하는 PRM4L재생장치에 있어서, 상기 판독신호를 파형등화하는 파형등화회로와; 상기 등화출력과 상하 슬라이스 레벨을 비교하여 판정치를 얻은 후, 상기 판정치를 최대공산 복호하는 최대공산 복호기를 갖는다. 상기 최대공산 복호기는 상기 등화출력과 상기 상하 슬라이스 레벨을 비교하여 3치 판정함과 동시에 상기 판정결과에 따라 상기 상하 슬라이스 레벨을 변경하는 것이며, 상기 등화출력과 상기 상 또는 하 슬라이스 레벨과, 상기 판정결과 및 다음의 상기 상 또는 하 슬라이스 레벨의 대응 테이블을 저장하는 메모리로 구성되는 3치 판정회로와; 상기 3치 판정신호를 보존하는 데이터 버퍼와; 연속하는 3치 판정신호로부터 오차를 검출하여 상기 데이터 버퍼의 3치 판정신호를 정정하는 정정회로를 갖는다.

이 본 발명의 제2태양에서는 3치 판정회로에 변환테이블을 저장한 메모리를 사용하고 있다. 3치 판정에서는 샘플치(등화출력)와 한쪽의 현 슬라이스 레벨이 확장될 때에는 3치 판정결과 및 다음의 슬라이스 레벨은 명백하게 된다. 따라서 샘플치와 현슬라이스 레벨에 대응하는 3치 판정결과 및 다음의 슬라이스 레벨을 저장한 변환 테이블을 형성하였다. 그리고 샘플치 및 현슬라이스 레벨을 입력으로 하고 변환 테이블을 검색하여 대응하는 3치 판정결과 및 다음의 슬라이스 레벨을 얻도록 하였다.

이와 같이 하면 메모리를 설치하기만 해서 3치 판정할 수 있기 때문에 구성이 간단해진다. 또 메모리를 액세스하기만 해서 3치 판정할 수 있기 때문에 고속으로 3치 판정할 수가 있다. 또한 슬라이스 레벨의 거리 변경등의 3치 판정 특성의 변경은 메모리의 내용을 바꾸기만 하면 된다. 그러므로 용이하게 판정특성을 변경할 수 있다.

본 발명의 제3태양에서는 기억디스크로부터 헤드가 판독한 신호를 재생하는 PRML 재생장치에 있어서, 상기 판독신호를 파형등화하는 파형등화회로와; 상기 등화출력과 상기 슬라이스 레벨을 비교하여 판정치를 얻은 후, 상기 판정치를 최대공산 복호하는 최대공산 복호기를 갖는다. 상기 파형등화회로는 상기 판독신호에 게인을 부여하는 게인제어 증폭기와; 상기 게인제어 증폭기의 출력을 고정등화하는 전기필터와; 상기 전기필터의 출력을 디지털치로 변환하는 아날로그-디지털 변환기와; 상기 아날로그-디지털 변환기의 출력을 등화하는 코사인 등화기와; 상기 등화출력으로부터 목표 진폭을 감산하여 n비트의 진폭오차 신호를 발생하는 감산기와; 각각 비트의 무게에 대응한 전류를 상기 게인 제어증폭기에 출력하는 m개(mn)의 차지 펌프회로와; 상기 n비트의 오차신호중 풀인(pull-in operation)시에는 상위 m비트를 선택하고 정상시는 하위 m비트를 선택하여 상기 차지 펌프회로에 출력하기 위한 멀티플렉서를 갖는다.

본 발명의 이 제3태양에서는 풀인시의 오차량이 클때에는 하위 비트에 의한 제어량에 대한 영향은 적고, 상위 비트에 의한 제어량에 대한 영향은 크다. 반대로 정상시의 변동이 적을 때에는 상위 비트에 의한 제어량에 대한 영향은 적고 하위 비트에 의한 제어량에 대한 영향은 크다. 이 때문에 풀인시에 상위 비트에 의한 제어를 하고, 정상시의 거의 데이터가 수렴되어 변동이 적을때에는 하위 비트에 의한 제어를 하도록 하였다. 따라서 멀티 플렉서는 풀인시와 정상시에 의거해서 상위비트와 하위비트를 선택한다. 그 결과, n비트의 입력에 대해 그것보다 적은 수, 예를들어 m개의 차지 펌프회로로 디지털 오차신호를 아날로그 제어량으로 변환할 수가 있다. 따라서 차지 펌프회로의 수를 삭감할 수 있다.

본 발명의 제4태양에서는 기억디스크로부터 헤드가 판독한 신호를 재생하는 PRML 재생장치에 있어서, 상기 판독신호를 파형등화하는 파형등화 회로와; 상기 등화출력을 상하 슬라이스 레벨과 비교하여 판정치를 얻은 후, 상기 판정지를 최대공산 복호하는 최대공산 복호기와; 상기 판독한 신호에 위상동기한 클록을 발생하는 위상동기 회로를 갖는다. 상기 위상동기 회로는 입력되는 전압에 대응한 위상의 클록을 발생하는 전압제어 발진회로와; 상기 등화출력에 의거해서 n비트의 위상오차신호를 발생하는 위상오차 검출기와; 각각 비트의 무게에 상응한 전류를 상기 게인제어 증폭기에 출력하는 m(mn)개의 차지 펌프회로와; 상기 n비트의 오차신호중, 풀인시는 상위비트를 선택하고 정상시는 하위 m비트를 선택하여 상기 차지 펌프회로에 출력하기 위한 멀티플렉서를 갖는다.

본 발명의 이 제4태양에서도 풀인시에는 상위비트에 의한 제어를 하고, 정상시의 거의 데이터가 수렴되어 변동이 적을 때는 하위비트에 의한 제어를 하도록 하였다. 이 때문에 멀티프렉서는 풀인시와 정상시에 의거해서 상위비트와 하위비트를 선택한다. 그 결과, n비트의 입력에 대해 그것보다 적은 수, 예를들어 m개의 차지펌프회로 디지털 오차신호를 아날로그 제어량으로 변환할 수가 있다. 따라서 차지 펌프회로의 수를 삭감할 수있다.

본 발명의 제5실시예에서는 기억디스크로부터 헤드가 판독한 신호를 재생하는 PRML 재생장치에 있어서, 상기 판독신호를 파형등화하는 파형등화회로와; 상기 등화출력을 상하 슬라이스 레벨을 비교하여 판정치를 얻후, 상기 판정치를 최대공산 복호하는 최대공산 복호기와; 상기 판독신호에 위상 동기한 클록을 발생하는 위상동기회로를 갖는다. 상기 위상동기회로는 입력되는 전압에 대응한 위상의 클록을 발생하는 전압제어 발진기와; 상기 등화출력과 상기 클록과의 위상차를 전압차로 변환하는 전압차 연산기와; 상기 전압차 연산기의 출력을 평활화하여 상기 전압제어발진기에 출력하기 위한 적분형 필터를 갖는다.

본 발명의 제5실시예에서는 전압제어 필터에 적분형 수동필터를 사용하고 있다. 종래 기술에서 전압제어필터로서 gm 증폭기를 사용한 이유는 gm증폭기 필터에 의해 디스크의 존(zone)마다의 주파수 특성을 바꾸기 위해서였다. 그러나 이 존마다의 트랙밀도에 의한 주파수 특성의 변화는 전압주파수 발진기의 본래 동작으로 어느정도 흡수할 수 있음을 알았다. 그 결과, 본 실시예에서는 전압제어필터에 적분형 수동필터를 사용하였다. 이에 따라 전압제어필터를 간단한 구성으로 실현할수 있다. 더구나 적은 경비로 이 전압제어 필터를 구성할 수가 있다.

본 발명의 제6태양에서는 기억디스크로부터 헤드가 판독한 신호를 재생하는 PRM4L 재생장치에 있어서, 상기 판독신호를 파형 등화하는 파형등화 회로와; 상기 등화출력을 상하 슬라이스 레벨과 비교하여 판정치를 얻은 후, 상기 판정치를 최대공산 복호하는 최대공산 복호기와; 상기 판독신호에 위상동기한 클록을 발생하는 위상동기 회로를 갖는다. 상기 위상동기 회로는 상기 등화 출력의 3치 판정을 하는 3치 판정기와; 상기 판독신호의 갭 패턴(gap pattern)중의 등화출력으로부터 상기 3치 판정치가 0일 때의 오프셋 오차를 검출하여 보존하는 오차 검출기와; 상기 판독신호의 데이터 패턴중의 3치 판정치가 0일때의 등화출력으로부터 상기 검출오차치를 빼는 감산기와; 상기 감산된 등화출력과 상기 3치 판정치로부터 위상오차치를 산출하는 위상비교기와; 상기 위상오차치에 대응한 위상의 동기 클록을 발생하는 전압제어 발진기를 갖는다.

본 발명의 제6 태양에서는 갭 패턴중에서 오프셋 오차를 검출하여 데이터 패턴중의 진폭치로부터 빼도록 하였다. 이 때문에 위상비교기에 입력하는 진폭지를 오프셋 오차가 없는 값의 것으로 보정할 수 있다. 이에 따라 MR헤드의 정부 비대칭 파형에 의한 위상오차에 대한 영향을 방지할 수 있다. 또 오프셋오차는 판정치가 0일때 영향을 미친다. 이 때문에 갭 패턴 중의 판정치 0의 레벨을 오프셋 오차로서 검출하도록 하였다. 따라서 정확하게 오프셋 오차를 검출할 수 있다.

본 발명의 다른 특징이나 장점은 도면을 참조한 다음의 설명으로 쉽게 이해할 수 있을 것이다.

본 명세서의 일부를 구성하는 첨부도면은 본 발명의 바람직한 실시예들을 설명하되, 상술한 일반적인 설명과 후술하는 실시예의 자세한 설명과 동시에 본 발명의 원리도 설명한다.

(실시예)

제1도는 본 발명의 1실시예 PRML 재생장치의 블록도이다. 이 재생장치는 부분응답 클라스 4와 최대공산 복호기를 적용한 자기기록/재생장치이다.

제1도에 나타낸 바와 같이 MR(자기저항)헤드(10)는 자기디스크의 데이터를 판독하기 위한 것이다. 헤드 IC회로(11)는 MR헤드(10)를 구동하기 위한 것이다. 게인제어증폭기(12)는 MR헤드(10)의 판독신호에 소정의 게인을 부여 하여 출력 한다. 등화필 터(전기필터)(13)는 (1+D)의 특성을 가지며 게인제어 증폭기(12)의 출력을 고정등화한다. 아날로그-디지털 변환회로(14)는 신호화속도 1/T의 2진 데이터 열을 nT+τ시에 샘플링하여 디지털 샘플치 Yn을 출력한다.

코사인 등화기(15)는 디스크의 반경방향의 부분 응답특성 보정하기 위해 설치한다. 이 코사인 등화기(15)는 트레이닝 패턴에 의해 탭 계수(tap coefficient)가 최적하게 조정된다. 그리고 이와 같은 코사인 등화기(15)는 예를 들어 미국특허 제5,060,088호 명세서에 개시된 바와 같이 주지의 트랜스버설 필터(transversal filter) 로 구성되어 있다. 이 코사인 등화기(15)대신에 10탭 FIR필터 등의 많은 탭을 갖는 디지털 필터를 사용할 수도 있다.

최대공산 복호기(16)는 코사인 등화기(15)의 출력 Yn을 처리하여 기록 데이터열을 재구축하는 것이다. 최대공산 복호기(16)는 데이터와 데이터 간에 상관을 갖게하여 기록한 데이터 계열을 재생함 때 가장 확실하게 여겨지는 계열을 검출한다. 이 최대공산 복호기(16)의 동작에 대해서는 Optilmal Reception for Binary Partia1-response Channels'', The Bell System Technical Journal, Vol.51, No.2, February, 1992(ATT) 에 기재되어 있다. 이 최대공산 복호기(16)의 구성은 제3도 이하에 의해 설명한다.

최대공산 복호기(16)로 복호된 데이터 계열은 8/9 복호기(17)에 의해 9비트의 데이터가 8비트의 데이터로 변환된다. 이 복호기(17)도 예를들어 미국특허 제4,707,681호, 미국특허 제4,786,890호 명세서에 의해 주지이다. ECC회로(18)는 복호기(17)로 복호된 데이터 계열의 오차검출을 하고 보정하는 것이다.

제어회로(19)는 마이크로 프로세서로 구성되어 있다. 제어회로(19)는 후술하는 샘플검출회로(21)의 출력샘플치 Yn을 관측하여 등화오차가 최소가 되도록 헤드 IC회 로(11)에 헤드구동전류를 자동조정 한다. 제어회로(19)는 마찬가지로해서 전기필터(13)의 주파수 특성, A/D변환회로(14)의 오프셋전압 및 코사인 등화기(15)의 등화계수를 자동조정한다. 또한 제어회로(19)는 ECC 회로(18)의 오차검출 결과에 따라 최대공산 복호기(16)의 슬라이스 레벨의 거리를 자동 조정한다.

메모리(20)는 조정한 A/D 변환회로(14)의 오프셋전압치를 저장한다. 또 메모리(20)는 헤드마다의 헤드 IC회로(11)의 헤드구동 전류치, 전기필터(13)의 주파수 특성치, 코사인 등화기(15)의 등화계수 및 최대공산 복호기(16)의 슬라이스 레벨의 거리를 저장한다.

샘플검출회로(21)는 제8도에서 후술하는 바와 같이 코사인 등화기(15)의 샘플치 Yn의 레벨판정을 하고, 분류한 샘플치를 출력한다. 샘플검출회로(21)는 제어회로(19)가 등화오차를 최소로 하기 위한 자동조정을 위해 사용된다.

제2도는 제1도의 최대공산 복호기의 블록도, 제3도 및 제4도는 최대공산 복호기의 회로도, 제5도는 최대공산 복호기의 동작 설명도, 제6도는 최대공산 복호기의 플로차트이다.

제2도에 나타낸 바와 같이 입력데이터 열은 삽입회로(interleave circuit)(16-3)에 의해 기수열과 우수열로 나누어진다. 기수열의 데이터는 기수열용 최대공산 복호기(16-1)에 입력된다. 또 우수열의 데이터는 우수열용 최대공산 복호기(16-2)에 입력된다.

각 최대공산 복호기(16-1, 16-2)는 레벨슬라이서(3치 판정기)(30-1, 30-2)와, 슬라이스 레벨 갱신회로(31-1, 31-2)와, 데이터 버퍼(32-1, 32-2)와, 포인터(33-1, 33-2), 오차검출회로(34-1, 34-2)를 갖는다.

레벨 슬라이서(30-1, 30-2)는 상(+1측) 슬라이스레벨 △n+1과 하(-1측)슬라이스 레벨 △n-1에 의해 레벨슬라이스되어 3치 판정치 Xn을 얻는다. 슬라이스 레벨갱신회로(31-1, 31-2)는 3치 판정치에 따라 제어회로(19)로부터의 슬라이스 레벨간의 거리만큼 떨어진 상 슬라이스 레벨 △n+1과 하 슬라이스 레벨 △n-1을 레벨슬라이서(30-1, 30-2)에 출력한다.

데이터 버퍼(32-1, 32-2)는 직렬의 레지스터로 구성되며, 복수의 연속하는 판정치를 저장한다. 포인터(33-1, 33-2)는 검사하는 판정치를 나타내는 것이다. 오차검출회로(34-1, 34-2)는 판정치의 오차를 검출하여 데이터 버퍼(32-1, 32-2)의 판정치를 수징한다.

제3도에 슬라이스 레벨 갱신회로(31-1, 31-2)의 상세를 나타낸다. 여기에서는 슬라이스 레벨 갱신회로(31-1)만을 나타내나, 슬라이스 레벨(31-2)도 마찬가지 구성이다.

제3에 나타낸 바와 같이 타이밍 레지스터(310, 311)에 의해 샘플치 Yn의 타이밍을 조정한다. 슬라이스 진폭설정 레지스터(312)는 제어회로(19)로부터의 슬라이스레벨의 진폭 A가 거리로서 세트된다.

이 제어회로(19)에 접속된 메모리(20)는 각 헤드 0~n마다의 소정 실린더위치 0∼m에서의 상기 진폭 A를 저장하고 있다. 이 저장된 실린더 위치 0∼m은 예를들어 1000실린더를 1그룹으로 하고, 그 중의 1개의 실린더 위치의 진폭을 그 그룹의 진폭으로서 대표한다.

따라서 제어회로(19)는 선택하는 헤드번호와 실린더 위치를 받으면 메모리(20)로부터 그 헤드번호의 그 실린더 위치에 있는 그룹의 진폭을 판독하여 레지스터(312)에 세트한다.

가산기(313)는 레지스터(312)에 세트된 진폭A로부터 샘플치 Yn을 뺀다. 가산기(314)는 샘플치 Yn으로부터 레지스터(312)에 세트된 진폭A를 뺀다. 슬라이스 초기치 설정 레지스터(315)는 제어회로(19)로부터 슬라이스 레벨의 초기치가 세트된다. 극성비트 반전회로(316)는 레지스터(315)의 극성 비트를 반전하여 -1측의 슬라이스 레벨의 초기치를 작성한다.

선택기(317)는 판정치 1PJOD에 따라 한쌍의 멀티플렉서(318, 319)의 선택신호를 발생한다. 선택기(317)는 판독스타트시에는 3번 입력선택을 출력한다. 또 판정치가 [1]일 때에는 1번입력 선택을 출력하고, 판정치가 [-1]일 때에는 2번 입력선택을 출력한다.

제1(플러스측)의 멀티플렉서(318)는 3개의 입력단자를 가지며, 선택신호에 의해 선택된 단자의 입력을 상 슬라이스 레벨로서 출력한다. 1번 입력단자에는 샘플치 Yn이 입력되고, 2QJS 입력단자에는 가산기(313)의 출력이 입력되고, 3번 입력단자에는 레지스터(315)의 초기레벨이 입력된다. 따라서 제1의 멀티플렉서(318)는 제5도에 나타낸 바와 같이 상판정 슬라이스 레벨 △n+1로 하여 스타트시에는 초기 레벨을 출력한다. 그리고 판정치가 [1]일 때에는 샘플치 Yn을 출력한다. 또한 판정치가 [-1]일 때에는 (설정진폭-샘플치)를 출력한다.

제2(마이너스측)의 멀티플렉스(319)는 3개의 입력단자를 가지며, 선택신호에 의해 선택된 단자의 입력을 하슬라이스 레벨로서 출력한다. 1번 입력단자에는 가산기(314)의 출력이 입력되고, 2번 입력단자에는 샘플치 Yn이 입력되고, 3번 입력단자에는 반전회로(316)의 반전초기 레벨이 입력된다. 따라서 제2의 멀티플렉서(319)는 제5도에 나타낸 바와 같이 -1 판정레벨 △n-1로서 스타트시에는 초기레벨을 출력한다. 그리고 판정치가 [1]일 때에는 (설정진폭-샘플치)를 출력하고, 판정치가 [-1]일 때에는 샘플치 Yn을 출력한다.

제4도에 레벨 슬라이서(30-1), 데이터버퍼(32-1), 포인터(33-1), 오차 검출회로(34-1)의 상세를 나타낸다. 또한 레벨 슬라이서(30-2), 데이터 버퍼(32-2), 포인터(33-2), 오차검출회로(34-2)도 동일한 구성이다.

제4도에 나타낸 바와 같이 레벨슬라이서(30-1)는 샘플치 Yn과 상판정 슬라이스레벨을 비교하는 비교기(300)와 샘플치 Yn과 하판정 슬라이스 레벨을 비교하는 비교기(301)를 갖는다. 또한 레벨 슬라이서(30-1)는 양 비교기(300, 301)의 출력의 EXOR를 취하는 EOR회로(302)를 갖는다,

비교기(300)는 샘플치 Yn이 상판정 슬라이스 레벨이상일 때 [1]을 출력한다. 비교기(301)는 샘플치 Yn이 하판정 슬라이스 레벨 이하일 때 [1]을 출력한다. 따라서 EOR회로(302)는 샘플치 Yn이 상판정 슬라이스 레벨 이상일 때와 샘플치 Yn이 하판정 슬라이스 레벨 이하일때 [1]을 출력한다. 한편 EOR회로(302)는 샘플치 Yn이 상판정 슬라이스 레벨과 하판정 슬라이스 레벨 사이에 있을 때는 [0]을 출력한다.

데이터 버퍼(32-1)는 수신 레지스터(320)와, 5단의 버퍼레지스터(321∼325)와, 4개의 AND 게이트(325∼329)를 갖는다. 수신레지스터 (320)는 EOR회로(302)의 출력을 보존한다. 5단의 버퍼레지스터(321∼325)는 판정치[0]의 연속을 5로 제한하였기 때문에 5단으로 한 것이다.

AND게이트(326 ∼ 329)는 데이터 클리어 신호 DTCLR와 포인터 신호 CNTFF20D ∼ CNTFF50D와의 논리곱을 취하는 것이다. 그리고 레지스터(32l)의 클리어단자에는 데이터 클리어신호 DTCLR가 입력되어 있다. 다른 레지스터(322∼325)의 클리어 단자에는 각각 AND 게이트(326∼329)의 출력이 입력된다.

포인터(33-1)는 5비트의 시프트 레지스터로 구성되어 있다. 포인터(33-1)는 클록(clock)에 따라 순차적으로 포인터 신호 CNTFF20D∼CNTFF50D를 출력한다. 그리고 포인터(33-1)는 카운터 리세트 신호 CNTRST에 의해 리세트된다.

오차검출신호(34-1)는 AND게이트(340)와, 레지스터(341)와, 한쌍의 EOR회로(342, 343)와, OR회로(344)를 갖는다. AND게이트(340)는 EOR회로(302)의 출력이 [1]일때 클록을 출력하여 오차검출 동작을 시키는 것이다. 레지스터(341)는 비교기(300)의 출력을 보존하는 것이다.

EOR회로(342)는 레지스터(341)의 출력과 비교기(300)의 출력과의 배타적 논리합을 취하는 것이다. EOR회로(343)는 레지스터(341)의 반전 Q출력과 비교기(301)의 출력과의 배타적 논리합을 취하는 것이다. OR회로(344)는 양 EOR회로(341, 342)의 논리합을 취하여 데이터 클리어 신호 DTCLR를 출력한다.

따라서 EOR회로(302)의 출력인 X(n-8)가 [0]이 아닐때 EOR회 로(342, 343)는 판정치 X(n-j)와 판정치 X(n)가 일치하고 있는가의 여부를 판정한다. 판정치(n-j)와 판정치 X(n)이 일치하고 있으면 OR회로(344)는 데이터 클리어 신호 DTCLR를 출력한다. 이에 따라 포인터신호로 나타내는 버퍼 레지스터(32l∼325)의 보존 내용을 [0]으로 클리어하여 오차를 수정한다.

따라서 제3도의 회로에 의해 제5도에 나다낸 바와같이 슬라이스 레벨은 판정치에 따라 변동하고, 진폭(슬라이스 레벨간의 거리)A는 각 헤드 및 각 실린더 위치에 따라 가변적으로 제어된다.

또 제6도는 샘플치 Yn이 입력됐을 때의 최대공산 복호계열을 얻는 최대공산 복호흐름(f1ow)이다. 제6도에 나타낸 바와 같이 도면의 점선내의 처리에 의해 판정 슬라이스 레벨의 변경이 이루어진다. 그리고 EOR회로(302)의 출력인 X(n-j)가 [0]이 아닐 때에 EOR회로(342, 343)는 판정치X(n-j)와 판정치X(n)가 일치하고 있는가의 여부를 판정한다. 판정치X(n-j)와 판정치X(n)이 일지하고 있으면 OR회로(344)는 데이터 클리어 신호 DTCLR를 출력한다. 이에 따라 포인터 신호로 나타내는 버퍼레지스터(321∼325)의 보존내용을 [0]으로 클리어하여 오차를 수정한다.

또한 제6도에서는 제4도에서 설명한 바와 같이 복호기의 회로규모를 제한하고 있기 때문에 기록하는 2진신호열로 [0]이 연속하는 수를 제한하는 변/복조 코드를 사용하고 있다.

제4도 및 제6도에서는 [0]이 연속한 경우를 [5]로 제한하고 있다. 제6도의 j≤5로 그 조건을 반영하고 있다. 또 제6도에서는 Yn은 [0, +2, -2] 3치를 취하나 실제로는 제4도에서 설명한 바와 같이 [0, 1]로 치환한 2치 데이터를 출력한다. 제6도의 dn이 이에 대응한다.

제7A도 및 제7B도는 슬라이스 레벨조정 플로차트이다.

(S1) 제어회로(이하 프로세서라 한다)(19)는 도시하지 않은 액추에이터를 구동하여 헤드를 목표실린더에 탐색(seek) 시킨다.

(S2) 프로세서(19)는 최대공산 복호기(16)의 진폭설정 레지스터(312)에 슬라이스 레벨의 거리(진폭)A를 최대치로 설정한다. 다음에 프로세서(19)는 상술한 헤드로 그 실린더에 기록 데이터를 기입한다. 또한 프로세서(19)는 헤드0을 선택한다.

(S3) 프로세서(19)는 선택한 헤드로부터 기록데이터를 판독한다. 이 판독데이터는 제1도에 나타낸 루트를 통하여 ECC회로(18)로 오차 검사된다. 프로세서(19)는 ECC회로(18)의 판정출력으로부터 규정비트수에서 데이터 오차가 발생하였는가의 여부를 조사한다.

(S4) 프로세서(19)는 규정비트수에서 데이터 오차가 발생하고 있다고 판정하면 슬라이스 레벨의 거리A를 △V 만큼 낮춘다. 그리고 이것을 레지스터(312)에 기입하고 스텝S3으로 복귀한다.

(S5) 프로세서(19)는 규정비트수에 오차가 발생하고 있지 않다고 판정하면 이 슬라이스 레벨의 거리A를 상한치로서 저장한다. 다음에 프로세서(19)는 최대공산복호기(16)의 진폭설정 레지스터(312)에 슬라이스 레벨의 거리(진폭)A를 최소치로 설정한다.

(S6) 프로세서(19)는 선택한 헤드로부터 기록데이터를 판독한다. 이 판독데이터는 제1도에 나타낸 루트를 통하여 ECC회로(18)로 오차검사된다. 프로세서(19)는 ECC회로(18)의 판정출력으로부터 규정비트수에서 데이터 오차가 발생하였는가의 여부를 조사한다.

(S7) 프로세서(19)는 규정비트수에서 데이터 오차가 발생하고 있다고 판정하면 슬라이스레벨의 거리A를 △V 만큼 높인다. 그리고 이것을 레지스터(312)에 기입하고 스뎁S6에 복귀한다.

(S8)프로세서(19)는 규정 비트 수에서 오차가 발생하고 있지 않다고 판정하면 이 슬라이스 레벨의 거리A를 하한치로서 저장한다. 다음에 프로세서(19)는 (상한치+하한치)/2를 산출한다. 그리고 프로세서(19)는 이것을 현재 실린더 및 현재 헤드의 슬라이스 레벨의 거리A로서 메모리(20)(제3도 참조)에 저장한다.

(S9) 다음에 프로세서(19)는 지정 헤드가 최대(MAX)헤드인가의 여부를 조사한다. 지정헤드가 최대헤드가 아니면 지정헤드 어드레스를 +1로 하고 스텝S3로 복귀한다. 한편 지정헤드가 최대 헤드이면 프로세서(19)는 모든 설정용 실린더의 조WJD이 끝났는가의 여부를 조사한다. 예를들어 조정용 실린더는 100실린더 마다 설정한다. 프로세서(19)는 모드 설정용 실린더의 조정이 끝나지 않았다고 판정하면 다음 실린더로 탐색하고 스텝S2로 복귀한다. 반대로 프로세서(19)는 모든 설정용 실린더의 조정이 끝났다고 판정하면 조정을 끝낸다.

이와 같이 하여 제3도에 나타낸 바와 같이 모든 헤드가 설정된 실린더 위치에서의 최적의 슬라이스 레벨의 거리(진폭)가 메모리(20)에 저장된다. 이 동작은 공장 출하시에 이루어진다. 그리고 통상의 액세스시에는 프로세서(19)가 선택헤드와 실린더 어드레스를 받아 선택헤드 어드레스에 대응하고, 또 그 실린더 어드레스에 대해 설정된 실린더의 거리를 메모리(20)로부터 판독한다. 이렇게 판독된 거리를 최대공산 복호기(16)의 진폭설정레지스터(312)에 세트한다.

그러므로 헤드나 파형등화회로의 특성에 상응한 최대의 마진을 가진 거리를 설정할 수 있다. 이에 따라 최적의 슬라이스 레벨로 최대공산 복호를 실행할 수 있다. 또 헤드에 따라 특성이 상이하기 때문에 헤드마다 최적의 슬라이스 레벨로 조정한다. 또한 실린더 위치에 의한 기록밀도의 변화도 재생신호에 영향을 주기 때문에 실린더 위치에 따라 최적의 슬라이스 레벨로 최대공산복호를 실행한다.

제8도는 본 발명의 1실시예 조정회로의 블록도, 제9도는 그 메모리의 설명도이다.

자기기록/재생회로에서는 여러가지 요인에 의해 신호의 S/N비가 열화하여 재생신호를 악화할 확률이 높다. 이 요인으로서는 샘플링용의 A/D 변판회로(14)의 오프셋 전압과, MR헤드(10)의 바이어스 자계의 편차에 의한 재생신호의 상하 비대칭성과, 전기필터(13)의 조정편차에 의한 등화오차와, 코사인 등화기(15)의 조정편차에 의한 등화오차와, 재생헤드의 특성 산포 및 실린더 위치에 의한 기록밀도의 변화가 있다. 이 실시예에서는 이들 특성을 조정한다.

제8도에서 제1도에서 설명한 것과 동일한 것은 동일 기호로 나타내고 있다. 프로세서(19)는 MR헤드(10)의 바이어스 전류치를 기입레지스터(40)에 기입한다. D/A변환기(41)는 기입레지스터(40)에 기입된 바이어스 전류치를 아날로그로 변환하여 헤드IC회로(11)의 바이어 전류 구동회로에 공급한다.

프로세서(19)는 전기 필터(13)의 주파수 특성치(컷오프 주파수 등)을 기입레지스터(42)에 기입한다. D/A변환기(43)는 기입레지스터(42)에 전기 필터의 주파수 특성치를 아날로그량으로 변환하여 전기 필터(13)의 주파수 특성을 제어한다.

프로세서(19)는 A/D변환회로(14)의 오프셋치를 기입 레지스터 (44)에 기입한다. D/A변환기(45)는 기입레지스터(44)에 기입된 A/D변환기(14)의 오프셋치를 아날로그량으로 변환하여 A/D변환기(141)의 전단에 설치된 가산 증폭기(140)에 출력한다. 또한 가산 증폭기(140)는 전기 필터(13)의 출력으로부터 D/A변환기(45)의 오프셋량을 빼서 A/D변환기(141)에 입력한다.

프로세서(19)는 코사인 등화기(15)의 등화계수를 기입레지스터(46)에 기입하고, 이 계수는 코사인 등화기(15)의 계수 설정용 레지스터에 출력된다.

제1도에 나타낸 샘플 검출회로(21)는 샘플치(등화출력)Yn을 3치의 레벨로 판정하는 판정기(210)와, 3개의 기입레지스터(211∼213)와, 3개의 판독레지스터(214∼216)를 갖는다.

레벨판정기(210)는 샘플치 Yn의 레벨을 상 판정 레벨 및 하 판정 레벨과 비교하여 [+1], [0], [-1]의 판정치 Xn으로 분류한다. 기입레지스터(211)는 판정치 Xn이 [+1]일 때 샘플치 Yn이 기입된다. 기입레지스터(212)는 판정치 Xn이 [0]일 때 샘플치 Yn이 기입된다. 기입레지스터(213)는 판정치 Xn이 [-1]일 때 샘플치 Yn이 기입된다.

기입레지스터(214)는 프로세서(19)의 지시에 의해 기입레지스터(211)의 내용을 보존하고 프로세서(19)에 이것을 통지 한다. 기입 레지스터 (215)는 프로세서 (19)의 지시에 의해 기입레지스터(212)의 내용을 보존하고 프로세서(19)에 이 것을 통지 한다. 기입 레지스터(216) 는 프로세서(19)의 지시에 의해 기입레지스터(213)의 내용을 보존하고 프로세서(19)에 이것을 통지한다.

메모리(20)는 제9도에 나타낸 바와 같이 각 헤드 0~n의 조정용 실린더 위치 0∼m에서의 조정된 구동전류치(바이어스 전류치), 필터 징수치(주파수 특성치) 및 필터(등화)계수를 저장한다.

통상의 액세스시에는 프로세서(19)가 선택헤드 어드레스와 실린더 어드레스를 받아 선택헤드 어드레스에 대응하고, 또 그 실린더 어드레스에 대해 설정된 실린더에 대응한 구동전류, 필터 정수치 및 필터계수를 메모리(20)로부터 판독한다. 이들 값을 기입레지스터(40, 42, 46)에 세트한다. 이에따라 MR헤드(10)의 특성에 의한 상하 비대칭을 보상한 재생신호가 얻어진다. 또 전기필터(l3)의 조정편차를 보상할 수 있다. 또한 코사인등화기(15)의 조정편차를 보상할 수 있다.

제10A도 및 제10B도는 A/D변환기의 오프셋 전압조정 플로차트이다.

A/D변환기의 오프셋 전압의 조정은 판독동작을 하지 않고 A/D 변환기 자체의 오프셋 전압을 조정하는 것이다.

(S11) 프로세서(19)는 5개의 파라미터 A, B, C, D, N을[0]으로 초기화한다. 다음에 프로세서(19)는 기입레지스터(44)에 보정용 D/A 변환기(45)의 초기조작치로서 디폴트치(default value)를 설정 한다. 또한 프로세서(19)는 판독동작을 정지하여 A/D변환기(14)의 가산증폭기(140)에 대한 입력을 정지한다.

(S12) 이 상태에서 프로세서(19)는 기입 레지스터(2l5)로부터 Xn=0시의 샘플치 Yn을 소정수 판독한다. 그리고 프로세서(19)는 소정수 판독한 샘플치 Yn의 평균치 A를 산출한다.

(S13) 프로세서(19)는 오차C를 (B-A)의 절대지로부터 산출한다. 여기에서 B는 Xn=0시의 이상 샘플치이다. 이 예에서는 이상 샘플치를 [0]으로 설정하고 있다.

(S14) 다음에 프로세서(19)는 회수 파라미터 N이[0]인가의 여부를 조사한다.

(S15) 프로세서(19)는 파라미터 N이 [0]이면 초회의 처리를 위해 전회의 측정치 D를 오차C로 갱신한다. 다음에 프로세서(19)는 파라미터 N과 보정용 변환기의 조작량을 대응시켜서 메모리(20)의 작업영역(work area)에 저장한다. 또한 프로세서(19)는 보정용 D/A 변환기의 조작량에 △P를 가한다. 이 값을 기입레지스터(44)에 보정용 D/A 변환기(45)의 조작량으로서 기입한다. 또한 프로세서(19)는 파라미터N을 (N+1)로 갱신한다. 그리고 스텝S12로 복귀한다.

(S16) 프로세서(19)는 프라미터 N이 [0]이 아닐때는 전회의 측정치D와 금회의 측점지 C를 비교한다. DC이면 전회의 측정치가 최소치가 아니기 때문에 스텝S15로 복귀한다. 반대로 DC가 아니면 전회의 측정치가 최소치이다. 이 때문에 전회의 N-1시의 보정용 D/A변환기의 조작량을 조정결과로 하여 메모리(20)에 보존한다.

이와 같이 하여 A/D 변환기(141)의 오프셋 전압이 최소가 되는 조작량을 측정하고, 이것을 메모리(20)에 보존한다. 그리고 동작시에 이 최적 조작량을 판독하여 디폴트치로 가산한 것을 레지스터(44)에 세트한다. 이에 따라 A/D변환기(141)의 오프셋 전압을 최소로 할 수 있다.

제11A도 및 제1lB도는 MR헤드의 특성조정 플로차트이다.

(S21) 프로세서(19)는 도시하지 않은 액추에이터를 구동하여 헤드를 목표실린더에 탐색시킨다.

(S22) 프로세서(19)는 5개의 프라미터 A, B, C, D, N을[0]으로 초기화한다. 다음에 프로세서(19)는 헤드로 그 실린더에 기록 데이터를 기입한다. 또한 프로세서(19)는 헤드0을 선택한다.

(S23) 프로세서(19)는 보정용 D/A 변환기(41)의 설정치를 디폴트치로 설정한다. 즉 기입레지스터(40)에 디폴트치를 기입한다. 다음에 프로세서(19)는 선택한 헤드로부더 기록데이터를 판독한다.

(S24) 이 상태에서 프로세서(19)는 판독레지스터(215)로부터 Xn=0시의 샘플치 Yn을 소정수 판독한다. 그리고 프로세서(19)는 소정수 판독한 샘플치 Yn의 평균치 A를 산출한다. 또한 프로세서(19)는 오차 C를 (B-A)의 절대치로부터 산출한다. 여기에서 파라미터B는 Xn=0일 때의 이상 샘플치이다. 이 예에서는 이상샘플치는 [0]으로 설정되어 있다.

(S25) 다음에 프로세서(19)는 파라미터 N이 [0]인가의 여부를 조사한다.

(S26) 프로세서(19)는 파라미터 N이 [0]이면 초회의 처리를 위해 전회의 측정치 D를 금회의 측정치C로 갱신한다. 다음에 프로세서(19)는 파라미터 N과 보정용 변환기의 조작량을 대응시켜 메모리(20)의 작업영역에 저장한다. 또한 프로세서(19)는 보정용 D/A 변환기의 조작량에 △P를 가한다. 이것을 기입레지스터(40)에 보정용 D/A변환기(41)의 조작량으로서 기입한다. 또한 프로세서(19)는 파라미터N을 (N+1)로 갱신한다. 그리고 스텝S24로 복귀한다.

(S27) 프로세서(19)는 프라미터N이 [0]이 아닐때는 전회의 측정치 D와 금회의 측정치C를 비교한다. DC이면 전회의 측정치가 최소치가 아니기 때문에 스텝S26으로 복귀한다. 반대로 D≤C이면 전회의 측정치가 최소치이다. 이 때문에 전회의 (N-1)시의 보정용 D/A변환기의 조작량을 해당헤드의 해당 실린더 위치의 조정결과로 하여 제9도에 나타낸 메모리(20)에 저장한다.

(S28) 다음에 프로세서(19)는 지정헤드가 최대(N4AX)헤드인가의 여부를 조사한다. 지정헤드가 최대헤드가 아니면 지정헤드 어드레스를 +1로 하고, 스텝23으로 복귀한다.

(S29) 한편 지정헤드가 최대 헤드이면 프로세서(19)모든 설정용 실린더의 조정이 끝났는 가의 여부를 조사한다. 예를들어 조정용 실린더는 100실린더 마다 설정한다. 프로세서(19)는 모든 설정용 실린더의 조정이 끝나지 않았다고 판정하면 다음 실린더에 탐색하고 스텝 S22로 복귀한다. 반대로 프로세서(19)는 모든 설정용 실린더의 조정이 끝났다고 판정하면 조정을 끝낸다.

이와 같이 하여 제9도에 나타낸 바와 같이 모든 헤드의 설정된 실린더 위치에서의 최적의 바이어스 전류치가 메모리(20)에 저장된다. 이 동작은 공장출하시에 이루어진다. 그리고 통상의 액세스시에는 프로세서(19)가 선택헤드 어드레스와 실린더 어드레스를 받아 선택헤드에 대응하고, 또 그 실린더 어드레스에 대해 설정된 바이어스 전류치를 메모리(20)로부터 판독한다. 이 바이어스 전류치를 기입레지스터(40)에 세트한다.

이와 같이 하여 판정치 Xn=0에서의 샘플치 Yn의 레벨을 최소로 하도록 MR헤드(10)의 바이어스 전류를 설정하기 때문에 MR헤드(10)의 특성에 의한 판독파형의 상하 비대칭성을 최소로 할 수 있다. 또 실린더 위치에 의한 기록밀도의 변화도 재생신호에 영향을 주기 때문에 실린더 위치에 따라 최적의 바이어스 전류치로 세트하고 있다.

제12A도 및 제12B도는 전기필터의 특성조정 플로차트이다.

(S31) 프로세서(19)는 도시하지 않은 액추에이터를 구동하여 헤드를 목표 실린더에 탐색시킨다.

(S32) 프로세서(19)는 2개의 파라미터 A, B를 [0]으로 초기화한다. 다음에 프로세서(19)는 전 헤드를 사용하여 그 실린더에 기록데이터를 기입한다. 또한 프로세서(19)는 헤드0을 선택한다.

(S33) 프로세서(19)는 보정용 D/A 변환기(43)의 설정치를 디폴트치로 설정한다. 즉 기입레지스터(42)에 디폴트치를 기입한다. 다음에 프로세서(19)는 선택한 헤드로부터 기록데이터를 판독한다.

(S24) 이 상태에서 프로세서(19)는 판독레지스터(214∼216)중의 하나로부터 Xn=X 일때의 샘플치 Yn을 소정수 판독한다. 이 X는 [+1], [0], [-1]중의 어느 하나이다. 그리고 프로세서(19)는 소정수 판독한 샘플치 Yn의 (최대치-최소치)를 산출한다. 이것을 파라미터A로 한다. 이 (최대치-최소치)의 산출대신에 표준편차를 산출하여 파라미터A로 하여도 좋다.

(S35) 다음에 프로세서(19)는 파라미터N이 [0]인가의 여부를 조사한다.

(S36) 프로세서(19)는 파라미터N이 [0]이면 초회의 처리를 위해 전회의 측정치 B를 금회의 측정치A로 갱신한다. 다음에 프로세서(19)는 파라미터N과 보정용 변환기의 조작량을 대응시켜 메모리(20)의 작업영역에 지장한다. 또한 프로세서(19)는 보정용 D/A 변환기의 조작량에 △P를 가한다. 이 값을 기입레지스터(42)에 보정용 D/A변환기(41)의 조작량으로서 기입한다. 또한 프로세서(19)는 파라미터 N을 (N+1)로 갱신한다. 그리고 스텝S34로 복귀한다.

(S37) 프로세서(19)는 파라미터N이 [0]이 아닐 때는 전회의 측정치 B와 금회의 측정치A를 비교한다. BA이면 전회의 측정치가 최소치가 아니기 때문에 스텝S36으로 복귀한다. 반대로 B≤A이면 전회의 측정치가 최소치이다. 이 때문에 전회의(N-1)시의 보정용 D/A 변환기의 조작량을 해당 헤드의 해당 실린더 위치의 조정결과로 하여 제9도에 나타낸 메모리(20)에 저장한다.

(S38) 다음에 프로세서(19)는 지정헤드가 최대(MAX) 헤드인가의 여부를 조사한다. 지정헤드가 최대헤드가 아니면 지정헤드 어드레스를 +1하고, 제12A도의 스텝S33으로 복귀한다.

(S39) 한편 지정헤드가 최대 헤드이면 프로세서(19)는 모든 설정용 실린더의 조정이 끝났는가의 여부를 조사한다. 예를들어 조정용 실린더는 100실린더 마다 설정한다. 프로세서(19)는 모든 설정용 실린더의 조정이 끝나지 않았다고 판정하면 다음 실린더에 탐색하고 스텝 S22로 복귀한다. 반대로 프로세서(19)는 모든 설정용실린더의 조정이 끝났다고 판정하면 조정을 끝낸다.

이와 같이 하여 제9도에 나타낸 바와 같이 모든 헤드가 설정된 실린더 위치에서의 최적의 주파수 특성치가 메모리(20)에 저장된다. 이 동작은 공장출하시에 이루어진다. 그리고 통상의 액세스시에는 프로세서(19)가 선택헤드 어드레스와 실린더 어드레스를 받아 선택헤드 어드레스에 대응하고, 또 그 실린더 어드레스에 대해 설정된 주파수 특성치를 메모리(20)로부터 판독한다. 이주파수 특성치를 기입레지스터(42)에 세트한다.

이와 같이 하여 판정치 Xn=X에서의 샘플치 Yn의 최대치와 최소치의 차 또는 표준편차를 최소로 하도록 전기필터(13)의 주파수 특성치를 설정하기 때문에 전기 필터의 조정오차를 최소로 할 수 있다. 또 헤드마다 특성이 다르기 때문에 헤드마다 설정하고 있다. 또한 실린더 위치에 의한 기록밀도의 변화도 재생신호에 영향을 주기 때문에 실린더 위치에 따라 최적의 주파수 특성치로 세트하고 있다.

제13A도 및 제13B도는 코사인 등화기의 특성조정 플로차트이다.

(S41) 프로세서(19)는 도시하지 않은 액추에이터를 구동하여 헤드를 목표실린더에 탐색시킨다.

(S42) 프로세서(19)는 2개의 파라미터 A, B를 [0]으로 초기화한다. 다음에 프로세서(19)는 전 헤드를 사용하여 그 실린더에 기록데이터를 기입한다. 또한 프로세서(19)는 헤드 0을 선택한다.

(S43) 프로세서(19)는 코사인 등화기의 계수 설정용레지스터의 설정치를 디폴트치로 설정한다. 즉 기입레지스터(46)에 디폴트치를 기입한다. 다음에 프로세서(19)는 선택한 헤드로부터 기록데이터를 판독한다.

(S44) 이 상태에서 프로세서(19)는 판독레지스터(214, 215, 216)중의 어느 하나로부터 Xn=X일 때의 샘플치 Yn을 소정수 판독한다. 이 X는 [+1], [0], [-1]중의 어느 하나이다. 그리고 프로세서(19)는 소정수 판독한 샘플치 Yn의 (최대치-최소치)를 산출한다. 이것을 파라미터A로 한다. 이 (최대치-최소치)의 산출 대신에 표준편차를 산출하여 파라미터A로 하여도 좋다.

(S45) 다음에 프로세서(19)는 파라미터 N이(0)인가의 여부를 조사한다.

(S46) 프로세서(19)는 파리미터 N이 [0]이면 초회의 처리를 위해 전회의 측정치 B를 금회의 측정치 A로 갱신한다. 다음에 프로세서(19)는 파라미터N과 보정용 변환기의 조작량을 대응시켜 메모리(20)의 작업영역에 저장한다. 또한 프로세서(19)는 보정용 D/A 변환기의 조작량에 △P를 가한다. 이 값을 기입레지스터(46)에 계수설정용 레지스터의 조작량으로서 기입한다. 또한 프로세서(19)는 파라미터 N을 (N+1)로 갱신한다. 그리고 스텝S44로 복귀한다.

(S47) 프로세서(19)는 파라미터 N이 [0]이 아닐 때는 전회의 측정치 B와 금회의 측정치 A를 비교한다. BA이면 전회의 측정치가 최소치가 아니기 때문에 스텝S46으로 복귀한다. 반대로 BA가 아니면 전회의 측정치가 최소치이다. 이 때문에 전회의 (N-1)시의 보정용 D/A변환기의 조작량을 해당 헤드의 해당 실린더 위치의 조정결과로 하여 제9도에 나다낸 메모리(20)에 저장한다.

(S48) 다음에 프로세서(19)는 지정헤드가 최대 (MAX)헤드인가의 여부를 조사한다. 지정 헤드가 최대헤드가 아니면 지정헤드 어드레스를 +1하고, 제13A도의 스텝S33으로 복귀한다.

(S49) 한편 지정헤드가 최대 헤드이면 프로세서(19)는 모든 설정용 실린더의 조정이 끝났는가의 여부를 조사한다. 예를들어 조정용 실린더는 100실린더마다 설정한다. 프로세서(19)는 모든 설정용 실린더의 조정이 끝나지 않았다고 판정하면 다음 실린더에 탐색하고 스텝42로 복귀한다. 반대로 프로세서(19)는 모든 설정용 실린더의 조정이 끝났다고 판정하면 조정을 끝낸다.

이와 같이 하여 제9도에 나타낸 바와 같이 모든 헤드가 설정된 실린더 위치에서의 최적의 필터계수가 메모리(20)에 저장된다. 이 동작은 공장 출하시에 이루어진다. 그리고 통상의 액세스시에는 프로세서(19)가 선택헤드 어드레스와 실린더 어드레스를 받아 선택헤드 어드레스에 대응하고, 또 그 실린더 어드레스에 대해 설정된 필터계수를 메모리(20)로부터 판독한다. 이 필터계수를 기입 레지스터(46)에 세트한다.

이와 같이 하여 판정치 Xn=X에서의 샘플치 Yn의 최대치와 최소치의 차 또는 표준편차를 최소로 하도록 코사인 등화기(15)의 주파수 특성치를 설정하기 위해 코사인 등화기(15)의 조정오차를 최소로 할 수 있다. 또 헤드마다 특성이 다르기 때문에 헤드마다 설정하고 있다. 또한 실린더 위치에 의한 기록밀도의 변화도 재생신호에 영향을 주기 때문에 실린더 위치에 따라 최적의 필터계수로 세트하고 있다.

이와 같이 제어회로(19)는 최대공산 복호기(16)의 슬라이스 레벨간의 거리를 가변적으로 제어하기 때문에 등화 오차량에 대응한 3치 판정을 할 수 있다. 또 등화회로, 헤드의 특성에 상응한 최대공산 복호 동작이 가능해진다.

다음에 3치 판정기의 변형례를 설명한다. PRML 시스템에서는 회로가 대규모가 되는 문제점이 있다. 이 때문에 간단한 구성으로 S/N비가 좋지 않은 상황에서도 복호능력이 높은 복호기가 요망된다.

부분응답 클라스 1V 방식에 의한 기록장치의 재생신호의 우수 또는 기수의 샘플열에는 정과 부의 피크가 교대로 나타난다. 상술한 이 정과 부의 신호의 피크(±1)가 교대로 나타나는 점에 주목하여 3치 판정하는방법이 제안되어 있다. 즉 정의신호를 검출한 후에는 상 슬라이스 레벨 SO(n+1)을 검출한 슬라이스 레벨Y(n)에 맞추고, 하 슬라이스 레벨 S1(n+1)은 상 슬라이스 레벨과 일정한 거리 A를 유지하면서 다음의 슬라이스레벨로 한다.

반대로 부의 신호를 검출한 후에는 하 슬라이스 레벨 S1(n+1)을 검출한 슬라이스 레벨 Y(n)에 맞추고, 상 슬라이스 레벨 S1(n+1)은 하슬라이스 레벨과 일겅한 거리A를 유지하면서 다음의 슬라이스 레벨로 한다. 또 [0]을 검출한 경우에는 상하의 슬라이스 레벨을 둘다 바꾸지 않는다.

즉 [+1] 검출용과 [-1]검출용의 2개의 슬라이스레벨S0(n)과 S1(n)을 갖는다. 2개의 슬라이스레벨 S0(n)과 S1(n)의 차는 미리 적당한 값 A(S0(n)-S1(n)=A0)로 설정해둔다.

샘플치 Y(n)이 있다고 하면 Y(n)≥S0(n)일 때는 3치 재생신호 A(n)은 [+1], S0(n+1)=Y(n), S1(n+1)=Y(n)-A로 한다. 또 S1(n)Y(n)S이n)일 때는 3치 재생신호 A(n)은 [0], S0(n+1)=S0(n), S1(n+1)=S1(n)으로 한다. 또한 Y(n)≤S1(n)인 때는 3치 재생신호 A(n)은 [-1], S0(n+1)=Y(n)+A, S1(n+1)=Y(n)으로 한다.

이와 같은 3치 판정을 하면 정 또는 부의 신호를 검출한 후에는 부 또는 정의 신호를 검출하기 쉬워져서 레벨저하에 의해 [1]을 [0]으로 잘못 보는 일이 없어진다.

이와 같은 3치 판정회로를 개개의 회로로 분리(discrete)해서 구성하면 구성이 복잡해진다. 또 판정속도가 더디어져서 최대 공산복호 속도가 감소한다. 또한 헤드나 실린더마다의 특성에 의해 2개의 슬라이스 레벨의 차를 바꾸는 것이 바람직하나 이와 같은 기능을 부가하기 위해서는 구성이 복잡해진다.

따라서 본 변형례는 간단한 구성으로 3치 판정하기 위한 최대공산 복호기를 제공한다.

제14도는 본 발명의 1실시예 최대공산 복호기의 구성도이다.

제14도에 나타낸 바와 같이 3치 판정회로(51)는 부분 등화기(15)(제1도 참조)로 등화된 샘플치 Y(n)의 3치 판정을 하여, 3치 판정결과 A(n)을 출력하는 것이다. 데이터 버퍼(52)는 3치 판정결과 A(n)을 소정수 보존하고 복조 데이터 X(n)을 출력하는 것이다. 오차검출 정정회로(53)는 3치 판정결과 A(n)으로부터 오차를 검출하여 데이터 버퍼(52)의 대응하는 데이터를 정정하는 것이다. 또한 부호 54는 어드레스 마크검출회로이다.

제15A도 및 제15B도는 제14도의 3치 판정회로의 구성도, 제16도는 제15A도의 메모리의 변환 테이블의 설명도, 제17도는 제15A도의 변환 동작의 설명도이다.

제15A도에 나타낸 바와 같이 3치 판정회로(51)는 입력버퍼(100)와, 메모리(110)와, 출력버퍼(120)로 된다. 입력버퍼(100)는 입력되는 8비트의 샘플치Y(n)의 상위 6비트를 보존한다.

메모리(110)는 RAM으로 구성되어 있다. 메모리(110)는 입력버퍼(100)의 샘플치Y(n)과 6비트의 헌제의 슬라이스 레벨 S0(n)이 입력된다. 그리고 제15B도에 나타낸 2 비트의 3치 판정결과 DT0, DT1과 6비트 다음의 상 슬라이스 레벨 S0(n+1)을 출력한다. 출력버l퍼(120)는 6비트 다음의 상 슬라이스 레벨 S0(n+1)을 보존하고 메모리(110)의 슬라이스 레벨 입력에 피드 백 한다.

제16도에 나타낸 바와 같이 메모리(110)에 저장된 변환 테이블은 각 샘플치Y(n)과 각 상 슬라이스 레벨S0(n)에 대응한 다음의 상 슬라이스 레벨 S0(n+1)과 3치 판정결과 DT0, DT1의 대응표이다. 이 대응관계는 상술한 3치 판정의 관계에 따르고 있다.

즉, Y(n)≥S0(n)일 때는 3치 재생신호 A(n) (DT0, DT1)은 [+1](10), S0(n+1)=Y(n)이다. 또 S1(n)Y(n)S0(n)일 때는 3치 재생신호 A(n)(DT0, DTl)은 [0](00), S0(n+1)=S0(n)이 다. 또한 Y(n) ≤ S1(n)=S0(n)-A일 때는 3치 재생신호 A(n)(DT0, DTl)은 [-1](01), S0(n+1)=Y(n)+A이다. 예를들어 제16도에 나타낸 Y(n)=00(HEX), S0(n)=00(HEX)일 때 는 Y(n)≥ S0(n)이 므로 3치 재생신호 DT0, DT1은 +1(10), S0(n+1)=Y(n)=00(HEX)가 저장되어 있다. 마찬가지로 Y(n)=3F(HEX), S0(n)=0이HEX)일 때는 Y(n)≥ S0(n)이므로 3치 재생신호 DT0, DT1은 +1(10), S0(n+1)=Y(n) =3F(HEX)가 저장되어 있다.

따라서 제17도에 나타낸 바와 같이 Y(n)=10(HEX), S0(n)=18(HEX)일 때는 S1(n)Y⒥)S0(n)이므로 3치 재생신호 DT0, DT1은 0(00), S0(n+1)=S0(n)=18(HEX)가 출력된다.

이와같은 변환 테이블을 메모리(110)에 저장해두면 3치 판정회로의 구성이 간단해진다. 또 범용의 메모리를 사용할 수 있기 때문에 값싸게 구성할 수 있다. 또한 메모리(110)를 액세스하는 것만으로 3치 판정결과가 얻어지기 때문에 고속으로 3치 판정할 수 있다. 또한 메모리(110)의 내용을 변경하는 것만으로 2개의 슬라이스레벨 차를 변경할 수 있으므로 3치 판정 특성의 변경을 할 수 있다.

이 변환테이블은 헤드마다 또는 실린더마다 가지고 있음으로써 헤드 또는 실린더 마다에 대응하는 변환 테이블을 사용할 수가 있다.

다음에 경로 메모리(path memory) 및 오차 정정회로에 대하여 설명한다.

제18도는 제14도의 데이터 버퍼의 구성도, 제19도는 제14도의 오차 정정회로의 구성도, 제20도는 어드레스마크 검출회로의 구성도이다.

제18도에 나타낸 바와 같이 데이터 버퍼(52)는 3치 데이터 입력회로(55)와, 경로메모리회로(56)와, 어드레스마크 검출용 경로메모리회로(57)로 된다. 3치 데이터입력회로(55)는 3치 판정치 DT0, DT1을 각각 보존하는 레지스터(500, 501)와, 양 레지스터(500, 501)의 출력DDT0, DDT1의 배타적 OR를 취하는 EOR회로(502)를 갖는다.

따라서 EOR회로(502)는 3치 판정치 DT0, DT1이 [+1](10) 및 [-1](01)일 때 [1]을 출력한다. 그리고 E()R회로(502)는 3치 판정치 DT0, DT1이 양쪽 다 [0]일 때[0]을 출력한다.

경로메모리회로(56)는 5단의 직렬 버퍼 레지스터(510, 512, 514, 516, 518)와 AND게이트(511, 513, 515, 517, 519)로 된다. 버퍼레지스터 (510)는 EOR회로(502)의 출력을 보존하고, 이것을 AND게이트(511)에 출력한다. AND게이트(511)는 데이터 클리어 신호 *DTCLR와 버퍼레지스터(510)의 출력의 AND를 취하여 경로 데이터 P-DATA 0을 출력한다.

버퍼레지스터(512)는 AND게이트(511)의 출력을 보존하고, 이것을 AND게이트(513)에 출력한다. AND게이트(513)는 클리어신호 *CLR1과 버퍼레지스터(512)의 출력의 AND를 취하여 경로 데이터 P-DATA1을 출력한다.

버퍼레지스터(514)는 AND게이트(513)의 출력을 보존하고, 이것을 AND게이트(515)에 출력한다. AND게이트(515)는 클리어신호 *CLR2와 버퍼레지스터(514)의 출력의 AND를 취하여 경로데이터 P-DATA2를 출력한다.

버퍼레지스터(516)는 AND게이트(515)의 출력을 보존하고 이것을 AND게이트(517)에 출력한다. AND게이트(517)는 클리어신호 *CLR3과 버퍼레지스터(516)의 출력의 AND를 취하여 경로 데이터 P-DATA3을 출력한다.

버퍼레지스터(518)는 AND게이트(517)의 출력을 보존하고, 이것을 AND게이트(519)에 출력한다. AND게이 트(519)는 콜리어신호 *CLR4와 버퍼레지스터(518)의 출력의 AND를 쉬하여 경로 데이터 P-DATA4를 출력한다. 이 경로 데이터 P-DATA4가 복조 데이터가 된다.

경로 메모리회로(56)의 버퍼레지스터(510∼518)는 데이터의 연속하는 [0]의 수를 5로 제한하였기 때문에 5 단으로 한 것이다.

어드레스 마크 검출용 경로 메모리회로(57)는 어드레스 마크 검출용으로 버퍼 레지스터(520)와 AND게이트(521)를 부가한 것이다. 버퍼 레지스터(520)는 AND게이트(519)의 출력을 보존하고 이것을 AND게이트 (521)에 출력한다. AND게이트(521)는 클리어 신호 *CLR5와 버퍼레지스터(520)의 출력의 AND를 취하여 경로 데이터 P-DATA5를 출력한다.

오차정정회로(53)는 오차검출회로(60)와, 포인터회로(61)와, 오차정정신호 작성회로(62)를 갖는다. 오차검출회로(60)는 AND게이트(600)와, 타이밍 조정용 지연 버퍼회로(601)와, 레지스터(602)와, 한쌍의 EOR회로 (603, 604)와, OR회로(605)와 반전회 로(606)를 갖는다.

AND게이트(600)는 EOR회로(602)의 출력이 [1]일때 클록을 출력하여 오차검출 동작을 시키는 것이다. 레지스터(602)는 AND게이트(600)의 출력을 클록하여 버퍼회로(601)의 출력을 보존한다.

EOR회로(603)는 레지스터(602)의 출력Q와 버퍼회로(601)의 출력의 배타적 OR을 취하는 것이다. EOR회로(604)는 레지스터(602)의 반전Q출력과 입력레지스터(601)의 출력 DDT1의 배타적 OR을 취하는 것이다.

OR회로(605)는 양 EOR회로(603, 604)의 OR을 취하여 데이터 클리어 신호 *DTCLR를 출력한다. 반전회로(606)는 데이터 클리어신호 *DTCLR을 반전한다. 이오차검출회로의 동작을 제21도로 설명한다.

제19도에 나타낸 바와 같이 포인터회로(61)는 데이터 DATA0을 보존하는 레지스터(610)와, NAND게이트(611)와, 5단의 플립플롭(612∼616)으로 된 카운터를 갖는다. 레지스터(610)는 클록 *CLK에 동기한 데이터DATA0을 출력한다. NAND게이트(611)는 클록 CLK의 폭의 데이터 *REGCLR을 출력한다.

플립플롭(612)은 [0]이 1개 입력되면 ON하고, [1]이 입력되어 데이터 *REGCLR이 ON이 되면 클리어된다. 플립플롭(613)은 [0]이 연속하여 2개 입력되면 ON하고, [1]이 입력되어 데이터 *REGCLR가 ON이 되면 클리어 된다.

플립플롭(614)은 [0]이 연속하여 3개 입력되면 ON하고, [1]이 입력되어 데이터 *REGCLR가 ON이 되면 클리어 된다. 플립플롭(615)은 [0]이 연속하여 4개 입력되면 ON하고, [1]이 입력되어 데이터 *REGCLR가 ON이되면 클리어 된다.

플립플롭(616)은 어드레스 마크 검출용 제로 카운터이다. 플립플롭(616)은 [0]이 연속하여 5개 입력되면 ON하고, [1]이 입력되어 데이터 *REGCLR가 ON이 되면 클리어된다.

오차 정정신호 작성회로(62)는 각각 데이터 클리어신호 DTCLR와, 플립플롭(612∼616)의 카운트신호CNT FF2∼6의 AND를 취하여 클리어신호 *CLR1∼*CLR5를 출력하는 5개의 AND게이트(620∼624)를 갖는다.

제20도에 나타낸 바와 같이 어드레스 마크검출회로(54)는 AND게이트(640)와, 4비트 카운터 (641)와, AND게이트(642)를 갖는다. AND게이트(640)는 경 로데 이터 P-DATA0∼P-TATA5의 AND를 취하여 [0]이 6개 연속한 것을 검출하는 것이다. 카운터(641)는 어드레체크 검색신호 AM-SEARCH에 의해 클리어되고, AND게이트(640)의 출력 을 카운트한다. AND게이트(642)는 카운터(641)의 값이 [2]가 되었을 때 어드레스마크 검출신호 AM-FOUND를 출력한다.

제21도는 오차검출 동작의 타이밍 차트, 제22는 오차 정정 동작의 타이밍 차트, 제23도는 어드레스마크의 설명도이다.

우선 오차 검출동작에 대하여 제21도에 의해 설명한다. AND 게이트(600)로 데이터 DATA0과 클록*CLK의 AND를 쥐하면 신호A가 된다. 플립플롭(602)으로 신호A를 클록하여 데이터DDT0을 보존하면 Q출력은 신호 B가 된다. 그 반전 Q출력은 C신호가 된다.

EOR회로(603)로 신호B와 데이터DDT0의 배타적 OR를 쉬하면 신호D가 된다. 또 EOR회로(604)로 신호C와 데이터 DDT1의 배타적 OR를 취하면 신호 E가 된다. 따라서 OR회로(605)의 데이터 클리어 신호 *DTCLR이 도면과 같이 출력된다. 즉, 같은 부호의 데이터가 연속하여 입력되면 전의 데이터를 [0]으로 정정하는 데이터 클리어 신호 *DTCLR가 출력되어 AND게이트(511)에 의해 데이터 DATA1을 정정한다.

제21도에서 알 수 있는 바와 같이 정정되어야 할 데이터에 밑줄이 그어져 있다. 같은 부호의 데이터가 연속하여 입력되면 (즉 +1과 +1) 밑줄 친 데이터를 소거하기 위한 데이터 클리어 신호 * CTCLR을 발생시킨다. 그리고 데이터 DATA0 보다 1 클록 지연한 DDATA0과의 AND를 취하여 정정된 데이터 P-DATA0(DATAl)을 얻는다.

그러나 데이터가 변경되지 않으면, 예를들어 [+1]과[+1]사이에 [0]이 들어가면 데이터를 정정할 수 없다. 제21도의 2중 밑줄을 친 데이터[1]이 이것에 해당된다. 따라서 제18도에 나타낸 바와 같이 경로메모리회로(56)에 레지스터와 AND게이트의 세트를 더 설치한다. 또한 제19도에 나타낸 포인터 회로(61)와 오차정정신호 작성회로(62)를 설치한다.

제22도에 나타낸 바와 같이 플립플롭(612)은 [0]이 1개 입력되면 ON하고, [1]이 입력되어 데이터 *REGCLR가 ON이 되면 클리어되어 카운터 신호CNTFF2를 출력한다.

플립플롭(613)은 [0]이 연속하여 2개 입력되면 ON하고, [1]이 입력되어 데이터 *REGCLR가 ON이 되면 클리어되어 카운터 신호 CNTFF3을 출력한다.

플립플롭(614)은 [0]이 연속하여 3개 입력되면 ON하고, [1]이 입력되어 데이터 *REGCLR가 ON이 되면 클리어되어 카운터신호 CNTFF4를 출력한다. 플립플롭(615)은 [0]이 연속하여 4개 입력되면 ON하고, [1]이 입력되어 데이터 *REGCLR가 ON이 되면 클리어되어 카운터신호 CNTFF5를 출력한다.

플립플롭(616)은 [0]이 연속하여 5개 입력되면 ON하고, [1]이 입력되어 데이터 *REGCLR이 ON이 되면 클리어되어 카운터 신호 CNTFF6을 출력한다.

따라서 같은 부호의 데이터 간의 [0]이 1개일 때는 카운터(612)와 AND게이트(620)에 의해 클리어 신호 *CLR1을 발생하고 AND게이트(513)에 의해 데이터를 정정한다. 같은 부호의 데이터간의 [0]이 2개일 때는 카운터(613)와 AND게이트(621)에 의해 클리어신호 *CLR2를 발생하고, AND게이트(515)에 의해 데이터를 정정한다.

같은 부호의 데이터간의 [0]이 3개일 때는 카운터(614)와 AND게이트(622)에 의해 클리어신호 *CLR3을 발생하고, AND게이트(517)에 의해 데이터를 정정한다. 같은 부호의 데이터 간의 [0]이 4개일 때는 카운터(615)와 AND게이트(623)에 의해 클리어신호 *CLR4를 발생하여 AND게이트(519)에 의해 데이터를 정정한다.

같은 부호의 데이터간의 [0]이 5개일 때는 카운터(616)와 AND게이트(624)에 의해 클리어신호 *CLR5를 발생하여 AND게이트(521)에 의해 데이터를 정정한다.

이와 같이 하여 최대공산 복호 동작이 실행된다.

다음에 어드레스 마크의 검출동작에 대하여 제23도에 의해 설명한다. 자기디스크의 판독/기입 클록은 데이터를 판독하고 있지 않을 경우에는 자기디스크의 회전에 동기한 클록에 동기하고 있다. 이 때문에 데이터를 판독하기 전에는 판독/기입클록은 자기디스크의 판독파형에 동기하고 있지 않기 때문에 정확한 데이터를 판독할 수가 없다. 따라서 데이터를 판독하기 전에 판독/기입클록의 위상을 맞추어서 동기를 취하는 동작을 시킨다.

그 위상동기는 자기디스크상에 기입된 단일 주파수의 갭 패턴을 판독함으로써 이루어진다. 자기디스크장치에서는 갭 패턴을 우선 검출하고 그것으로부터 갭 패턴을 판독하여 위상 동기를 취한다. 제23도에 나타낸바와 같이 갭 패턴의 영역내에 부호화의 코드에 없는 길이의 연속한 [0]을 기입해둔다. 이 부분을 어드레스 마크라 한다.

이 어드레스 마크를 발견함으로써 갭 패턴을 검출한다. 그리고 갭 패턴을 판독함으로써 판독/기입클록의 위상 풀인을 개시한다. 동기가 취해진 시점에서 데이터를 판독한다.

제23도에 나타낸 바와 같이 어드레스 마크(AM)는 6개의 [0]이 연속한 패턴이 3개 나타난다. 따라서 [0]이 6개 연속하는 패턴이 2회 연속한 것을 검출함으로써 어드레스 마크를 검출할 수 있다.

이것을 제18도에 나타낸 바와 같이 5개의 연속한[0]을 보존할 수 있는 경로 메모리(56)에 1개의 경로 메모리(57)를 설치하고, 다시 제20도에 나타낸 어드레스 마크 검출회로(54)를 설치한다. 이에 따라 [0]의 6개 연속하는 패턴이 2회 연속한 어드레스 마크를 검출할 수 있다.

이와 같이 하여 데이터 버퍼(52)의 경로 메모리(56)를 유효하게 이용하여 간단한 회로를 부가한 것 만으로 어드레스 마크를 검출할 수 있다. 이 때문에 간단한 회로로 어드레스 마크를 검출할 수 있다.

이 변형례에서는 3치 판정회로를 메모리로 구성하였기 때문에 최대 공산 복호기의 구성이 간단해진다. 또 메모리를 액세스하기만 하면 3치 판정할 수 있기 때문에 고속으로 3치 판정출력을 얻을 수가 있다. 또한 헤드의 특성에 따른 최적의 3치 판정특성으로 용이하게 변경할 수가 있다.

다음에 AGC루프 및 PLL루프에 대하여 설명한다.

부분응답 재생시스템에서는 AGC루프나 PLL루프내의 오차신호는 디지털치로 주어진다. 이 때문에 간단한 구성에 의해 이와 같은 디지털 오차 신호를 아날로그 제어량으로 변환하는 변환기가 필요해진다.

부분응답 방식에 사용되는 자동게인 제어회로(AGC회로)는 아날로그량에 의한 피드백 루프외에 디지털 데이터에 의한 피드백 루프를 동시에 갖는다. 또 위상동기회로에서도 디지털 데이터에 의안 PLL루프를 갖는다. 이 디지털 루프내에서 디지털의 오차신호를 아날로그 제어량으로 변환하기 때문에 차지 펌프형 D/A 변환기가 사용된다.

AGC의 디지털 데이터에 의한 제어루프내에서 제어전압을 작성한다. 그러기 위해서 감기는 디지털 등화기를 통해 얻어지는 파형의 이산 데이터(디지털 출력)로부터 목표치(디지털 진폭치)를 빼서 n비트의 진폭 오차신호를 얻는다. 이 진폭오차 신호를 n개의 차지 펌프회로에 입력하여 전류치로 변환한다.

n개의 차지펌프는 각각 n비트의 각 비트의 무게에 따른 값의 전류치로 변환한다. 그리고 그 n개의 차지펌프회로의 출력의 함이 지역통과 필터로 전압으로 변환되어 AGC 제어전압 출력이 된다.

마찬가지로 부분응답 방식의 위상동기 루프회로는 위상오차 검출기로부터의 7비트의 디지털 위치오차 신호의 각각의 비트출력을 7개의 차지 펌프회로에 입력하여 비트의 무게에 대응하는 전류치로 변환하였었다. 그리고 7개의 차지 펌프회로의 출력의 함을 필터에 입력하여 제어전압으로 변환하고 전압제어 발진기를 제어하였었다.

일반적으로 자동게인 제어회로 및 위상동기회로에서는 풀인시의 루프게인을 정상 동작시보다 높게 함으로써 짧은 시간에 목표 진폭으로 도달시키도록 하고 있다. 또 정상동작시는 루프게인을 낮게 함으로써 데이터의 주파수 변화에 의한 빠른 진폭 변동에 추종하는 것을 방지하고 변조 등의 늦은 진폭변동을 흡수하도록 설계되어었다.

종래에는 이 루프 게인의 변경수단으로서 오차신호의 출력 데이터 1비트에 대해 1개의 차지 펌프회로를 설치하였였다. 또찬 풀인동작/정상동작 전환신호에 의해 전비트의 차지 펌프의 전류치를 풀인시에는 크게하고, 정상시에는 적게 전환하는 방법이 취해졌었다.

그러나 전 입력 비트에 각각 차지 펌프회로가 필요하기 때문에 회로구성을 복잡하게 하는 문제가 있었다. 이 때문에 장치가격이 고가이었다.

여기서는 간단한 구성의 차지 펌프형 A/D 변환기에 대하여 설명한다.

제24도는 본 발명의 1실시예를 위한 PRML 재생회로의 제어루프의 블록도이다.

제24도에서 제1도에 나타낸 것과 동일한 것은 동일기호로 나타낸다. 제24도에 나타낸 바와 같이 게인 제어형 증폭기(GCA)(12)는 자기디스크로부터 자기헤드가 판독한 판독신호를 증폭한 것이다. 이 게인제어 증폭기(12)는 외부의 제어전압에 의해 그 게인을 가변적으로할 수 있다. 전기필터(13)는 (1+D)에 상당한 파형 등화를 하는 필터이다. 또한 D는 1샘플전에 입력한 데이터를 의미하고, (1+D)는 현 시각에 입력한 데이터와 이것을 1샘플링 주기분 지연시킨 데이터와의 함을 의미한다.

n비트 A/D 변환기(14)는 전기필터(13)의 아날로그출력을 n비트의 디지털 출력으로 변환한다. 디지털 등화기(15)는 주지의 코사인 등화기로 구성되어 있다. 디지털 등화기(15)는 디스크의 반경 방향의 부분응답 특성에 따라 신호를 자동등화한다.

자동게인 제어회로(2)는 아날로그의 AGC루프와 디지털의 AGC 루프를 갖는다. 진폭검출기(22)는 전기필터(13)의 아날로그 출력진폭과 아날로그 목표 진폭과의 차를 검출한다. 전환회로(23)는 아날로그의 AGC루프로부터 디지털의 AGC 루프로 전환하는 것이다. 저역통과 필터(24)는 전환회로(23)의 출력전류를 전압으로 변환하여 게인제어증폭기(12)의 제어전압을 발생한다.

감산기(25)는 디지털 등화기(15)로부터의 파형의 이산데이터로부터 디지털의 목표지를 감산하여 디지털 오차치를 출력한다. n비트의 차지 펌프형 D/A변환기(26)은 n비트의 디지털 오차지를 아날로그 전류치로 변환하며 전환회로(23)에 출력한다.

이 자동게인 제어회로(2)의 동작을 설명한다. 우선 전환회로(23)를 진폭검출기(22)에 접속하고, 아날로그 AGC루프를 형성한다. 즉 진폭검출기(22)의 전기필터(13)의 아날로그 출력으로부터 아날로그 목표진폭을 뺀 아날로그 오차량을 전환회로(23)로부터 저역통과 필터(24)로 출력한다. 이에 따라 아날로그 오차량으로부터 제어전압이 작성되어 게인제어증폭기(12)에 피드백해서 진폭 제어한다.

이 아날로그 AGC루프에 의한 진폭제어 후, 전환회로(23)가 디지털 AGC루프로 전환된다. 즉 전환회로(23)를 차지 펌프형 D/A변환기(26)에 접속한다. 따라서 감산기(25)의 디지털 등화기(15)로부터의 파형의 이산 데이터로부터 디지털의 목표지를 감산한 디지털 오차지는 차지 펌프형 D/A 변환기(26)에 의해 아날로그 전류량으로 변환되어 전환회로(21)에 입력한다. 이 아날로그량은 저역통과 필터(24)에 의해 전압으로 변환되어 게인 제어증폭기(12)를 제어한다.

다음에 위상동기회로(PLL루프)(7)는 디지털 등화기(15)의 샘플출력 Y(n)을 3치 판정하고, 3치 판정출력X(n)을 출력하는 3치 판정기(70)를 갖는다. 3치 판정기(70)는 샘플치 Y(n)을 2개의 슬라이스 레벨S1, S2와 비교하여 [+1], [0], [-1]의 판정치X(n)으로 판정하는 것이다.

위상검출기(71)는 샘플출력 Y(n)과 3치 판정출력X(n)으로부터 위상차 △τ(n)을 산출한다. 예를들어 PRML의 Class-1V용의 이 위상검출기(71)에 대해서는 F. Do1ivo. W. Scott 및 G. Ungerbock에 의한 논문[FAST TIMING RECOVERY FOR PARTIAL-RESPONSE SIGNALING SYSTEM](1986 IEEE CH2655-9/89/000-0573)에 기재되어 있다.

즉 부분등화 후의 판독신호의 샘플링 전압을 Y(n)으로 하고, 3치 판정기(70)에 의한 3치 판정결과를 X(n)이라 하면 위상차 △τ(n)은 하기 식으로 표시된다.

△τ (n)=Y(n-1)·X(n)-Y(n)·X(n-1)

주파수 비교기(72)는 자기디스크의 서보면으로부터 판독한 서보신호의 주파수를 판정하여 주파수 오차를 출력 한다. 멀티플렉서회로(73)는 자기 디스크의 판독시에는 위상검출기(71)의 위상오차를 출력하고, 자기디스크의 비판독시에는 주파수 비교기(72)의 주파수 오차를 출력한다.

차지 펌프형 D/A 변환기(74)는 멀티플렉서회로(73)의 디지털 오차신호를 아날로그 전류량으로 변환한다. 루프필터(75)는 저역통과 필터로 구성되어 있다. 루프필터(75)는 아날로그 전류량을 전압으로 변환하여 전압제어 발진기(76)를 제어한다. 전압제어 발진기(76)는A/D 변환기(14)의 샘플클록 등에 이용되는 동기 클록을 발생한다.

위상동기회로(7)의 동작을 설명한다. 자기디스크의 비판독시에는 멀티플렉서회로(73)를 주파수비교기(72)에 접속한다. 이에 따라 전압제어 발진기(76)는 서보신호의 주파수에 동기한 클록을 발생한다.

한편 자기디스크의 판독시에는 멀티플렉서회로(73)를 위상검출기(71)에 접속한다. 이에 따라 전압제어 발진기(76)는 디지털 등화기(15)의 샘플출력의 위상오차에 의해 제어된 클록을 발생한다.

제25도는 제24도의 자동게인 제어회로(2)의 차지 펌프형 D/A 변환기의 블록도, 제26도는 그 동작 설명도이다.

제25도에 나타낸 바와 같이 차지 펌프형 D/A 변환기(26)에는 4개의 멀티플렉서(27-1∼27-4)가 설치되어있다. 감산기(25)의 출력은 출력단자번호[1]이 최상위비트이며, 출력단자번호[8]이 최하위 비트이다. 멀티플렉서(27-1)는 출력단자 번호가 [1]과 [5]의 출력이 입력되어 있다. 멀티플렉서(27-2)는 출력단자번호[2]와 [6]의 출력이 입력되어 있다. 멀티플렉서(27-3)는 출력단자번호[3]과 [7]의 출력이 입력되어 있다. 멀티플렉서(27-4)는 출력단자번호[4]와 [8]의 출력이 입력되어 있다.

각 멀티플렉서(27-1∼27-4)에는 초기 풀인/정상동작 전환신호가 입력되어 있다. 그리고 전환신호가 초기 풀인을 나타낼 때는 각 멀티플렉서(27-1∼27-4)는 각각출력단자번호 [1], [2], [3], [4]의 출력을 선택한다. 한편 전환신호가 정상 동작을 나타낼 때는 각 멀티플렉서(27-1∼27-4)는 각각 출력단자번호, [5], [6], [7], [8]의 출력을 선택한다.

또 차지펌프형 D/A 변환기(26)에는 각각 멀디플렉서(27-1∼27-4)에 접속된 4개의 차지펌프회로(17) 설치되어 있다. 이 차지펌프회로(26-1∼26-4)에도 초기 풀인/정상동작 전환신호가 입력되어 있다. 그리고 전환신호가 초기 풀인을 나타낼 때는 각 차지펄프회로 (26-1∼26-4)는 각각 1281M, 64mA, 32mA, 16mA의 전류를 출력한다. 또 전환신호가 정상동작을 나타낼 때는 각 차지 펌프화로(26-1∼26-4)는 각 각 8mA, 4mA, 2mA, 1mA의 전류를 출력한다.

즉 말티플렉서(27-1∼27-4)는 초기 풀인시에는 상위 4비트를 선택하고, 정상동작시에는 하위 4비트를 선택한다. 또 차지펌프회로(26-1∼26-4)는 정상시에는 각각 하위 4비트의 무게에 상당한 전류를 출력하고, 초기 풀인시에는 그 16배의 상위 4비트의 무게에 상당한 전류를 출력한다.

제26도에 의해 이 동작을 설명한다. 샘플링 모드전환신호가 로(low)일 때는 전환회로(23)를 진폭검출기(22)에 접속하여 아날로그 AGC루프를 형성한다. 진폭검출기(22)의 전기필터(13)의 아날로그 출력으로부터 아날로그 목표진폭을 뺀 아날로그 오차량을 전환회로(23)로부터 저역통과 필터(24)로 출력한다. 이에따라 아날로그 오차량으로부터 제어전압이 작성되어 가변게인 증폭기(12)에 피드백해서 진폭제어한다.

다음에 샘플링 모드전환 신호가 하이(high)가 되어 디지털 AGC루프에 의해 모드(샘플링 모드)를 지시한다. 이에따라 전환회로(23)를 차지펌프형 D/A변환기(26)에 접속한다. 이와 더불어 풀인/정상동작 전환신호가 [로]의 풀인 모드를 지시한다.

이에 따라 멀티플렉서(27-1∼27-4)는 8비트의 감산기(25)의 출력 중의 상위 4비트를 선택한다. 또 차지펌프회로(26-1∼26-4)는 상위 4비트의 무게에 상당한 전류를 출력한다.

따라서 감산기(26)의 디지털 등화기(15)로부터의 파형의 이산데이터로부터 디지털의 목표치를 감산한 8비트의 디지털 오차치의 상위 4비트는 차지 펌프형 D/A 변환기(26)에 의해 아날로그 전류량으로 변환되어 전환회로(23)에 입력한다. 이 아날로그량은 저역통과 필터(24)에 의해 전압으로 변환되어 게인제어증폭기(12)를 제어한다.

이 풀인이 끝난 후, 풀인/정상동작 전환신호가 [하이]의 정상동작을 지시한다. 이에 따라 멀티플렉서(27-1∼27-4)는 8비트의 감산기(25)의 출력중의 하위4비트를 선택한다. 또 차지펌프회로(26-1∼26-4)는 하위4비트의 무게에 상당한 전류를 출력한다.

이에 따라 감산기(25)의 8비트의 디지털 오차치의 하위 4비트는 차지 펌프형 D/A 변환기(26)에 의해 아날로그 전류량으로 변환되어 전환회로(23)에 입력한다. 이 아날로그량은 저역통과 필터(24)에 의해 전압으로 변환되어 게인제어증폭기(12)를 제어한다.

이와 같이 하여 차지펌프회로의 수를 절반으로 하여도 AGC 제어루프내의 루프게인을 가변으로한 자동게인 제어가 가능해진다.

제27도는 제24도의 위상동기회로(7)의 차지펌프형D/A변환기의 블록도, 제28도는 제27도의 차지펌프회로의 회로도이다.

제27도에 나타낸 바와 같이 멀티플렉서(77)는 7비트입력, 4비트출력의 것으로 구성된다. 위상오차 신호는 8비트이며, 7비트가 데이터 비트, 1비트가 사인 비트에 사용된다. 사인비트는 7비트의 데이터 비트의 극성을 나타낸 것이다. 멀티플렉서(77)에는 7비트의 데이터 비트와 비트선택신호가 입력된다. 멀티플렉서(77)는 비트선택 신호에 대응하여 상위 4비트 또는 하위 4비트를 선택한다.

4개의 차지펌프회로(78-1∼78-4)에는 멀티플렉서 (77)의 출력과 비트선택신호와 사인비트가 입력된다. 그리고 비트선택신호가 초기 풀인을 나타낼 때는 각 차지펌프회로(78-1∼78-4)는 사인비트의 극성에 따라 각각128mA, 64mA, 32mA, 16mA의 전류를 출력한다. 또 비트선택신호가 정상동작을 나타낼 때는 각 차지펌프회로(78-1∼78-4)는 사인비트의 극성에 따라 각각 8mA, 4mA, 2mA, lmA의 전류를 출력한다.

즉 멀티플렉서(77)는 초기 풀인시에는 상위 4비트를 선택하고, 정상 동작시에는 하위 4비트를 선택한다. 또 차지펌프회로(78-1∼78-4)는 정상시 각각 하위 4비트의 무게에 상당한 전류를 출력하고, 풀인시에는 그 16배의 상위 4비트의 무게에 상당한 전류를 출력한다.

제28도에 나타낸 바와 같이 각 차지펌프회로(78-1∼78-4)는 사인비트와, 데이터 비트의 AND를 취하는 AND게이트(780)와, 사인비트를 반전하는 반전회로(781)와, 반전회로(781)의 출력과 데이터 비트와의 AND를 취하는 AND게이트(782)를 갖는다.

또한 각 차지펌프회로(78-1∼78-4)는 한쪽 방향으로 전류를 흘리는 제1의 정전류원(783)과, AND게이트(780)의 출력으로 개폐하는 제1의 스위치 회로(784)와, 한쪽 방향으로 전류를 흘리는 제2의 전류원(786)과, AND계이트(782)의 출력으로 개폐하는 제2의 스위치회로(785)를 갖는다.

각 전류원(783, 786)은 스위치회로(784, 785)를 통해서 직렬 접속되어 있다. 그리고 전류원(783, 786)의 중점에 콘덴서로 구성된 루프 필터(75)가 접속되어 있다. 전류전환회로(787)는 비트선택신호에 대응하여 전류원(783, 786)의 기준전류를 공급한다. 이 전류전환회로(787)는 비트선택신호가 풀인시를 나타낼 때는 비트선택신호가 정상동작시를 나타낼 때에 비해서 16배의 전류를 흘리도록 전류원(783, 786)을 제어한다.

따라서 사인비트가 정([1])을 나타낼 때는 AND케이트(780)로부터의 데이터 비트의 출력에 의해 스위치회로(784)가 개폐하여 제1의 전류원(783)으로부터 전류가 흐른다. 한편 사인비트가 부([0])를 나타낼 때는 AND게이트(782)로부터의 데이터 비트의 출력에 의해 스위치회로(785)가 개폐하여 제2의 전류원(786)방향으로 전류가흐른다. 이와 같이 하여 오차신호의 극성에 따른 전류가 얻어진다.

다음에 위상동기회로(7)의 동작을 설명한다. 자기 디스크의 비판독시에는 멀티플렉서회로(73)를 주파수 비교기(72)에 접속한다. 이에따라 전압제어 발진기(76)는 서보신호의 주파수에 동기한 클록을 발생한다.

한편 자기디스크의 판독시에는 멀티플렉서회로(73)를 위상검출기(71)에 접속한다. 이에 따라 전압제어발진기(76)는 디지털 등화기(15)의 샘플출력의 위상오차에 의해 제어된 클록을 발생한다. 이때 비트선택신호는 최초에 [로]의 풀인 모드를 지시한다.

이에 따라 멀티플렉서(77)는 7비트의 위상오차신호의 출력중의 상위 4비트를 선택한다. 또 차지 펌프회로(78-1∼78-4)는 상의 4비트의 무게에 상당한 전류를 출력한다.

따라서 7비트의 디지털 오차치의 상위 4비트는 차지 펌프형 D/A변환기(74)에 의해 아날로그 전류량으로 변환된 후, 필터(75)에 의해 전압으로 변환되어 전압제어 발진기(76)를 제어한다.

이 풀인이 끝난 후에는 비트선택신호가 [하이]의 정상동작을 지시한다. 이에 따라 멀티플렉서(77)는 7비트의 위상오차신호중의 하위 4비트를 선택한다. 또 차지펌프회로(78-1∼78-4)는 하위 4비트의 무게에 상당한 전류를 출력한다.

이에 따라 7비트의 디지털 오차치의 하위 4비트는 차지 펌프형 D/A 변환기(74)에 의해 아날로그 전류량으로 변환된 후, 필터(75)에 의해 전압으로 변환되어 전압제어발진기(76)를 제어한다.

이와 같이 멀티플렉서를 설치하여 상의 비트와 하위 비트를 선택하여 차지펌프에 입력시키도록 하였으므로 차지 펌프의 수를 대폭적으로 삭감할 수가 있어 구성이 간단해진다. 또 차지펌프의 수를 삭감할 수 있기 때문에 값싸게 구성할 수 있다.

다음에 위상 동기회로의 다른 예를 나타낸다.

부분응답 재생 시스템에서는 동기 클록의 위상이 빗나가 있으면 기록채널의 출력신호에 복조 오차를 발생한다. 이 때문에 동기 클록의 위상을 등화된 진폭치와 판정치로부터 검출한 위상오차에 의해 수정할 필요가 있다.

통상, 판독시의 위상차를 전압차로 출력하기 때문에 평활화 필터에 전압제어형 필터인 gm 증폭기 필터가 사용된다. 이 gm증폭기 필터는 복수의 gm 증폭기를 직렬로 접속하고 피드백 루프에 콘덴서를 설치한 필터이었다.

이 전압제어 필터를 gm증폭기 필터로 구성한 것은 gm 증폭기가 컷오프 주파수를 가변적으로 할 수 있엇기 때문이었다. 즉 자기디스크의 존 마다 컷오프 주파수를 제어하기가 편리하였기 때문이다.

이 gm 증폭기 필터는 구성이 복잡하고 회로규모가 커지는 문제가 있었다. 또 구성이 복잡하기 때문에 고가로 되는 문제도 있었다.

여기서는 전압제어 필터의 회로구성을 간단하게 하기 위한 위상동기회로를 나타낸다.

제29도는 본 발명의 1실시예 위상동기회로의 블록도, 제30도는 제29도의 전압차연산기의 블록도, 제31도는 제29도의 비판독시의 타임차트, 제32도는 제29도의 판독시의 타임차트이다.

제29도에서 외부발진기(80)는 수정발진기등으로 구성되어 있다. 그리고 외부발진기(80)는 일정주기의 클록을 발생한다. 주파수 위상 비교기(81)는 외부발진기(80)의 출력클록과 전압제어발진기(76)의 동기 클록과의 위상을 비교하여 위상차에 따른 신호(위상차 신호)를 출력하는 것이다. 위상/전압 변환기(82)는 주파수 위상비교기(81)로부터의 위상차 신호를 전압으로 변환하는 것이다.

부분 등화기(15)는 상술한 바와 같이 코사인 등화기로 구성되어 있다. 전압차 연산기(79)는 A/D 변환기로 구성되는 샘플회로와, 제30도에 나타낸 위상차연산회로로 된다. 그리고 전압차 연산기(79)는 샘플회로에 의해 동기 클록으로 등화후의 신호를 샘플한다. 전압차연산기(79)는 샘플된 신호의 진폭으로부터 위상차를 나타낸 전압신호를 연산한다.

전압제어필터(77)는 전압차 연산기(79) 또는 위상/전압변환기(82)로부터의 전압신호의 고주파 성분을 컷하기 위한 것이며 적분회로로 구성된다. 이 적분회로는 입력저항 R1과, 입력저항R1과 그라운드간에 설치된 전류조정용 저항 R2와 콘덴서 C로 구성된다. 따라서 이 적분회로는 주지의 적분형 수동필터를 형성하고 있다.

전압제어 발진기(76)는 전압에 따른 위상의 동기 클록을 발생하는 것이다. 이 동기클록은 주파수 위상비교기(81) 및 전압차연산기(79)에 출력된다. 전환회로(83)는 헤드의 판독시에는 전압제어필터(77)를 전압차 연산기(79)에 접속하고, 헤드의 비판독시에는 전압제어필터(77)를 위상/전압변환기(82)에 접속하기 위한 것이다.

제30도에 의해 전압차 연산기(79)의 위상차 연산회로에 대하여 설명한다.

3치 판정회로(790)는 샘플치Y(n)을 2개의 슬라이스레벨 S1, S2와 비교하여[+1], [0], [-1]의 판정치 X(n)으로 판정하는 것이다. 제1의 지연소자(791)는 샘플치Y(n)을 1샘플 지연시켜서 Y(n-1)을 얻는 것이다. 제2의 지연소자(792)는 판정치X(n)을 1샘플 지연시켜서 X(n-1)을 얻는 것이다. 제1의 승산기(793)는 Y(n-1)과 X(n)을 승산하는 것이다. 제2의 승산기(794)는 Y(n)과 X(n-1)을 승산하는 것이다. 가산기(795)는 제1의 승산기(793)의 출력Y(n-1)·X(n)으로부터 제2의 승산기(794)의 출력Y(n)·X(n-1)을 빼서 위상차 △τ(n)을 얻는 것이다.

다음에 제29도의 회로의 동작을 설명한다. 자기디스크 매체의 신호를 헤드가 판독하고 있을 때는 전환회로(83)에 의해 전압제어필터(77)를 전압차 연산기(79)에 접속한다. 그리고 부분등화기(15), 전압차 연산기(79), 전압제어필터(77), 전압제어 발진기(76)에 의해 PLL루프를 형성한다.

이 PLL루프에서는 판독시에는 디스크 매체로부터 판독된 신호를 부분응답 재생을 위한 등화기인 부분등화기(15)에 의해 파형등화한다. 제32도에 나타낸 바와 같이 등화된 신호는 전압차 연산기(79)의 A/D변환기로 전압제어 발진기(76)의 동기 클록의 타이밍으로 샘플된다. 샘플치Y(n)은 3치 판정회로(790)에 의해 3치 판정된다.

제32도에 나타낸 바와 같이 샘플치Y(n)의 진폭과 기준전압a와의 차△a가 위상차 △T(n)에 비례한다. 제30도에 나타낸 전압차 연산기(79)의 위상차 연산회로는 위상차 △τ(n)을 상기한 식으로 연산한다. 즉 가산기(795)에 의해 제1의 승산기(793)의 출력Y(n-1)·X(n)과 제2의 승산기(794)의 출력Y(n)·X(n-1)과의 차를 구한다. 이 가산기(795)의 전압출력△τ(n)은 Y(n-1)·X(n)-Y(n)·X(n-1)이다.

전압차 연산기(79)는 이 전압신호를 전압제어필터(77)에 출력한다. 전압제어필터(77)는 콘덴서C에 의해 이 전압신호를 평활화한다. 그리고 전압제어필터(77)의 출력에 의해 전압제어 발진기(76)를 제어한다. 이에 따라 전압제어 발진기(76)의 출력인 클록을 판독신호에 동기 시킨다.

한편 판독시 이외일 때는 전환회로(83)에 의해 전압제어필터(77)를 위상/전압 변환기(82)에 접속한다. 이에따라 외부 발진기(80), 위상비교기(81), 위상/전압변환기(82), 전압제어필터(77) 및 전압제어 발진기(76)에 의해 PLL루프를 형성한다.

이 동작을 제31도에 의해 설명한다. 외부발진기(80)의 출력과 전압제어발진기(76)의 출력을 주파수 위상비교기(81)에 입력한다. 주파수 위상비교기(81)에 의해 외부발진기(80)의 출력과 전압제어발진기(76)의 출력과의 위상차에 대응한 신호가 출력된다. 그 위상차신호에 대응한 전압신호가 위상/전압변환기(82)에 의해 출력된다. 그리고 이 전압을 전압제어필터(77)에 의해 평활화하여 전압제어 발진기(76)를 제어한다.

이와 같이 하여 전압제어필터를 적분회로로 된 수동필터로 구성하였기 때문에 전압제어필터를 간단하게 또 값싸게 구성할 수 있다. 또 자기디스크의 반경방향의 주파수 특성의 상이는 전압제어발진기(76)에 의해 어느정도 흡수할 수 있다.

본 실시예에서는 부분 등화기를 아날로그 출력의 것으로 설명하였으나 제1도에 나타낸 바와 같이 코사인 등화기 전에 A/D 변환기를 설치하고, 또 코사인 등화기를 디지털의 것으로 구성하여도 좋다. 이 경우에는 전압차 연산기(79)의 A/D변환기는 불필요하다.

이와 같이 위상동기회로의 전압제어 필터를 적분형필터로 구성하였으므로 구성이 간단해진다. 또 적분형필터를 사용하였기 때문에 값싸게 구성할 수 있다.

다음에 MR헤드를 사용했을 때의 위상동기회로의 변형례에 대하여 설명한다.

위상동기회로에서 위상오차치 △τ(n)은 상술한 바와 같이 하기 관계식으로 나타난다.

△τ (n)=Y(n)·X(n-1)-Y(n-1)·X(n)

그리고 전압제어 발진기는 이 위상오차치 △τ(n)이 0이 되는 동기 클록을 발생한다.

제33도에 나타낸 바와 같이 위상동기하고 있는 경우에 비해 위상동기하고 있지 않는 경우에는 다음과 같이 된다. 즉 예(1)에 나타낸 바와 같이 연속하는 2개의 데이터의 판정치가(1, 1)인 경우에 위상오차치 △τ(n)은상술한 관계식으로부터 다음과 같이 된다.

△τ (n)=Y(n)·1-Y(n-1)·1=Y(n)-Y(n-1)

즉 각각 [1]로 판정하였을 때의 데이터의 레벨차가 위상오차로서 검출된다.

마찬가지로 예(2)에 나타낸 바와 같이 연속하는 2의 데이터의 판정치가(1, 0)인 경우에는 위상오차치△τ(n)은 상술한 관계식으로부터 다음과 같이 된다.

△τ (n)=Y(n)·-1-Y(n-1)·0=-Y(n)

즉 이번에는 [0]으로 판정하였을 때의 데이터의 레벨이 위상오차로서 검출된다. 이와 같이 위상동기 방식은 데이터와 클록의 위상오차를 시간 영역이 아니고 레벨의 변화로서 검출한다. 그리고 이것을 위상동기회로에 피드백함으로써 위상동기 제어를 하는 것이었다.

그런데 자기디스크 매체의 재생에 MR헤드를 사용한 경우에는 제34도에 나타낸 바와 같이 판독파형의 정부의 비대칭이 발생한다. 이 파형 비대칭은 결과로서 판정치[0]일 때의 오프셋 오차 △E로서 나타난다. 예를들어 제34도의 예(3)의 경우에는 위상오차치 △τ(n)은다음과 같이 된다.

△τ (n)=Y(n)·1-Y(n-1)·0=Y(n)=△E

마찬가지로 제34도의 예(4)의 경우에는 위상오차치△τ(n)은 다음과 같이 된다.

△τ (n)=Y(n)·0-Y(n-1)·-1=Y(n-1)=△E

따라서 제34도에 나타낸 바와 같이 데이터와 클록이 동기하고 있는 상태에서도[0]을 포함한 데이터에 대해서는 위상오차치는 본래의 오차에 더하여 △E를 포함하게 된다.

이 때문에 그후의 데이터와의 동기가 깨져버려서 복조오차를 발생하는 원인이 되었었다.

여기서는 판독헤드에 MR헤드를 사용한 경우에 판독파형의 비대칭에 의한 위상보정오차를 방지하기 위한 오상동기회로를 나타낸다.

제35도는 본 발명의 위상동기회로의 다른 변형례 블록도, 제36도는 제35도의 오차검출회로의 회로도, 제37도는 제35도의 구성의 타임차트이다.

제35도에서 제1도에 나타낸 것과 동일한 것은 동일기호로 나타낸다. 제35도에 나타낸 바와 같이 위상동기 회로는 2치/3치 판정기(84)와, 위상비교기(85)와, 전압제어발진기(VC0)(76)를 갖는다. 2치/3치 판정기(84)는 판독신호의 갭 패턴중에서 진폭치 Yn을 2치 판정하고, 데이터 패턴중에서 진폭지 Yn을 3치 판정한다. 위상비교기(85)는 진폭치Yn과 잔정치 Xn으로부터 위상오차치△τn을 산출한다.

오차검출회로(86)는 2치/3치 판정전환신호와 데이터판독신호로부터 판독신호가 갭 패턴의 측정영역인 것을 검출하고 진폭치Y(n)과 판정치X(n)으로부터 오프셋 오차지△E를 검출한다. 그리고 오차검출회로(86)는 그 오프셋 오차치△E를 보존하고, 또 판정치X(n)이 [0]일때만 오프셋 오차지 △E를 출력한다.

감산기(87)는 진폭치 Y(n)으로부터 오프셋 오차치△E를 감산하고, 감산출력(Yn-△E)을 위상비교기(85)에 출력한다.

오차검출회로(86)에 대하여 제36도에 의해 설명한다.

제36도에 나타낸 바와 같이 복호기(820)는 판정치X(n)을 복호하고 복호신호 S1을 출력한다. 복호신호 S1은 판정치 X(n)이 [0]인 경우에는 로 레벨의 출력을 발생하고, 그 이외의 경우에는 하이레벨의 출력을 발생한다.

AND게이트(821)는 도시하지 않은 제어회로로부터의 2치/3치 판정전환 신호가 하이레벨이며, 데이터 판독신호가 하이레벨이며, 또 복호신호 S1이 로 레벨일 때에만 VCO클록을 클록S2로서 출력하는 것이다. 즉 갭 패턴의 측정영역에서 판정치 X(n)이 O일 때에만 클록을 출력한다.

시프트레지스터(822)는 4단의 시프트 레지스터(822a∼822d)로 구성되어 있다. 4단의 시프트레지스터(822a∼822d)에는 각각 상술한 클록이 입력되어 있다. 또 4단의 시프트레지스터(822a∼822d)의 초단의 시프트레지스터(822a)에는 진폭치Y(n)의 최상위 비트가 입력되어 있다.

반전회로(823a∼823d)는 각각 시프트레지스터(822a∼822d)의 출력 S3∼S6을 반전한다. AND게이트(824a)는 각 반전회로(823a∼823d)의 출력의 AND를 취하는 것이다. AND게이트(824b)는 각 시프트레지스터(822a∼822d)의 출력S3∼S6의 AND를 취하는 것이다. OR게이트(825)는 AND게이트(824a, 824b)의 출력의 OR를 취하는 것이다.

감산기(826)는 진폭치Y(n)으로부터 A/D변환기(14)의 센터치를 빼는 것이다. 레지스터(827)는 AND게이트(825)의 신호S7에 의해 감산기(826)의 출력을 보존하는것이다.

반전회로(828)는 복호기(820)의 복호출력S1을 반전하는 것이다. AND게이트(829)는 반전회로(828)의 출력에 대응하여 레지스터(827)의 오프셋 오차치△E를 출력하는 것이다.

우선 제35도의 구성의 동작을 설명한다.

판독헤드의 판독신호는 헤드IC회로(1l)의 콘덴서로 구성되는 AC커플링에 의해 직류성분이 컷된다. 게인제어 증폭기 및 등화필터(12, 13)에서는 게인제어 증폭기(12)가 입력되는 판독신호에 소정의 게인을 부여하여 출력한다.

또한 등화필터(13)는 (1+D)의 특성을 가지며, 게인제어 증폭기의 출력을 고정등화한다. 다음에 A/D변환기(14)는 등기 클록에 의해 nT+τ시에 샘플링하여 디지털 샘플치를 출력한다. 코사인 등화기(15)는 디스크의 반경방향의 부분 응답특성에 따라 디지털 샘플치를 자동등화하여 진폭치Y(n)을 출력한다.

한편 제37도에 나타낸 바와 같이 데이터 패턴 영역전에 힝성된 갭 패턴영역은 판정치[1]과 [-1]이 교대로 출현하는 영역이다. 여기서는 2치/3치 판정기(84)가 2치 판정을 한다. 그리고 이 2치 판정치와 진폭치에 대응하여 위상비교기(85)가 상술한 관계식에 의해 위상오차를 연산하여 전압제어발진기(76)를 제어한다. 이에따라 갭 패턴에서는 클록의 위상이 동기하고 있다.

이 판정치[1]과 [-1]이 교대로 출현하는 갭 패턴 영역에서는 MR헤드의 오프셋 오차치는 나타나지 않는다. 한편 데이터 패턴 영역에서는 판정치[0]이 출현하기 때문에 오프셋 오차치가 나타난다. 데이터 패턴영역에서 오프셋 오차를 측정하고 있어서는 시간이 맞지 않으므로 갭 패턴중에서 오프셋 오차량을 계측한다.

이를 위해 갭 패턴영역내에 3치의 측정영역을 형성한다. 이 영역은 상술한 2치의 영역 뒤에 형성된다. 즉 2치에서의 위상동기 후에 오프셋 오차의 검출을 하도록 한다. 이 측정영역에 판정치[0]이 복후 연속하는 패턴을 형성한다. 제37도에 나타낸 바와 같이 여기서는 정치[0]이 2개 연속하면 판정치[-1]이 2개 연속하고, 다시 판정치[0]이 2개 연속하는 패턴을 사용하고 있다.

이와 같이 판정치[0]이 연속하는 영역을 형성하면 가끔 판정치[0]이 된 진폭치에 의한 오프셋 오차의 측정을 방지할 수 있다. 이에 따라 오프셋 오차를 정확히 검출할 수 있다.

따라서 오차검출회로(86)는 2치/3치 판정 전환신호와, 데이터 패턴의 선두로부터 하이레벨이 되는 데이터판독신호로부터 측정영역을 검출하여 판정치X(n)이 [0]일 때의 진폭치Y(n)으로부터 오프셋 오차치△E를 산출하여 이를 보존한다.

그리고 데이터 패턴영역에서 판정치X(n)이 [0]이라 는사실에 입각해서 오차검출회로(86)는 이 오프셋 오차치△E를 감산기(87)에 출력한다. 따라서 제37도에 나타낸 바와 같이 감산기(87)는 판정치X(n)이 [0]일 때에만 진폭치Y(n)으로부터 오프셋 오차치△E를 뺀다.

한편 판정치 X(n)이 [1] 또는 [-1]일 때는 오차검출회로(86)는 오프셋 오차치를 출력하지 않기 때문에 감산기(87)는 진폭치Y(n)을 그대로 출력한다. 즉 감산기(87)는 단순한 버퍼의 역할을 수행한다.

이와 같이 하여 MR헤드의 오프셋 오차지 △E를 뺀 진폭치Y(n)은 위상비교기(85)에 입력한다. 이에 따라 위상비교기(85)에서는 상술한 위상오차 산출방식에 의한 연산이 실행되어 위상오차 △τ(n)이 연산된다. 이 때문에 전압제어발진기(76)는 이 위상오차로 제어되기 때문에 입력신호에 위상동기한 클록을 발생한다.

제36도의 구성의 동작을 설명한다.

복호기(820)는 판정치X(n)을 복호하여 판정치X(n)이 [0]인 경우에 로 레벨의 출력을 발생한다. 또 2치/3치 판정전환 신호는 갭 패턴의 측정영역의 개시시점으로부터 하이레벨로 된다. 또 데이터 판독신호는 데이터패턴영역의 개시시점으로부터 로 레벨로 된다.

AND게이트(821)는 2치/3치 판정전환신호가 하이레벨이며, 데이터 판독신호가 하이레벨이며, 또 복호신호S1이 로 레벨일 때에만 VCO클록을 클록S2로서 출력한다. 즉 갭 패턴 측정영역에서 판정치X(n)이 0일 때에만 클록S2를 출력한다.

다음에 4단의 시프트레지스터(822a∼822d)의 초단의 시프트레지스터(822a)에는 진폭치Y(n)의 최상의 비트가 입력되어 있다. 따라서 판정치X(n)이 [0]일 때의 진폭치Y(n)의 최상위 비트가 순차적으로 시프트레지스터(822a∼822d)에 세트된다. 여기서 진폭지Y(n)의 최상위 비트는 진폭치가 A/D변환기(14)의 센터전압 이상이면 [1]이다. 반대로 진폭치가 A/D변환기(14)의 겐터전압 미만이면[0]이다.

따라서 제37도에 나타낸 바와 같이 측정영역중의[0]의 판정치 X(n)의 진폭치 Y(n)이 모두 센터전압 이상이면 각 플립플롭(822a∼822d)의 출력S3∼S6은 하이레벨이 된다. 이 때문에 AND게이트(825)의 출력S7이 하이레벨이 된다. 이에 따라 레지스터(827)는 감산기(826)의 진폭치Y(n)으로부터 센터전압을 뺀 오프셋 오차치△E를 보존한다.

여기서 측정영역중의 [0]의 판정치 X(n)의 진폭치Y(n)이 모두 센터전압미만일 경우에는 각 플립플롭(822a∼822d)의 출력 S3∼S6은 로 레벨이 된다. 이 때문에 AND게이트(825)의 출력 S7이 하이레벨이 된다. 이에 따라 레지스터(827)는 감산기(826)의 진폭지Y(n)으로부터 센터전압을 뺀 오프셋 오차치△E를 보존한다.

이와 같이 측정영역중의 [0]의 판정치 X(n)의 진폭치Y(n)이 모두 센터전압 이상의 경우와 센터전압 미만의 경우의 두가지로 오프셋 오차를 측정한 것은 MR헤드의 특성에 따라 오프셋치가 센터전압 이상의 경우와 미만의 경우가 있기 때문이다.

또 [0]의 판정치X(n)의 진폭치 Y(n)이 모두 센터전압이상의 경우와 모두 센터전압 미만의 경우를 측정영역으로 한 것은 갭 패턴 영역에서의 안정된 오프셋치를 검출하기 위해서이다.

한편 복호기(80)의 복호출력 S1은 반전회로(28)에 의해 반전돠어 AND게이트(829)에 입력한다. 따라서 AND게이트(829)는 판정치X(n)이 [0]인 경우에만 레지스터(827)의 오프셋 오차지△E를 감산기(87)에 출력한다. 또 판정치X(n)이 [1] 또는 [-1]일 경우에는 AND게이트(829)는 [0]을 출력한다.

따라서 제37도에 나타낸 바와 같이 감산기(87)는 판정치X(n)이 [0]일 때에만 진폭치 Y(n)으로부터 오프셋오차치△E를 뺀다.

한편 판정치X(n)이 [1] 또는 [-1]일 때는 오차검출회로(86)는 [0]을 출력하기 때문에 감산기(87)는 진폭치Y(n)을 그대로 출력한다. 즉 감산기(87)는 단순한 버퍼의 역할을 수행한다.

이와 같이 하여 갭 패턴중으로부터 MR헤드의 오프셋량을 검출하여 데이터 패턴의 진폭치로부터 뺀다. 이 때문에 MR헤드특유의 파형 비대칭에 의한 VCO 클록의 오차를 저감할 수 있다. 또 모두 논리회로로 구성하였기 때문에 LSI화에 적합하다.

이상, 본 발명을 실시예에 의해 설명하였으나, 본 발명의 취지의 범위내에서 여러가지 변형이 가능하며, 이것들을 본 발명의 범위로부터 배제하는 것이 아니다.

Claims (26)

1. 기억디스크로부터 헤드가 판독한 신호를 재생하는 PRML 재생장치에 있어서,

   상기 판독신호를 파형등화하는 파형등화 회로와;

   등화출력과 상하 슬라이스 레벨을 비교하여 판정치를 얻은 후, 상기 판정치를 최대공산 복호하는 최대공산복호기와;

   상기 최대공산 복호기의 상기 상 슬라이스 레벨과 하 슬라이스 레벨간의 거리를 가변으로 설정하기 위한제어회로를 갖는 PRML 재생장치.
2. 제1항에 있어서, 복수의 헤드에 대응한 상기 거리를 유지하는 메모리를 더 가지며,

   상기 제어회로는 선택된 헤드에 대응하는 상기 거리를 상기 메모리로부터 판독하여 최대 공산 복호기에 설정하는 PRML 재생장치.
3. 제1항에 있어서,

   기상 최대 공산 복호된 m비트의 출력을 n비트(mn)로 변환하는 복호기와;

   상기 복호된 n비트의 출력으로부터 오차검출 및 정정을 하는 ECC회로를 더 가지며,

   상기 제어회로는 상기 상하슬라이스 레벨을 변화시켜서 상기 ECC회로의 검출오차가 최소가 되는 상기 설정거리를 측정하는 PRML 재생장치.
4. 제2항에 있어서,

   상기 최대공산 복호된 m비트의 출력을 n비트(mn)로 변환하는 복호기와;

   상기 복호된 n비트의 출력으로부터 오차검출 및 정정을 하는 ECC회로를 더 가지며,

   상기 제어회로는 상기 각 헤드마다 상기 상하 슬라이스 레벨을 변화시켜서 상기 ECC회로의 검출오차가 최소가 되는 상기 설정거리를 측정하여 상기 메모리에 저장하는 PRML 재생장치.
5. 제1항에 있어서, 복수의 헤드의 각각에 대하여 상기 기억디스크의 복수의 소정 실린더 위치의 각 상기 거리를 유지하는 메모리를 더 가지며,

   상기 제어회로는 선택된 헤드와 선택된 실린더 위치에 대응하는 상기 거리를 상기 메모리로부터 판독하여 상기 최대공산 복호기에 설정하는 PRML 재생장치.
6. 제1항에 있어서, 상기 최대공산 복호기는 상기 판정치에 따라 상기 상하 슬라이스 레벨을 변화시키는PRML재생장치.
7. 제1항에 있어서, 상기 파형등화 회로는 상기 제어회로로부터의 조정치를 설정하는 레지스터를 갖는PRML 재생장치.
8. 제7항에 있어서, 복수의 헤드의 각각에 대응한 상기 조정치를 저장하는 메모리를 더 가지며,

   상기 제어회로는 선택된 상기 헤드에 대응하는 상기 조정치를 상기 메모리로부터 판독하여 상기 레지스터에 설정하는 PRNM 재생장치.
9. 제7항에 있어서, 상기 파형 등화회로는 상기 판독신호에 게인을 부여하는 게인제어증폭기와;

   상기 게인제어 증폭기의 출력을 고정등화하는 전기필터와;

   상기 전기 필터의 출력을 디지털치로 변환하는 아날로그-디지털 변환기와;

   상기 아날로그-디지털 변꾄기의 출력을 등화하는코사인 등화기를 가지며,

   상기 제어회로는 상기 아날로그-디지털 변환기의 레지스터에 오프셋치를 설정하는 PRML 재생장치.
10. 제9항에 있어서, 상기 제어회로는 상기 헤드에 의한 판독을 하지 않은 상태에서 상기 코사인 등화기의 출력이 0이 되는 상기 아날로그-디지털 변환기의 오프셋치를 측정하는 PRML재생장치.
11. 제1항에 있어서, MR헤드로 구성된 상기 헤드를 구동하기 위한 구동회로를 더 가지며,

    상기 제어회로는 상기 헤드의 구동회로의 레지스터에 구동전류를 설정하는 PRML 재생장치.
12. 제11항에 있어서, 상기 파형등화회로는 상기 판독시에 게인을 부여하는 게인제어 증폭기와;

    상기 게인제어 증폭기의 출력을 고정 등화하는 전기필터와;

    상기 전기 필터의 출력을 디지털치로 변환하는 아날로그-디지털 변환기와;

    상기 아날로그-디지털 변환기의 출력을 등화하는 코사인 등화기를 가지며,

    상기 제어회로는 상기 헤드에 의해 판독을 한 상태에서 상기 코사인 등화기의 출력으로부터 상기 판독신호의 오차량이 최소가 되는 상기 헤드의 구동전류치를 측정하는 PRML 재생장치.
13. 제7항에 있어서, 상기 파형호화회로는 상기 판독신호에 게인을 부여하는 게인제어 증폭기와;

    상기 게인제어 증폭기의 출력을 고정등화하는 전기필터와;

    상기 전기필터의 출력을 디지털치로 변환하는 아날로그-디지털 변환기와;

    상기 아날로그-디지털 변환기의 출력을 등화하는 코사인 등화기를 가지며,

    상기 제어회로는 상기 전기필터의 레지스터에 필터의 조정치를 설정하는 PRML재생장치,
14. 제13항에 있어서, 상기 제어회로는 상기 헤드에 의한 판독을 한 상태에서 상기 코사인 등화기의 출력으로부터 상기 전기 필터의 조정치를 측정하는 PRML재생장치.
15. 제7항에 있어서, 상기 파형등화회로는, 상기 판독신호에 게인을 부여하는 게인제어 증폭기와;

    상기 게인제어 증폭기의 출력을 고정등화하는 전기필터와;

    상기 전기필터의 출력을 디지털치로 변환하는 아날로그-디지털 변환기와;

    상기 아날로그-디지털 변환기의 출력을 등화하는 코사인 등화기를 가지며,

    상기 제어회로는 상기 코사인 등화기의 레지스터에 등화계수를 설정하는 PRML재생장치.
16. 제15항에 있어서, 상기 제어회로는 상기 헤드에 의한 판독을 한 상태에서 상기 코사인 등화기의 출력으로부터 상기 코사인 등화기의 등화계수를 측정하는PRML재생장치.
17. 기억디스크로부터 헤드가 판독한 신호를 재생하는 PRML 재생장치에 있어서,

    상기 판독신호를 파형등화하는 파형등화회로와;

    등화출력과 상하 슬라이스 레벨을 비교하여 판정치를 얻은 후, 상기 판정치를 최대 공산복호하는 최대 공산복호기를 가지며,

    상기 최대공산 복호기는

    상기 등화출력과 상하 슬라이스 레벨을 비교하여 3치 판정함과 동시에 상기 판정결과에 따라 상기 상하 슬라이스 레벨을 변경하기 위한 3치 판정회로로서, 상기 3치 판정회로는 상기 등화출력과 상기 상 또는 하 슬라이스레벨과, 상기 판정결과 및 다음의 상기 상 또는 하 슬라이스 례밸과의 대응 테이블을 저장하는 메모리로 구성된 것과;

    상기 3치 판정신호를 보존하는 데이터 버퍼와;

    연속하는 3치 판정신호로부터 오차를 검출하여 상기 데이더버퍼의 3치 판정신호를 정정하는 정정회로를 갖는 PRML 재생장치.
18. 제17항에 있어서, 상기 메모리는 상기 대응 테이블을 상기 복수의 헤드의 각각에 대응하여 저장하는 PRML 재생장치,
19. 제17항에 있어서, 상기 데이터 버퍼에 예정수의 데이터[0]이 보존된 것에 대응하여 어드레스 마크검출신호를 발생하는 어드레스 마크 검출회로를 더 설치한 PRNM 재생장치.
20. 기억디스크로부터 헤드가 판독한 신호를 재생하 PRML 재생장치에 있어서, 상기 판독신호를 파형등화하는 파형등화회로와;

    등화출력과 상하 슬라이스 레벨을 비교하여 판정치를 얻은 후, 상기 판정치를 최대공산 복호하는 최대공산 복호기를 가지며, 상기 파형등회로는,

    상기 판독신호에 게인을 부여하는 게인제어 증폭기와;

    상기 게인제어 증폭기의 출력을 고정등화하는 전기필터와;

    상기 전기필터의 출력을 디지털치로 변환하는 아날로그-디지털 변환기와;

    상기 아날로그-디지털 변환기의 출력을 등화하는코사인 등화기와;

    상기 등화출력으로부터 목표진폭을 감산하여 n비트의 진폭오차신호를 발생하는 감산기와;

    각각 비트의 무게에 상응하는 전류를 상기 게인제어 증폭기에 출력하는 m(mn)개의 차지펌프회로와;

    상기 n비트의 오차신호중, 풀인시에는 상위 m비트를 선택하고, 정상시에는 상기 하위비트를 선택하여 상기 차지펌프회로에 출력하기 위한 멀티플렉서를 갖는 PRNM 재생 장치.
21. 제20항에 있어서, 상기 각 차지펌프회로는 풀인/정상동작신호에 따라 전류치가 제어되는 PRNM 재생장치.
22. 기억디스크로부터 헤드가 판독한 신호를 재생하는PRML 재생장치에 있어서,

    상기 판독신호를 파형등화하는 파형등화 회로와;

    등화출력을 상하 슬라이스 레벨과 비교하여 판정치를 얻은 후, 상기 판정치를 최대공산 복호하는 최대공산복호기와; 상기 판독한 신호에 위상동기한 클록을 발생하는 위상동기 회로를 가지며,

    상기 위상동기 회로는

    입력되는 전압에 대응한 위상의 클록을 발생하기 위한 전압제어 발진회로와; 상기 등화출력에 의거해서 n비트의 위상오차 신호를 발생하는 위상오차 검출기와; 각각 비트의 무게에 상응한 전류를 상기 전압제어 발진기에 출력하는 m (mn)개의 차지 펌프회로와; 상기 n비트의 오차신호중, 풀인시는 상위비트를 선택하고 정상시는 하위 m비트를 선택하여 상기 차지 펌프회로에 출력하기 위한 멀티플렉서를 갖는 PRML 재생장치.
23. 제22항에 있어서, 상기 차지 펌프회로는 풀인/정상동작신호에 따라 전류치가 제어되는 PRML재생장치.
24. 기억디스크로부터 헤드가 판독한 신호를 재생하는 PRML 재생장치에 있어서,

    상기 판독신호를 파형등화하는 파형등화회로와;

    등화출력을 상하 슬라이스 레벨과 비교하여 판정치를 얻은 후, 상기 판정치를 최대공산 복호하는 최대공산복호기와;

    상기 판독신호에 위상동기한 클록을 발생하는 위상동기회로를 가지며, 상기 위상동기회로는

    입력되는 전압에 대응한 위상의 클록을 발생하는 전압제어 발진기와;

    상기 등화출력과 상기 클록과의 위상차를 전압차로 변환하는 전압차 연산기와;

    상기 전압차 연산기의 출력을 평활화하여 상기 전압제어발진기에 출력하기 위한 적분형 필터를 갖는 PRML 재생장치.
25. 기억디스크로부터 헤드가 판독한 신호를 재생하는 PRML 재생장치에 있어서,

    상기 판독신호를 파형등화하는 파형등화회로와;

    등화출력을 상하 슬라이스 레벨과 비교하여 판정치를 얻은 후, 상기 판정치를 최대공산 복호하는 최대공산복호기와;

    상기 판독신호에 위상동기한 클록을 발생하는 위상동기회로를 가지며,

    상기 위상동기회로는

    상기 등화출력의 3치 판정을 하는 3치 판정기와; 상기 판독신호의 갭 패턴중의 등화출력으로부터 상기 3치 판정치가 0일때의 오프셋 오차를 검출하여 보존하는 오차검출기와;

    상기 판독신호의 데이터 패턴중의 3치 판정치가 0일 때의 등화출력으로부터 상기 검출오차치를 빼는 감산기와;

    상기 감산된 등화출력과 상기 3치 판정치로부터 위상오차치를 산출하는 위상비교기와;

    상기 위상오차치에 대응한 위상의 동기 클록을 발생하는 전압제어 발진기를 갖는 PRML재생장치.
26. 제25항에 있어서, 상기 오차검출기는 상기 3치 판정치가 0일 때에 상기 검출오차치를 상기 감산기에 출력하는 PRML 재생장치.