JPS63201954A - デイスク装置のアドレスマ−ク検出回路 - Google Patents
デイスク装置のアドレスマ−ク検出回路Info
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- JPS63201954A JPS63201954A JP3244187A JP3244187A JPS63201954A JP S63201954 A JPS63201954 A JP S63201954A JP 3244187 A JP3244187 A JP 3244187A JP 3244187 A JP3244187 A JP 3244187A JP S63201954 A JPS63201954 A JP S63201954A
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- 238000001514 detection method Methods 0.000 title claims abstract description 27
- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ディスク装置のデータの読出しおよび書込
み時、フォーマット中のアドレスマーク部を検出するア
ドレスマーク検出回路に関するものである。
み時、フォーマット中のアドレスマーク部を検出するア
ドレスマーク検出回路に関するものである。
［従来の技術］
第４図は例えば、三菱固定ディスク装置（Ｍ４８７５）
の保守図面集（昭和６０年４月）のＰＣＡ、ＮＪ ＲＷ
Ｄ （１／４）に示された、従来のアドレスマーク検
出回路の回路図であり、図において（１）〜（４）は単
安定マルチバイブレーク（以下マルチバイブレークとす
る）、（５）はオア回路、（６）はバッファ回路、（７
）〜（１０）は固定抵抗、（１１）はプルアップ抵抗、
（１２）〜（１５）はコンデンサである。また第５図°
は、第４図に示した従来のアドレスマーク検出回路のタ
イミングチャート図である。
の保守図面集（昭和６０年４月）のＰＣＡ、ＮＪ ＲＷ
Ｄ （１／４）に示された、従来のアドレスマーク検
出回路の回路図であり、図において（１）〜（４）は単
安定マルチバイブレーク（以下マルチバイブレークとす
る）、（５）はオア回路、（６）はバッファ回路、（７
）〜（１０）は固定抵抗、（１１）はプルアップ抵抗、
（１２）〜（１５）はコンデンサである。また第５図°
は、第４図に示した従来のアドレスマーク検出回路のタ
イミングチャート図である。
次に第５図を用いて第４図の動作を説明する。
ディスク装置のアドレスマーク部は通常ＤＣイレーズ状
態で書き込まれており、その間、リードコード信号（以
下訃Ｃ０ＤＥ信号とする）は“Ｌ″（又は“Ｈ”）の一
定状態が維持される。今、アドレスマークサーチ信号（
以下＾１４Ｅ信号とする）が“■”状態番こある場合、
マルチバイブレーク（１）は訃Ｃ０ＤＥ信号の立上りエ
ツジトリガは無視され、その出力Ｙ１はＬ”状態に保持
されるためアドレスマーク検出信号（以下へＭＦ信号と
する）は“Ｈ”状態で保持されている。
態で書き込まれており、その間、リードコード信号（以
下訃Ｃ０ＤＥ信号とする）は“Ｌ″（又は“Ｈ”）の一
定状態が維持される。今、アドレスマークサーチ信号（
以下＾１４Ｅ信号とする）が“■”状態番こある場合、
マルチバイブレーク（１）は訃Ｃ０ＤＥ信号の立上りエ
ツジトリガは無視され、その出力Ｙ１はＬ”状態に保持
されるためアドレスマーク検出信号（以下へＭＦ信号と
する）は“Ｈ”状態で保持されている。
へＭＥ信号が“１１”→“Ｌ”状態になると、マルチバ
イブレータ（１）はＲ−ＣＯＤＥ信号の立上りエツジで
トリガされ、その出力Ｙ、は固定抵抗（７）とコンデン
サ（１２）により設定されたパルス幅Ｔ 、 （Ｔ 、
はアドレスマーク部を除く訃Ｃ０ＤＥ信号の最長パルス
周期より大きく設定しである。）の“■（”レベルパル
スとなるが、アドレスマーク部以外はＲ−ＣＯＤＥ信号
による再トリガにより、出力パルスが延長されるため、
出力Ｙ１はＨ”状態が継続される。アドレスマーク部に
なると、Ｒ−ＣＯＤＥ信号は“Ｌ”状態となるため、最
後のトＣ０ＤＥ信号の再トリガからＴ、ｆ＆に出力Ｙ１
は“Ｈ”→“Ｌ”状態に変化する。この出力Ｙ１の立下
りエツジにより、固定抵抗（８）とコンデンサ（１３）
により設定されたパルス幅Ｔ、を持つマルチバイブレー
タ（２）と、固定抵抗（９）とコンデンサ（１４）によ
り設定されたパルス幅Ｔ３を持つマルチバイブレータ（
３）がトリガされ、出力Ｙ、にはパルス幅Ｔ２の“Ｌ″
レベルパルス、また出力Ｙ、にはパルス幅Ｔ、のＨ”レ
ベルパルスが出力される（但し、Ｔ ２＞ Ｔ ａに設
定されている）、出力Ｙ２およびＹ、を入力とするオア
回路（５）の出力Ｙ、はＴ ｚ Ｔ ｓ ＝ Ｔ ４
の期間で“Ｌ”状態となり、この期間、マルチバイブレ
ータ（４）は出力Ｙ、の立上りエツジでトリガ可能な待
機状態となり、アドレスマーク部の後の最後の訃Ｃ０Ｄ
Ｅ信号の立上りにより、マルチバイブレータ（１）の出
力Ｙ、は“Ｈ”状態となり、この出力Ｙ１の“Ｌ”→“
Ｈ“の立上りエツジにより、固定抵抗（１Ｇ）とコンデ
ンサ（１５）により設定されたパルス幅Ｔ４を持つマル
チバイブレーク（４）の出力端子（））からへＭＦ信号
すなわちアドレスマーク検出信号を出力する。Ａｌ４Ｅ
信号はこの＾１４Ｆ信号を確認した後、１１ Ｌ １１
→′Ｈ”状態に変化し、初期状態に戻る。
イブレータ（１）はＲ−ＣＯＤＥ信号の立上りエツジで
トリガされ、その出力Ｙ、は固定抵抗（７）とコンデン
サ（１２）により設定されたパルス幅Ｔ 、 （Ｔ 、
はアドレスマーク部を除く訃Ｃ０ＤＥ信号の最長パルス
周期より大きく設定しである。）の“■（”レベルパル
スとなるが、アドレスマーク部以外はＲ−ＣＯＤＥ信号
による再トリガにより、出力パルスが延長されるため、
出力Ｙ１はＨ”状態が継続される。アドレスマーク部に
なると、Ｒ−ＣＯＤＥ信号は“Ｌ”状態となるため、最
後のトＣ０ＤＥ信号の再トリガからＴ、ｆ＆に出力Ｙ１
は“Ｈ”→“Ｌ”状態に変化する。この出力Ｙ１の立下
りエツジにより、固定抵抗（８）とコンデンサ（１３）
により設定されたパルス幅Ｔ、を持つマルチバイブレー
タ（２）と、固定抵抗（９）とコンデンサ（１４）によ
り設定されたパルス幅Ｔ３を持つマルチバイブレータ（
３）がトリガされ、出力Ｙ、にはパルス幅Ｔ２の“Ｌ″
レベルパルス、また出力Ｙ、にはパルス幅Ｔ、のＨ”レ
ベルパルスが出力される（但し、Ｔ ２＞ Ｔ ａに設
定されている）、出力Ｙ２およびＹ、を入力とするオア
回路（５）の出力Ｙ、はＴ ｚ Ｔ ｓ ＝ Ｔ ４
の期間で“Ｌ”状態となり、この期間、マルチバイブレ
ータ（４）は出力Ｙ、の立上りエツジでトリガ可能な待
機状態となり、アドレスマーク部の後の最後の訃Ｃ０Ｄ
Ｅ信号の立上りにより、マルチバイブレータ（１）の出
力Ｙ、は“Ｈ”状態となり、この出力Ｙ１の“Ｌ”→“
Ｈ“の立上りエツジにより、固定抵抗（１Ｇ）とコンデ
ンサ（１５）により設定されたパルス幅Ｔ４を持つマル
チバイブレーク（４）の出力端子（））からへＭＦ信号
すなわちアドレスマーク検出信号を出力する。Ａｌ４Ｅ
信号はこの＾１４Ｆ信号を確認した後、１１ Ｌ １１
→′Ｈ”状態に変化し、初期状態に戻る。
［発明が解決しようとする問題点］
従来のアドレスマーク検出回路は以上のように構成され
ていたので、固定抵抗およびコンデンサのバラツキによ
り、検出範囲が変動するという問題点があった。
ていたので、固定抵抗およびコンデンサのバラツキによ
り、検出範囲が変動するという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、抵抗およびコンデンサを使用せず、ロジック
回路により精度が高く、安定したアドレスマーク検出回
路を得ることを目的としている。
たもので、抵抗およびコンデンサを使用せず、ロジック
回路により精度が高く、安定したアドレスマーク検出回
路を得ることを目的としている。
Ｌ問題点を解決するための手段〕
この発明に係るアドレスマーク検出回路は、ディスク装
置内のクロック信号、例えばリードクロック信号あるい
はリファレンスクロック信号等を利用して、カウンタと
フリップフロップ回路の組み合わせにより、フォーマッ
ト内のアドレス部の始まりを示す、特定バイト長のアド
レスマーク部を検出するようにしたものである。
置内のクロック信号、例えばリードクロック信号あるい
はリファレンスクロック信号等を利用して、カウンタと
フリップフロップ回路の組み合わせにより、フォーマッ
ト内のアドレス部の始まりを示す、特定バイト長のアド
レスマーク部を検出するようにしたものである。
［作用］
この発明におけるアドレスマーク検出回路は、ディスク
装置内のクロック信号で、カウンタをカウントアツプす
ることにより、アドレスマークサーチ信号がオン状態で
ある期間において、フォーマットで指定した特定バイト
長のアドレスマーク部が見つかった場合に、アドレスマ
ーク検出信号を出力する。
装置内のクロック信号で、カウンタをカウントアツプす
ることにより、アドレスマークサーチ信号がオン状態で
ある期間において、フォーマットで指定した特定バイト
長のアドレスマーク部が見つかった場合に、アドレスマ
ーク検出信号を出力する。
「実施例」
以下、この発明の一実施例を図について説明する。第１
図はこの発明によるアドレスマーク検出回路の回路図で
あり、図において（１６）および（１））はデータ転送
周波数のクロック信号（以下ＣＬＯＣに信号とする）で
カウントアツプされ、リードコード信号（以下ｍτ信号
とする）でリセットされる、カスケードに接続された２
進カウンタ（以下カウンタとする）であり、（１８）は
これらのカウンタ（１６）および（１））の出力信号の
うち選択した２つの信号を入力とするアンド回路、（１
９）はデータ入力をプルアップし、アンド回路（１８）
の出力Ｘ＋をクロック入力とし、訃Ｃ０ＤＥ信号でリセ
ットされるフリップフロップ回路、（２０）はデータ入
力をプルアップし、７９７１７０１１回路（！９）の出
力端子（互）からの出力Ｘ、をクロック入力とし、アド
レスマークサーチ信号（以下ητ信号とする）でリセッ
トされ、出力端子（Ｑ）からアドレスマーク検出信号（
以下■信号とする）を出力するフリップフロップ回路で
ある。また、第２図は第１図に示したアドレスマーク検
出回路のタイミングチャー）・図である。
図はこの発明によるアドレスマーク検出回路の回路図で
あり、図において（１６）および（１））はデータ転送
周波数のクロック信号（以下ＣＬＯＣに信号とする）で
カウントアツプされ、リードコード信号（以下ｍτ信号
とする）でリセットされる、カスケードに接続された２
進カウンタ（以下カウンタとする）であり、（１８）は
これらのカウンタ（１６）および（１））の出力信号の
うち選択した２つの信号を入力とするアンド回路、（１
９）はデータ入力をプルアップし、アンド回路（１８）
の出力Ｘ＋をクロック入力とし、訃Ｃ０ＤＥ信号でリセ
ットされるフリップフロップ回路、（２０）はデータ入
力をプルアップし、７９７１７０１１回路（！９）の出
力端子（互）からの出力Ｘ、をクロック入力とし、アド
レスマークサーチ信号（以下ητ信号とする）でリセッ
トされ、出力端子（Ｑ）からアドレスマーク検出信号（
以下■信号とする）を出力するフリップフロップ回路で
ある。また、第２図は第１図に示したアドレスマーク検
出回路のタイミングチャー）・図である。
次に第２図を用いて第１図の回路の動作を説明する。η
τ信号が“Ｌ”状態の時、フリップフロップ回路（２０
）はリセット状態にあるため、ＡＭＦ信号は出力されな
い、今、ηぼ信号が“Ｌ”→“Ｈ”状態になると、カウ
ンタ（１６） （１７）はＣＬＯＣＫ信号によりカウン
トアツプされていくが、アドレスマーク部誉除くデータ
部では］信号によりリセットされるため、成る値以上に
カウントアツプすることはないが、アドレスマーク部に
入ると−「で酊τ信号は“Ｈ”状態を維持するため、カ
ウンタ（１６） （１７）はカウントアツプを続け、本
実施例の場合、例えば２０力ウント以上の期間、ｍ信号
が“Ｈ”状態の場合、アンド回路（１８）の出力Ｘ、が
“Ｌ″−“Ｈ”状態になり、７９７１７０１１回路（１
９）がセットされ出力端子（Ｑ）の出力Ｘ２は′Ｈ″→
“Ｌ”状態にセットされる。
τ信号が“Ｌ”状態の時、フリップフロップ回路（２０
）はリセット状態にあるため、ＡＭＦ信号は出力されな
い、今、ηぼ信号が“Ｌ”→“Ｈ”状態になると、カウ
ンタ（１６） （１７）はＣＬＯＣＫ信号によりカウン
トアツプされていくが、アドレスマーク部誉除くデータ
部では］信号によりリセットされるため、成る値以上に
カウントアツプすることはないが、アドレスマーク部に
入ると−「で酊τ信号は“Ｈ”状態を維持するため、カ
ウンタ（１６） （１７）はカウントアツプを続け、本
実施例の場合、例えば２０力ウント以上の期間、ｍ信号
が“Ｈ”状態の場合、アンド回路（１８）の出力Ｘ、が
“Ｌ″−“Ｈ”状態になり、７９７１７０１１回路（１
９）がセットされ出力端子（Ｑ）の出力Ｘ２は′Ｈ″→
“Ｌ”状態にセットされる。
アドレスマーク後の最初の゛ｒ］１１丁信号によりカウ
ンタ（１６） （１７）および７９７１７０１１回路（
１９）がリセットされ、フリップフロップ回路（１９）
の出力Ｘ２は“Ｌ”→“トＩ”状態に変化してフリップ
フロップ回路（２０）をセットし、フリップフロップ回
路（２０）の出力端子（Ｑ）からは罰「信号が出力され
る。ＴＲＴ信号は、この万Ｗ信号を確認した後“Ｈ”→
“Ｌ”状態に変化し、フリップフロップ回路（２０）を
リセットし初期状態に戻る。
ンタ（１６） （１７）および７９７１７０１１回路（
１９）がリセットされ、フリップフロップ回路（１９）
の出力Ｘ２は“Ｌ”→“トＩ”状態に変化してフリップ
フロップ回路（２０）をセットし、フリップフロップ回
路（２０）の出力端子（Ｑ）からは罰「信号が出力され
る。ＴＲＴ信号は、この万Ｗ信号を確認した後“Ｈ”→
“Ｌ”状態に変化し、フリップフロップ回路（２０）を
リセットし初期状態に戻る。
なお、上記実施例では２つめカウンタ（１６） （１７
）の８本の出力から２つを選択し、アンド回路（１８）
を通しこれを初段のフリップフロップ回路（１９）のク
ロック信号としていたが、本発明はこれに限られるもの
ではなく、例えば３つあるいは尋れ以上を選択して、こ
れらのアンドをとるようにしてもよく、さらに例えば第
３図に示すように、カウンタ（１６）および（１７）の
計８本の出力の内、いずれか１つを選択し、アンド回路
を設けずにこれを直接、フリップフロップ回路（１９）
のクロック信号にしてもよく、同様な効果を奏する。
）の８本の出力から２つを選択し、アンド回路（１８）
を通しこれを初段のフリップフロップ回路（１９）のク
ロック信号としていたが、本発明はこれに限られるもの
ではなく、例えば３つあるいは尋れ以上を選択して、こ
れらのアンドをとるようにしてもよく、さらに例えば第
３図に示すように、カウンタ（１６）および（１７）の
計８本の出力の内、いずれか１つを選択し、アンド回路
を設けずにこれを直接、フリップフロップ回路（１９）
のクロック信号にしてもよく、同様な効果を奏する。
［発明の効果］
以上のようにこの発明においては、ディスク装置内で使
用しているクロック信号を利用し、カウンタとフリップ
フロップ回路の組合わせにより、より安定した精度の高
いアドレスマーク検出回路を得ることができるという効
果が得られる。
用しているクロック信号を利用し、カウンタとフリップ
フロップ回路の組合わせにより、より安定した精度の高
いアドレスマーク検出回路を得ることができるという効
果が得られる。
第１図はこの発明によるアドレスマーク検出回路の一実
施例を示す回路図、第２図は第１図の回路のタイミング
チャート図、第３図はこの発明の他の実施例を示す回路
図、第４図は従来のディスク装置の回路図、第５図は第
４図の回路のタイミングチャート図である。 図において、（１６）と（１７）はカウンタ、（１８）
はアンド回路、（１９）と（２０）はフリップフロップ
回路、八ＭＥはアドレスマークサーチ信号、酊「はアド
レス ゛マーク検出信号、テ万αはクロック信号、Ｔ
ＴＱＩＩＴはリードコード信号である。 尚、図中、同一符号は同−又は相当部分を示す。
施例を示す回路図、第２図は第１図の回路のタイミング
チャート図、第３図はこの発明の他の実施例を示す回路
図、第４図は従来のディスク装置の回路図、第５図は第
４図の回路のタイミングチャート図である。 図において、（１６）と（１７）はカウンタ、（１８）
はアンド回路、（１９）と（２０）はフリップフロップ
回路、八ＭＥはアドレスマークサーチ信号、酊「はアド
レス ゛マーク検出信号、テ万αはクロック信号、Ｔ
ＴＱＩＩＴはリードコード信号である。 尚、図中、同一符号は同−又は相当部分を示す。
Claims (3)
- （１）ディスク装置において、データ転送周波数のクロ
ック信号を入力とするカスケード接続された２つのカウ
ンタを含むカウンタ手段と、 データ入力をプルアップし、上記カウンタ手段の複数の
出力信号の少なくとも１つをクロック信号とする第１の
フリップフロップ回路と、 同様にデータ入力をプルアップし、上記第１のフリップ
フロップ回路の出力端子（＠Ｑ＠）の出力をクロック信
号とする第２のフリップフロップ回路と、を備え、ディ
スク媒体に記録されたデータをディジタル化したリード
コード信号を上記カウンタ手段および第１のフリップフ
ロップ回路のリセット信号、アドレスマーク部検出状態
を示すアドレスマークサーチ信号を上記第２のフリップ
フロップ回路のリセット信号とし、第２のフリップフロ
ップ回路の出力端子（Ｑ）の出力をアドレスマーク検出
信号とすることを特徴とするディスク装置のアドレスマ
ーク検出回路。 - （２）上記カウンタ手段の複数の出力から１つが選択さ
れた場合に、この選択された出力が上記第１のフリップ
フロップ回路のクロック信号として直接接続されること
を特徴とする特許請求の範囲第１項記載のディスク装置
のアドレスマーク検出回路。 - （３）上記カウンタ手段の出力が複数個選択された場合
に、カウンタ手段がこれらの選択された出力を入力信号
とするアンド回路を備え、このアンド回路の出力が上記
第１のフリップフロップ回路のクロック信号となること
を特徴とする特許請求の範囲第１項記載のディスク装置
のアドレスマーク検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244187A JPS63201954A (ja) | 1987-02-17 | 1987-02-17 | デイスク装置のアドレスマ−ク検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244187A JPS63201954A (ja) | 1987-02-17 | 1987-02-17 | デイスク装置のアドレスマ−ク検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201954A true JPS63201954A (ja) | 1988-08-22 |
Family
ID=12359047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244187A Pending JPS63201954A (ja) | 1987-02-17 | 1987-02-17 | デイスク装置のアドレスマ−ク検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825570A (en) * | 1994-03-18 | 1998-10-20 | Fujitsu Limited | PRML regenerating apparatus having reduced number of charge pump circuits |
-
1987
- 1987-02-17 JP JP3244187A patent/JPS63201954A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825570A (en) * | 1994-03-18 | 1998-10-20 | Fujitsu Limited | PRML regenerating apparatus having reduced number of charge pump circuits |
| US5841602A (en) * | 1994-03-18 | 1998-11-24 | Fujitsu Limited | PRML regenerating apparatus |
| US5847891A (en) * | 1994-03-18 | 1998-12-08 | Fujitsu Limited | PRML regenerating apparatus |
| US6002538A (en) * | 1994-03-18 | 1999-12-14 | Fujitsu, Ltd. | PRML regenerating apparatus having adjusted slice levels |
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