JP3140298B2

JP3140298B2 - チャージポンプ型ｄ／ａコンバータ

Info

Publication number: JP3140298B2
Application number: JP06145338A
Authority: JP
Inventors: 正夫近藤; 友紀管谷; 浩幸田中; 昌英鐘江
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-06-03
Filing date: 1994-06-03
Publication date: 2001-03-05
Anticipated expiration: 2016-03-05
Also published as: JPH07336228A

Description

【発明の詳細な説明】

【０００１】（目次）産業上の利用分野従来の技術（図７、図８）発明が解決しようとする課題課題を解決するための手段（図１）作用実施例（ａ）一実施例の説明（図２乃至図６）（ｂ）他の実施例の説明発明の効果

【０００２】

【産業上の利用分野】本発明は、制御ループ内でデジタ
ル誤差信号からアナログ制御量を発生するチャージポン
プ型Ｄ／Ａコンバータに関する。

【０００３】近年の磁気ディスク及び光磁気ディスク装
置等の記録密度の向上のため、パーシャルレスポンス信
号化（Partial-response signaling）が利用されてい
る。特に、最尤逐次検出によるパーシャルレスポンス信
号化（ＰＲＭＬ：Partial-response signaling with ma
ximum-likelihood sequence detection)が好適とされて
いる。

【０００４】このようなパーシャルレスポンス再生シス
テムでは、ＡＧＣループやＰＬＬループ内の誤差信号
は、デジタル値で与えられる。このため、簡易な構成に
より、かかるデジタル誤差信号をアナログ制御量に変換
するコンバータが必要とされる。

【０００５】

【従来の技術】図７及び図８は従来技術の説明図であ
る。パーシャルレスポンス方式に用いられる自動利得制
御回路（ＡＧＣ回路）は、アナログ量によるフィードバ
ックループの他に、デジタルデータによるフィードバッ
クループを合わせ持つ。又、位相同期回路においても、
デジタルデータによるＰＬＬループを持つ。このデジタ
ルループ内において、デジタルの誤差信号をアナログ制
御量に変換するため、チャージポンプ型Ｄ／Ａコンバー
タが用いられる。

【０００６】図７に示すように、ＡＧＣのデジタルデー
タによる制御ループ内において、制御電圧を作成するた
めには、減算器９０により図示しないデジタル等化器を
経て得られる波形の離散データ（デジタル出力）から目
標値（デジタル振幅値）を差し引き、ｎビットの振幅誤
差信号を得る。この振幅誤差信号をｎ個のチャージポン
プ９１〜９ｎに入力して、電流値に変換する。

【０００７】ｎ個のチャージポンプ９１〜９ｎは、各々
ｎビットの各ビットの重みに応じた値の電流値に変換す
る。そして、そのｎ個のチャージポンプ９１〜９ｎの出
力の和が、図示しない低域通過フィルターで電圧に変換
され、ＡＧＣ制御電圧出力となる。

【０００８】同様に、パーシャルレスポンス方式の位相
同期ループ回路は、図８に示すように、図示しない位相
誤差検出器からの７ビットのデジタルの位相誤差信号の
各々のビット出力を７個のチャージポンプ８１〜８７に
入力して、ビットの重みに対応する電流値に変換してい
た。そして、７個のチャージポンプ８１〜８７の出力の
和をフィルター７０に入力して、制御電圧に変換し、電
圧制御発振器７１を制御していた。

【０００９】一般的に、自動利得制御回路及び位相同期
回路においては、引き込み時のループゲインを定常動作
時よりも高くすることにより、短い時間で目標振幅に到
達するようにしている。又、定常動作時は、ループゲイ
ンを低くすることにより、データの周波数変化による速
い振幅変動に追従することを防止し、モジュレーション
等の遅い振幅変動を吸収するように設計されている。

【００１０】従来は、このループゲインの変更手段とし
ては、図７及び図８に示すように、誤差信号の出力デー
タ１ビットにつき１個のチャージポンプ９１〜９ｎ又は
８１〜８７を設けていた。更に、図７に示すように、引
き込み動作／定常動作切替信号により、全ビットのチャ
ージポンプの電流値を、引き込み時は、大きくし、定常
時は小さく切り換える方法がとられていた。

【００１１】

【発明が解決しようとする課題】しかしながら、従来技
術では、全入力ビットに、各々チャージポンプ回路が必
要なため、回路構成を複雑にするという問題があった。
このため、装置価格が高価となっていた。

【００１２】本発明の目的は、構成を簡易にするための
チャージポンプ型Ａ／Ｄコンバータを提供するにある。

【００１３】又、本発明の他の目的は、簡易な構成でル
ープゲインを可変にするためのチャージポンプ型Ａ／Ｄ
コンバータを提供するにある。

【００１４】

【課題を解決するための手段】図１は本発明の原理図で
ある。本発明の請求項１は、制御ループ内において、ｎ
ビットの誤差信号をアナログ量に変換して、制御対象回
路の制御量を発生するチャージポンプ型Ｄ／Ａコンバー
タにおいて、引き込み／定常動作信号に応じて、電流値
が制御され、且つ各々ビットの重みに応じた電流を出力
するためのｍ個のチャージポンプ回路２６と、前記ｎビ
ットの誤差信号の内、引き込み時は、上位ｍビットを選
択し、定常時は、下位ｍビットを選択して、前記チャー
ジポンプ回路２６に出力するためのマルチプレクサ回路
２５と有することを特徴とする。

【００１５】本発明の請求項２は、請求項１のチャージ
ポンプ型Ｄ／Ａコンバータにおいて、前記制御対象回路
が、可変利得増幅器１０であり、前記チャージポンプ回
路２６の発生する制御量が、前記可変利得増幅器１０の
制御量であることを特徴とする。

【００１６】本発明の請求項３は、請求項２のチャージ
ポンプ型Ｄ／Ａコンバータにおいて、前記制御ループ
は、前記可変利得制御回路１０の後段に設けられた（１
＋Ｄ）フィルター１１と、前記フィルター１１の出力を
Ａ／Ｄ変換するＡ／Ｄコンバータ１２と、前記Ａ／Ｄコ
ンバータ１２の出力を等化するデジタル等化器１３と、
前記等化出力から目標振幅を減算して、ｎビットの振幅
誤差信号を発生する減算器２３とを有することを特徴と
する。

【００１７】本発明の請求項４は、請求項１のチャージ
ポンプ型Ｄ／Ａコンバータにおいて、前記制御対象回路
が、電圧制御発振器３６であり、前記チャージポンプ回
路２６の発生する制御量が、前記電圧制御発振器３６の
制御量であることを特徴とする。

【００１８】本発明の請求項５は、請求項４のチャージ
ポンプ型Ｄ／Ａコンバータにおいて、前記制御ループ
は、（１＋Ｄ）フィルター１１と、前記フィルター１１
の出力を前記電圧制御発振器３６のクロックに応じてＡ
／Ｄ変換するＡ／Ｄコンバータ１２と、前記Ａ／Ｄコン
バータ１２の出力を等化するデジタル等化器１３と、前
記等化出力に基づいてｎビットの位相誤差信号を発生す
る位相誤差検出器３１とを有することを特徴とする。

【００１９】

【作用】引き込み時の誤差量が大きい時には、下位ビッ
トによる制御量への影響は少なく、上位ビットによる制
御量への影響が大きい。逆に、定常時の変動が少ない時
には、上位ビットによる制御量への影響は少なく、下位
ビットによる制御量への影響は大きい。このため、引き
込み時には、上位ビットによる制御を行い、定常時のほ
ぼデータ収束して、変動が少ない場合には、下位ビット
による制御を行うようにしても差し支えない。

【００２０】本発明は、マルチプレクサ２５を設けて、
引き込み時と定常時で、上位ビットと下位ビットとのビ
ット選択を行っている。又、ループゲインを変えるた
め、引き込み時と、定常時とで、チャージポンプ回路２
６の電流値を変化させるようにした。これにより、ｎビ
ットの入力に対し、それより数の少ないｍ個のチャージ
ポンプ回路で、デジタルの誤差信号をアナログ制御量に
変換できる。これにより、チャージポンプ回路の数を削
減できる。

【００２１】

【実施例】

（ａ）一実施例の説明図２は本発明の一実施例のためのＰＲＭＬ再生回路のブ
ロック図である。図２に示すように、可変利得増幅器
（ＧＣＡ）１０は、磁気ディスクから磁気ヘッドが読み
取ったリード信号を増幅するものである。この可変利得
増幅器１０は、外部の制御電圧によりそのゲインを可変
にできる。（１＋Ｄ）フィルター１１は、（１＋Ｄ）に
相当する波形等化を行うフィルターである。尚、Ｄは、
１サンプル前に入力したデータを意味し、１＋Ｄは、現
時刻に入力したデータとこれを１サンプリング周期分遅
らせたデータとの和を意味する。

【００２２】ｎビットＡ／Ｄコンバータ１２は、（１＋
Ｄ）フィルター１１のアナログ出力をｎビットのデジタ
ル出力に変換する。デジタル等化器１３は、周知のコサ
インイコライザーで構成されている。デジタル等化器１
３は、ディスクの半径方向のパーシャルレスポンス特性
に応じて信号を自動等化する。

【００２３】自動利得制御回路２は、アナログのＡＧＣ
ループと、デジタルのＡＧＣループとを有する。振幅検
出器２０は、（１＋Ｄ）フィルター１１のアナログ出力
振幅とアナログ目標振幅との差を検出する。切替回路２
１は、アナログのＡＧＣループからデジタルのＡＧＣル
ープに切替えるものである。低域通過フィルター２２
は、切替回路２１の出力電流を電圧に変換して、可変利
得増幅器１０の制御電圧を発生する。

【００２４】減算器２３は、デジタル等化器１３からの
波形の離散データからデジタルの目標値を減算して、デ
ジタル誤差値を出力する。ｎビットのチャージポンプ型
Ｄ／Ａコンバータ２４は、ｎビットのデジタル誤差値を
アナログ電流量に変換して、切替回路２１に出力する。

【００２５】この自動利得制御回路２の動作を説明す
る。先ず、切替回路２１を振幅検出器２０に接続して、
アナログＡＧＣループを形成する。即ち、振幅検出器２
０の（１＋Ｄ）フィルター１１のアナログ出力からアナ
ログ目標振幅を差し引いたアナログ誤差量を切替回路２
１より低域通過フィルター２２に出力する。これによ
り、アナログ誤差量から制御電圧が作成され、可変利得
増幅器１０にフィードバックして、振幅制御する。

【００２６】このアナログＡＧＣループによる振幅制御
の後、切替回路２１がデジタルＡＧＣループに切り換え
られる。即ち、切替回路２１を、チャージポンプ型Ｄ／
Ａコンバータ２４に接続する。従って、減算器２３のデ
ジタル等化器１３からの波形の離散データからデジタル
の目標値を減算したデジタル誤差値は、チャージポンプ
型Ｄ／Ａコンバータ２４により、アナログ電流量に変換
され、切替回路２１に入力する。このアナログ量は低域
通過フィルター２２により電圧に変換され、可変利得増
幅器１０を制御する。

【００２７】次に、位相同期回路３は、デジタル等化器
１３のサンプル出力Ｙ（ｎ）を３値判定して、３値判定
出力Ｘ（ｎ）を出力する３値判定器３０を有する。３値
判定器３０は、サンプル値Ｙ（ｎ）を２つのスライスレ
ベルＳ１、Ｓ２と比較して、＋１、０、−１の判定値Ｘ
（ｎ）に判定するものである。

【００２８】位相検出器３１は、サンプル出力Ｙ（ｎ）
と３値判定出力Ｘ（ｎ）とから位相差Δτ（ｎ）を算出
する。例えば、ＰＲＭＬのｃｌａｓｓ−IV用では、この
位相検出器３１については、F.Dolivo.W.Scott及びG.Un
gerbock による論文「FAST TIMING RECOVERY FOR PARTI
AL-RESPONSE SIGNALING SYSTEMS 」(1986 IEEE CH2655-
9/89/0000-0573) に示されている。

【００２９】即ち、パーシャル等化後のリード信号のサ
ンプリング電圧をＹ（ｎ）とし、３値判定器３０による
３値判定結果をＸ（ｎ）とすると、位相差Δτ（ｎ）は
下記式で表される。 Δτ（ｎ）＝Ｙ（ｎ−１）・Ｘ（ｎ）−Ｙ（ｎ）・Ｘ
（ｎ−１）

【００３０】周波数比較器３２は、磁気ディスクのサー
ボ面から読み取ったサーボ信号の周波数を判定して、周
波数誤差を出力する。マルチプレクサ回路３３は、磁気
ディスクのリード時は、位相検出器３１の位相誤差を出
力し、磁気ディスクの非リード時は、周波数比較器３２
の周波数誤差を出力する。

【００３１】チャージポンプ型Ｄ／Ａコンバータ３４
は、マルチプレクサ回路３３のデジタル誤差信号をアナ
ログ電流量に変換する。ループフィルタ３５は、低域通
過フィルターで構成されている。ループフィルタ３５
は、アナログ電流量を電圧に変換して、電圧制御発振器
３６を制御する。電圧制御発振器３６は、Ａ／Ｄコンバ
ータ１２のサンプルクロック等に利用される同期クロッ
クを発生する。

【００３２】位相同期回路３の動作を説明する。磁気デ
ィスクの非リード時は、マルチプレクサ回路３３を周波
数比較器３２に接続する。これにより、電圧制御発振器
３６は、サーボ信号の周波数に同期したクロックを発生
する。

【００３３】一方、磁気ディスクのリード時は、マルチ
プレクサ回路３３を位相検出器３１に接続する。これに
より、電圧制御発振器３６は、デジタル等化器１３のサ
ンプル出力の位相誤差により制御されたクロックを発生
する。

【００３４】図３は図２の自動利得制御回路２のチャー
ジポンプ型Ｄ／Ａコンバータのブロック図、図４はその
動作説明図である。

【００３５】図３に示すように、チャージポンプ型Ｄ／
Ａコンバータ２４には、４個のマルチプレクサ２５−１
〜２５−４が設けられている。減算器２３の出力は、出
力端子１が最上位ビットであり、出力端子８が最下位ビ
ットである。マルチプレクサ２５−１は、出力端子１と
５の出力が入力されている。マルチプレクサ２５−２
は、出力端子２と６の出力が入力されている。マルチプ
レクサ２５−３は、出力端子３と７の出力が入力されて
いる。マルチプレクサ２５−４は、出力端子４と８の出
力が入力されている。

【００３６】各マルチプレクサ２５−１〜２５−４に
は、初期引き込み／定常動作切替信号が入力されてい
る。そして、切替信号が初期引き込みを示す時は、各マ
ルチプレクサ２５−１〜２５−４は、各々出力端子１、
２、３、４の出力を選択する。一方、切替信号が定常動
作を示す時は、各マルチプレクサ２５−１〜２５−４
は、各々出力端子５、６、７、８の出力を選択する。

【００３７】又、チャージポンプ型Ｄ／Ａコンバータ２
４には、各々マルチプレクサ２５−１〜２５−４に接続
された４個のチャージポンプ回路２６−１〜２６−４が
設けられている。このチャージポンプ回路２６−１〜２
６−４にも、初期引き込み／定常動作切替信号が入力さ
れている。そして、切替信号が初期引き込みを示す時
は、各チャージポンプ回路２６−１〜２６−４は、各々
１２８ｍＡ、６４ｍＡ、３２ｍＡ、１６ｍＡの電流を出
力する。又、切替信号が定常動作を示す時は、各チャー
ジポンプ回路２６−１〜２６−４は、各々８ｍＡ、４ｍ
Ａ、２ｍＡ、１ｍＡの電流を出力する。

【００３８】即ち、マルチプレクサ２５−１〜２５−４
は、初期引き込み時に、上位４ビットを選択し、定常動
作時に、下位４ビットを選択する。又、チャージポンプ
回路２６−１〜２６−４は、定常時各々下位４ビットの
重みに相当する電流を出力し、初期引き込み時には、そ
の１６倍の上位４ビットの重みに相当する電流を出力す
る。

【００３９】図４により、この動作を説明する。サンプ
リグモード切替信号がローである時は、切替回路２１を
振幅検出器２０に接続して、アナログＡＧＣループを形
成する。振幅検出器２０の（１＋Ｄ）フィルター１１の
アナログ出力からアナログ目標振幅を差し引いたアナロ
グ誤差量を切替回路２１より低域通過フィルター２２に
出力する。これにより、アナログ誤差量から制御電圧が
作成され、可変利得増幅器１０にフィードバックして、
振幅制御する。

【００４０】次に、サンプリングモード切替信号がハイ
となり、デジタルＡＧＣループによるモード（サンプリ
ングモード）を指示する。これにより、切替回路２１
を、チャージポンプ型Ｄ／Ａコンバータ２４に接続す
る。これとともに、引き込み／定常動作切替信号がロー
の引き込みモードを指示する。

【００４１】これにより、マルチプレクサ２５−１〜２
５−４は、８ビットの減算器２３の出力の内、上位４ビ
ットを選択する。又、チャージポンプ回路２６−１〜２
６−４は、上位４ビットの重みに相当する電流を出力す
る。

【００４２】従って、減算器２３のデジタル等化器１３
からの波形の離散データからデジタルの目標値を減算し
た８ビットのデジタル誤差値の上位４ビットは、チャー
ジポンプ型Ｄ／Ａコンバータ２４により、アナログ電流
量に変換され、切替回路２１に入力する。このアナログ
量は低域通過フィルター２２により電圧に変換され、可
変利得増幅器１０を制御する。

【００４３】この引き込みの終了後、引き込み／定常動
作切替信号が、ハイの定常動作を指示する。これによ
り、マルチプレクサ２５−１〜２５−４は、８ビットの
減算器２３の出力の内、下位４ビットを選択する。又、
チャージポンプ回路２６−１〜２６−４は、下位４ビッ
トの重みに相当する電流を出力する。

【００４４】これにより、減算器２３の８ビットのデジ
タル誤差値の下位４ビットは、チャージポンプ型Ｄ／Ａ
コンバータ２４により、アナログ電流量に変換され、切
替回路２１に入力する。このアナログ量は低域通過フィ
ルター２２により電圧に変換され、可変利得増幅器１０
を制御する。

【００４５】このようにして、チャージポンプ回路の数
を半分にしても、制御ループ内のループゲインを可変に
した自動利得制御が可能となる。

【００４６】図５は図２の位相同期回路３のチャージポ
ンプ型Ｄ／Ａコンバータのブロック図、図６は図５のチ
ャージポンプ回路の回路図である。

【００４７】図５に示すように、マルチプレクサ３７
は、７ビット入力、４ビット出力のもので構成される。
位相誤差信号は、８ビットであり、７ビットがデータビ
ット、１ビットがサインビットに使用される。サインビ
ットは、７ビットのデータビットの極性を示すものであ
る。マルチプレクサ３７には、７ビットのデータビット
と、ビット選択信号が入力される。マルチプレクサ３７
は、ビット選択信号に応じて、上位４ビット又は下位４
ビットを選択する。

【００４８】４個のチャージポンプ回路３８−１〜３８
−４には、マルチプレクサ３７の出力とビット選択信号
とサインビットが入力される。そして、ビット選択信号
が初期引き込みを示す時は、各チャージポンプ回路３８
−１〜３８−４は、サインビットの極性に従い、各々１
２８ｍＡ、６４ｍＡ、３２ｍＡ、１６ｍＡの電流を出力
する。又、ビット選択信号が定常動作を示す時は、各チ
ャージポンプ回路３８−１〜３８−４は、サインビット
の極性に従い、各々８ｍＡ、４ｍＡ、２ｍＡ、１ｍＡの
電流を出力する。

【００４９】即ち、マルチプレクサ３７は、初期引き込
み時に、上位４ビットを選択し、定常動作時に、下位４
ビットを選択する。又、チャージポンプ回路３８−１〜
３８−４は、定常時各々下位４ビットの重みに相当する
電流を出力し、初期引き込み時には、その１６倍の上位
４ビットの重みに相当する電流を出力する。

【００５０】図６に示すように、各チャージポンプ回路
３８は、サインビットとデータビットの論理積をとるア
ンドゲート３８０と、サインビットを反転する反転回路
３８１と、反転回路３８１の出力とデータビットとの論
理積をとるアンドゲート３８２とを有する。

【００５１】更に、各チャージポンプ回路３８は、一方
向に電流を流す第１の定電流源３８３と、アンドゲート
３８０の出力で開閉する第１のスイッチ回路３８４と、
一方向に電流を流す第２の電流源３８６と、アンドゲー
ト３８２の出力で開閉する第２のスイッチ回路３８５と
を有する。

【００５２】各電流源３８３、３８６は、スイッチ回路
３８４、３８５を介して直列接続されている。そして、
電流源３８３、３８６の中点に、コンデンサで構成され
たループフィルタ３５が接続されている。電流切替え回
路３８７は、ビット選択信号に応じて、電流源３８３、
３８６の基準電流を供給する。この電流切替え回路３８
７は、ビット選択信号が引き込み時を示す時は、ビット
選択信号が定常動作時を示す時に比し、１６倍の電流を
流すように、電流源３８３、３８６を制御する。

【００５３】従って、サインビットが正（「１」）を示
す時は、アンドゲート３８０からのデータビットの出力
により、スイッチ回路３８４が開閉して、第１の電流源
３８３から電流が流れる。一方、サインビットが負
（「０」）を示す時は、アンドゲート３８２からのデー
タビットの出力により、スイッチ回路３８５が開閉し
て、第２の電流源３８６方向に電流が流れる。このよう
にして、誤差信号の極性に応じた電流が得られる。

【００５４】次に、位相同期回路３の動作を説明する。
磁気ディスクの非リード時は、マルチプレクサ回路３３
を周波数比較器３２に接続する。これにより、電圧制御
発振器３６は、サーボ信号の周波数に同期したクロック
を発生する。

【００５５】一方、磁気ディスクのリード時は、マルチ
プレクサ回路３３を位相検出器３１に接続する。これに
より、電圧制御発振器３６は、デジタル等化器１３のサ
ンプル出力の位相誤差により制御されたクロックを発生
する。この時、ビット選択信号は、最初にローの引き込
みモードを指示する。

【００５６】これにより、マルチプレクサ３７は、７ビ
ットの位相誤差信号の出力の内、上位４ビットを選択す
る。又、チャージポンプ回路３８−１〜３８−４は、上
位４ビットの重みに相当する電流を出力する。

【００５７】従って、７ビットのデジタル誤差値の上位
４ビットは、チャージポンプ型Ｄ／Ａコンバータ３４に
より、アナログ電流量に変換され、フィルタ３５により
電圧に変換され、電圧制御発振器３６を制御する。

【００５８】この引き込みの終了後、ビット選択信号
が、ハイの定常動作を指示する。これにより、マルチプ
レクサ３７は、７ビットの位相誤差信号の内、下位４ビ
ットを選択する。又、チャージポンプ回路３８−１〜３
８−４は、下位４ビットの重みに相当する電流を出力す
る。

【００５９】これにより、７ビットのデジタル誤差値の
下位４ビットは、チャージポンプ型Ｄ／Ａコンバータ３
４により、アナログ電流量に変換され、フィルタ３５に
より電圧に変換され、電圧制御発振器３６を制御する。

【００６０】（ｂ）他の実施例の説明上述の実施例の他に、本発明は、次のような変形が可能
である。誤差信号を８ビットのもので説明したが、他のビット
数のものでも良い。磁気ディスクの例で説明したが、光磁気ディスク等に
適用することもできる。以上、本発明を実施例により説明したが、本発明の主旨
の範囲内で種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。マルチプレクサを設けて、上位ビットと下位ビットを
選択して、チャージポンプに入力するようにしたため、
チャージポンプの数を大幅に削減でき、構成が簡易とな
る。又、チャージポンプの数を削減できるため、安価に構
成できる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の一実施例ＰＲＭＬ再生回路のブロック
図である。

【図３】図２のチャージポンプ型Ｄ／Ａコンバータのブ
ロック図である。

【図４】図３の回路の動作説明図である。

【図５】図２のチャージポンプ型Ｄ／Ａコンバータの他
の例ブロック図である。

【図６】図５のチャージポンプ回路の回路図である。

【図７】従来技術の説明図（その１）である。

【図８】従来技術の説明図（その２）である。

【符号の説明】

２自動利得制御回路３位相同期回路１０可変利得増幅器２４、３４チャージポンプ型Ｄ／Ａコンバータ２５−１〜２５−４マルチプレクサ２６−１〜２６−４チャージポンプ３６電圧制御発振器３７マルチプレクサ３８−１〜３８−４チャージポンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者田中浩幸山形県東根市大字東根元東根字大森5400 番２（番地なし）株式会社山形富士通内 (72)発明者鐘江昌英神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開平４−213220（ＪＰ，Ａ) 特開昭57−186827（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88

Claims

(57)【特許請求の範囲】

【請求項１】制御ループ内において、ｎビットの誤差
信号をアナログ量に変換して、制御対象回路の制御量を
発生するチャージポンプ型Ｄ／Ａコンバータにおいて、引き込み／定常動作信号に応じて、電流値が制御され、
且つ各々ビットの重みに応じた電流を出力するためのｍ
個のチャージポンプ回路（２６）と、前記ｎビットの誤差信号の内、引き込み時は、上位ｍビ
ットを選択し、定常時は、下位ｍビットを選択して、前
記チャージポンプ回路（２６）に出力するためのマルチ
プレクサ回路（２５）と有することを特徴とするチャー
ジポンプ型Ｄ／Ａコンバータ。
【請求項２】請求項１のチャージポンプ型Ｄ／Ａコン
バータにおいて、前記制御対象回路が、可変利得増幅器（１０）であり、前記チャージポンプ回路（２６）の発生する制御量が、
前記可変利得増幅器（１０）の制御量であることを特徴
とするチャージポンプ型Ｄ／Ａコンバータ。
【請求項３】請求項２のチャージポンプ型Ｄ／Ａコン
バータにおいて、前記制御ループは、前記可変利得制御回路（１０）の後
段に設けられた（１＋Ｄ）フィルター（１１）と、前記
フィルター（１１）の出力をＡ／Ｄ変換するＡ／Ｄコン
バータ（１２）と、前記Ａ／Ｄコンバータ（１２）の出
力を等化するデジタル等化器（１３）と、前記等化出力
から目標振幅を減算して、ｎビットの振幅誤差信号を発
生する減算器（２３）とを有することを特徴とするチャ
ージポンプ型Ｄ／Ａコンバータ。
【請求項４】請求項１のチャージポンプ型Ｄ／Ａコン
バータにおいて、前記制御対象回路が、電圧制御発振器（３６）であり、前記チャージポンプ回路（２６）の発生する制御量が、
前記電圧制御発振器（３６）の制御量であることを特徴
とするチャージポンプ型Ｄ／Ａコンバータ。
【請求項５】請求項４のチャージポンプ型Ｄ／Ａコン
バータにおいて、前記制御ループは、（１＋Ｄ）フィルター（１１）と、
前記フィルター（１１）の出力を前記電圧制御発振器
（３６）のクロックに応じてＡ／Ｄ変換するＡ／Ｄコン
バータ（１２）と、前記Ａ／Ｄコンバータ（１２）の出
力を等化するデジタル等化器（１３）と、前記等化出力
に基づいてｎビットの位相誤差信号を発生する位相誤差
検出器（３１）とを有することを特徴とするチャージポ
ンプ型Ｄ／Ａコンバータ。