JPH1186449A - デジタルデータ検出システム - Google Patents
デジタルデータ検出システムInfo
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- JPH1186449A JPH1186449A JP10183803A JP18380398A JPH1186449A JP H1186449 A JPH1186449 A JP H1186449A JP 10183803 A JP10183803 A JP 10183803A JP 18380398 A JP18380398 A JP 18380398A JP H1186449 A JPH1186449 A JP H1186449A
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- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2380/00—Specific applications
- G09G2380/08—Biomedical applications
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 デジタルデータ検出システムに用いられ、
非同期データサンプリング技法を採用して、より簡単な
ゲート構造を有する補間装置及びその方法を提供する。 【解決手段】 磁気格納媒体１０に記録されたデータ
を検出し、主制御部（ＭＣＵ）４１０から供給されるサ
ンプリングクロックＳＣによってサンプリングされるサ
ンプル値データを、位相エラー信号ＰＥ及び補間係数Ｗ
を用いて補間して補間データを発生する補間方法は、位
相エラー信号ＰＥと補間係数とを加算して加算値を発生
し、加算値を累算して累算値を発生し、累算値に対応す
るフィルタ係数を発生し、累算値を読み出して保持信号
ＨＯＬＤを発生し、サンプル値データと該当フィルタ係
数とを処理して補間データを発生する。
非同期データサンプリング技法を採用して、より簡単な
ゲート構造を有する補間装置及びその方法を提供する。 【解決手段】 磁気格納媒体１０に記録されたデータ
を検出し、主制御部（ＭＣＵ）４１０から供給されるサ
ンプリングクロックＳＣによってサンプリングされるサ
ンプル値データを、位相エラー信号ＰＥ及び補間係数Ｗ
を用いて補間して補間データを発生する補間方法は、位
相エラー信号ＰＥと補間係数とを加算して加算値を発生
し、加算値を累算して累算値を発生し、累算値に対応す
るフィルタ係数を発生し、累算値を読み出して保持信号
ＨＯＬＤを発生し、サンプル値データと該当フィルタ係
数とを処理して補間データを発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルデータ検
出システムに関し、特に、非同期データサンプリング技
法によって記録されたデータを検出するためのデジタル
データ検出システムに関する。
出システムに関し、特に、非同期データサンプリング技
法によって記録されたデータを検出するためのデジタル
データ検出システムに関する。
【０００２】
【従来の技術】通常、デジタルデータ記録／検出システ
ムにおいて、デジタルデータは、記録／再生ヘッド組立
体にて電流を変調して、アナログ信号の形態の該当シー
ケンスの磁束遷移が、磁気テープまたは磁気ディスクの
ような磁気格納媒体上に予め定められた記録速度で記録
されるようにする。記録信号の再生の際には、記録／再
生ヘッド組立体は再び磁気格納媒体上に移動して、磁束
の遷移を、極性が交番するアナログ信号のパルスに変換
させる。その後、これらのパルスは前置増幅器によって
増幅された後、Ａ／Ｄ変換器によってサンプリングされ
てデジタルデータになる。このデジタルデータをデジタ
ルビットストリームに復号化することは、離散時間シー
ケンス検出によって行われ得る。
ムにおいて、デジタルデータは、記録／再生ヘッド組立
体にて電流を変調して、アナログ信号の形態の該当シー
ケンスの磁束遷移が、磁気テープまたは磁気ディスクの
ような磁気格納媒体上に予め定められた記録速度で記録
されるようにする。記録信号の再生の際には、記録／再
生ヘッド組立体は再び磁気格納媒体上に移動して、磁束
の遷移を、極性が交番するアナログ信号のパルスに変換
させる。その後、これらのパルスは前置増幅器によって
増幅された後、Ａ／Ｄ変換器によってサンプリングされ
てデジタルデータになる。このデジタルデータをデジタ
ルビットストリームに復号化することは、離散時間シー
ケンス検出によって行われ得る。
【０００３】図１は、記録されたデジタルデータを再生
する従来のデジタルデータ検出システムの概略的なブロ
ック図であって、米国特許第５，６９６，６３９号に
「Ｓａｍｐｌｅｄ Ａｍｐｌｉｔｕｄｅ Ｒｅａｄ Ｃ
ｈａｎｎｅｌ Ｅｍｐｌｏｙｉｎｇ Ｉｎｔｅｒｐｏｌ
ａｔｅｄ Ｔｉｍｉｎｇ Ｒｅｃｏｖｅｒｙ」との名称
に開示されている。この従来のデジタルデータ検出シス
テムは磁気格納媒体１０、アナログ信号取得部２０、前
置増幅器３０、Ａ／Ｄ変換器４０、離散時間等化器フィ
ルタ５０、補間回路６０、離散時間シーケンス検出部７
０、データ同期検出部８０、ラン・レングス制限（Ｒｕ
ｎ Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ；ＲＬＬ）復号化部
９０、周波数発生部１００及び利得制御部１１０から構
成されている。
する従来のデジタルデータ検出システムの概略的なブロ
ック図であって、米国特許第５，６９６，６３９号に
「Ｓａｍｐｌｅｄ Ａｍｐｌｉｔｕｄｅ Ｒｅａｄ Ｃ
ｈａｎｎｅｌ Ｅｍｐｌｏｙｉｎｇ Ｉｎｔｅｒｐｏｌ
ａｔｅｄ Ｔｉｍｉｎｇ Ｒｅｃｏｖｅｒｙ」との名称
に開示されている。この従来のデジタルデータ検出シス
テムは磁気格納媒体１０、アナログ信号取得部２０、前
置増幅器３０、Ａ／Ｄ変換器４０、離散時間等化器フィ
ルタ５０、補間回路６０、離散時間シーケンス検出部７
０、データ同期検出部８０、ラン・レングス制限（Ｒｕ
ｎ Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ；ＲＬＬ）復号化部
９０、周波数発生部１００及び利得制御部１１０から構
成されている。
【０００４】磁気格納媒体１０は、ビデオ信号またはオ
ーディオ信号等を表すアナログ形態のデータを格納して
いる。アナログ信号取得部２０は、組み込まれている再
生ヘッド組立体（図示せず）によって磁気格納媒体１０
から出力されるデータ信号を受け取る。その後、再生ア
ナログデータ信号が前置増幅器３０によって増幅され
る。
ーディオ信号等を表すアナログ形態のデータを格納して
いる。アナログ信号取得部２０は、組み込まれている再
生ヘッド組立体（図示せず）によって磁気格納媒体１０
から出力されるデータ信号を受け取る。その後、再生ア
ナログデータ信号が前置増幅器３０によって増幅され
る。
【０００５】Ａ／Ｄ変換器４０が周波数発生部１００か
ら供給されるサンプリングクロックに応じて、各増幅済
みのデータ信号Ｙ（ｔ）をサンプリングするとき、サン
プリングクロックは記録クロックよりやや高い周波数を
有し、増幅済みのアナログデータ信号は記録クロック速
度より速くサンプリングされる。サンプリングクロック
２００は、データ記録速度に対応するチャネルデータ速
度（ＣＤＲ）制御信号によって調節される。また、周波
数発生部１００はサンプリングクロック２００を離散時
間等化器フィルタ５０及び補間回路６０に供給して、こ
れらを同期させる。
ら供給されるサンプリングクロックに応じて、各増幅済
みのデータ信号Ｙ（ｔ）をサンプリングするとき、サン
プリングクロックは記録クロックよりやや高い周波数を
有し、増幅済みのアナログデータ信号は記録クロック速
度より速くサンプリングされる。サンプリングクロック
２００は、データ記録速度に対応するチャネルデータ速
度（ＣＤＲ）制御信号によって調節される。また、周波
数発生部１００はサンプリングクロック２００を離散時
間等化器フィルタ５０及び補間回路６０に供給して、こ
れらを同期させる。
【０００６】離散時間等化器フィルタ５０は、Ａ／Ｄ変
換器４０からのデジタルサンプル値データを受け取ると
共に、所望の応答を得るために受け取ったデータ信号２
７０を等化して補間回路６０に供給する。
換器４０からのデジタルサンプル値データを受け取ると
共に、所望の応答を得るために受け取ったデータ信号２
７０を等化して補間回路６０に供給する。
【０００７】図２は、図１中の補間回路６０の詳細なブ
ロック図であって、補間部６１、ＡＮＤゲート６３、零
相開始部６４及び位相エラー検出部２５０より構成され
る。この位相エラー検出部２５０はＭＯＤ−Ｔｓ累算器
６２、ループフィルタ６５、位相エラー検出器６６、マ
ルチプレクサ（ＭＵＸ）６７、予想サンプル値発生器６
８及びスライサー６９よりなる。
ロック図であって、補間部６１、ＡＮＤゲート６３、零
相開始部６４及び位相エラー検出部２５０より構成され
る。この位相エラー検出部２５０はＭＯＤ−Ｔｓ累算器
６２、ループフィルタ６５、位相エラー検出器６６、マ
ルチプレクサ（ＭＵＸ）６７、予想サンプル値発生器６
８及びスライサー６９よりなる。
【０００８】図３は、アナログ信号取得部２０によって
取得されたアナログ信号３００の波形と、サンプリング
クロック２００、データクロック２１０及びマスク信号
２２０が示されたタイミング図である。図３中で、黒丸
は目標データ値を表し、矢印はサンプル値データを表
す。
取得されたアナログ信号３００の波形と、サンプリング
クロック２００、データクロック２１０及びマスク信号
２２０が示されたタイミング図である。図３中で、黒丸
は目標データ値を表し、矢印はサンプル値データを表
す。
【０００９】以下、図３を参照して補間部６１の動作に
対して説明する。
対して説明する。
【００１０】図３から分かるように、アナログ信号３０
０はＡ／Ｄ変換器４０によって記録クロック速度よりや
や速くサンプリングされる。
０はＡ／Ｄ変換器４０によって記録クロック速度よりや
や速くサンプリングされる。
【００１１】補間部６１は有限インパルス応答（ＦＩ
Ｒ）フィルタ構造を有し、サンプル値データを補間して
目標データ値を推定する役目を果たす。サンプル値推定
アルゴリズムは下記の通りである。
Ｒ）フィルタ構造を有し、サンプル値データを補間して
目標データ値を推定する役目を果たす。サンプル値推定
アルゴリズムは下記の通りである。
【００１２】
【数１】Y(N-1)=x(N-1)+τ{x(N)-x(N-1)} 式（１）
【００１３】ここで、ｘ（Ｎ−１）及びｘ（Ｎ）は目標
データ値Ｙ（Ｎ−１）を取囲むサンプル値データであ
り、τはサンプル値データｘ（Ｎ−１）と目標データ値
Ｙ（Ｎ−１）との間の時間差に比例する補間区間であ
る。図２を再び参照すると、補間区間τ２３０は、周波
数ずれΔｆ２４０を累算するＭＯＤ−Ｔｓ累算器６２か
ら出力され、下記式の通りである。
データ値Ｙ（Ｎ−１）を取囲むサンプル値データであ
り、τはサンプル値データｘ（Ｎ−１）と目標データ値
Ｙ（Ｎ−１）との間の時間差に比例する補間区間であ
る。図２を再び参照すると、補間区間τ２３０は、周波
数ずれΔｆ２４０を累算するＭＯＤ−Ｔｓ累算器６２か
ら出力され、下記式の通りである。
【００１４】
【数２】τ = (ΣΔf)MOD Ts 式（２）
【００１５】ここで、Ｔｓはサンプリングクロック２０
０のサンプリング周期である。サンプリングクロック２
００が記録クロック速度よりやや高い速度で増幅済みの
アナログデータ信号Ｙ（ｔ）をサンプリングするため、
累算された周波数のずれΔｆ２４０、即ち、Ｔｓで除さ
れる整数が１だけ増加する度に、データクロック２１０
をマスキングする必要がある。ＡＮＤゲート６３からの
データクロック２１０及びＭＯＤ−Ｔｓ累算器６２によ
って発生されたマスク信号２２０の動作に対しては、図
３のタイミング図を参照されたい。
０のサンプリング周期である。サンプリングクロック２
００が記録クロック速度よりやや高い速度で増幅済みの
アナログデータ信号Ｙ（ｔ）をサンプリングするため、
累算された周波数のずれΔｆ２４０、即ち、Ｔｓで除さ
れる整数が１だけ増加する度に、データクロック２１０
をマスキングする必要がある。ＡＮＤゲート６３からの
データクロック２１０及びＭＯＤ−Ｔｓ累算器６２によ
って発生されたマスク信号２２０の動作に対しては、図
３のタイミング図を参照されたい。
【００１６】補間部６１が上記式（１）のような簡単な
１次方程式で具現されると仮定すると、サンプル値デー
タ３０２、３０４が、目標データ値３０６に対応する補
間データ値を発生するのに用いられる。補間区間τ３０
８が上記式（２）から発生され、次の目標データ値３１
０に対応する次の補間データ値は、サンプル値データ３
０４、３１２から計算される。このようなプロセスは、
実際に補間区間τ３１６を取囲む場合を除いては、補間
区間τ３１４がＴｓより大きくなるまで続けて行われ
る。この際、データクロック２１０がマスク信号２２０
によってマスキングされるので、目標データ値３２０に
対応する補間データ値がサンプル値データ３２２、３２
４のみから計算されることになる。
１次方程式で具現されると仮定すると、サンプル値デー
タ３０２、３０４が、目標データ値３０６に対応する補
間データ値を発生するのに用いられる。補間区間τ３０
８が上記式（２）から発生され、次の目標データ値３１
０に対応する次の補間データ値は、サンプル値データ３
０４、３１２から計算される。このようなプロセスは、
実際に補間区間τ３１６を取囲む場合を除いては、補間
区間τ３１４がＴｓより大きくなるまで続けて行われ
る。この際、データクロック２１０がマスク信号２２０
によってマスキングされるので、目標データ値３２０に
対応する補間データ値がサンプル値データ３２２、３２
４のみから計算されることになる。
【００１７】図２を再び参照すると、予想サンプル値発
生器６８は補間部６１からの補間データ値２６０に応じ
て、予想データ値を位相エラー検出器６６に供給する。
この位相エラー検出器６６は、受け取った予想データ値
を用いてデータ取得の間に位相エラーを計算する。ＭＵ
Ｘ６７は、トラッキングの際、スライサー６９からの予
測データ値を選択して位相エラー検出器６６に供給す
る。
生器６８は補間部６１からの補間データ値２６０に応じ
て、予想データ値を位相エラー検出器６６に供給する。
この位相エラー検出器６６は、受け取った予想データ値
を用いてデータ取得の間に位相エラーを計算する。ＭＵ
Ｘ６７は、トラッキングの際、スライサー６９からの予
測データ値を選択して位相エラー検出器６６に供給す
る。
【００１８】位相エラー検出器６６及びスライサー６９
は、離散時間等化器フィルタ５０の出力の代わりに補間
部６１の出力である補間データ２６０を処理する。ルー
プフィルタ６５は閉ループ周波数応答を制御する。零相
開始部６４は、サンプリングクロック２００と増幅アナ
ログ信号Ｙ（ｔ）との間の初期位相エラーを最小化す
る。
は、離散時間等化器フィルタ５０の出力の代わりに補間
部６１の出力である補間データ２６０を処理する。ルー
プフィルタ６５は閉ループ周波数応答を制御する。零相
開始部６４は、サンプリングクロック２００と増幅アナ
ログ信号Ｙ（ｔ）との間の初期位相エラーを最小化す
る。
【００１９】図１に示したように、補間回路６０におけ
るＡＮＤゲート６３は、周波数発生部１００からのサン
プリングクロック２００及びＭＯＤ−Ｔｓ累算器６２か
らのマスク信号２２０を受け取って、データクロック２
１０を図１中の離散時間シーケンス検出部７０、データ
同期検出部８０、ＲＬＬ復号化部９０及び利得制御部１
１０に供給する。また、補間データ２６０は図１中の離
散時間シーケンス検出部７０に伝送される。この離散時
間シーケンス検出部７０は、例えば、最尤（ｍａｘｉｍ
ｕｍ ｌｉｋｅｌｉｈｏｏｄ）ビタビシーケンス検出器
で構成され、補間回路６０から入力された補間データ２
６０及びデータクロック２１０を用いて推定シーケンス
を検出して、ＲＬＬ復号化部９０及びデータ同期検出部
８０に供給する。このデータ同期検出部８０は、推定シ
ーケンスに含まれている同期データを検出してＲＬＬ復
号化部９０に伝送する。このＲＬＬ復号化部９０はデー
タ同期検出部８０から入力された同期データに基づい
て、推定シーケンスを復号化して復号データを発生す
る。利得制御部１１０は補間回路６０から伝送されたデ
ータクロック２１０に基づいて、前置増幅器３０の利得
を制御する。
るＡＮＤゲート６３は、周波数発生部１００からのサン
プリングクロック２００及びＭＯＤ−Ｔｓ累算器６２か
らのマスク信号２２０を受け取って、データクロック２
１０を図１中の離散時間シーケンス検出部７０、データ
同期検出部８０、ＲＬＬ復号化部９０及び利得制御部１
１０に供給する。また、補間データ２６０は図１中の離
散時間シーケンス検出部７０に伝送される。この離散時
間シーケンス検出部７０は、例えば、最尤（ｍａｘｉｍ
ｕｍ ｌｉｋｅｌｉｈｏｏｄ）ビタビシーケンス検出器
で構成され、補間回路６０から入力された補間データ２
６０及びデータクロック２１０を用いて推定シーケンス
を検出して、ＲＬＬ復号化部９０及びデータ同期検出部
８０に供給する。このデータ同期検出部８０は、推定シ
ーケンスに含まれている同期データを検出してＲＬＬ復
号化部９０に伝送する。このＲＬＬ復号化部９０はデー
タ同期検出部８０から入力された同期データに基づい
て、推定シーケンスを復号化して復号データを発生す
る。利得制御部１１０は補間回路６０から伝送されたデ
ータクロック２１０に基づいて、前置増幅器３０の利得
を制御する。
【００２０】しかしながら、上記のような構造をなる従
来のデジタルデータ検出システムは、非常に複雑であ
り、また、補間データを取得するためには、従来の補間
回路はデータクロックが必要とするという不都合があ
る。
来のデジタルデータ検出システムは、非常に複雑であ
り、また、補間データを取得するためには、従来の補間
回路はデータクロックが必要とするという不都合があ
る。
【００２１】
【発明が解決しようとする課題】従って、本発明の主な
目的は、デジタルデータ検出システムに用いられ、非同
期データサンプリング技法を採用することによって、よ
り簡単なゲート構造を有する補間装置及びその方法を提
供することにある。
目的は、デジタルデータ検出システムに用いられ、非同
期データサンプリング技法を採用することによって、よ
り簡単なゲート構造を有する補間装置及びその方法を提
供することにある。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、磁気格納媒体に記録されたデー
タを検出し、サンプリングクロックによってサンプリン
グされるサンプル値データを位相エラー信号及び補間係
数を用いて補間して復号データを発生する、簡単な構造
の補間装置を備えたデジタルデータ検出システムであっ
て、データ格納手段と、前記データ格納手段からアナロ
グ信号を検出する信号検出手段と、前記信号検出手段か
ら検出されたアナログ信号を増幅する増幅手段と、主制
御部から入力される前記サンプリングクロックに応じ
て、前記増幅されたアナログ信号をサンプリングして、
デジタルサンプル値データを発生するサンプリング手段
と、前記位相エラー信号及び補間係数を用いて、前記デ
ジタルサンプル値データを補間して補間データを発生す
る補間手段と、前記補間データを等化する等化手段と、
最尤シーケンス検出技法のビタビアルゴリズム（Viterb
i algorithm）を用いて前記復号データを発生する復号
化手段と、前記位相エラー信号を検出して前記補間手段
に供給する位相エラー検出手段とを含むことを特徴とす
るデジタルデータ検出システムが提供される。
めに、本発明によれば、磁気格納媒体に記録されたデー
タを検出し、サンプリングクロックによってサンプリン
グされるサンプル値データを位相エラー信号及び補間係
数を用いて補間して復号データを発生する、簡単な構造
の補間装置を備えたデジタルデータ検出システムであっ
て、データ格納手段と、前記データ格納手段からアナロ
グ信号を検出する信号検出手段と、前記信号検出手段か
ら検出されたアナログ信号を増幅する増幅手段と、主制
御部から入力される前記サンプリングクロックに応じ
て、前記増幅されたアナログ信号をサンプリングして、
デジタルサンプル値データを発生するサンプリング手段
と、前記位相エラー信号及び補間係数を用いて、前記デ
ジタルサンプル値データを補間して補間データを発生す
る補間手段と、前記補間データを等化する等化手段と、
最尤シーケンス検出技法のビタビアルゴリズム（Viterb
i algorithm）を用いて前記復号データを発生する復号
化手段と、前記位相エラー信号を検出して前記補間手段
に供給する位相エラー検出手段とを含むことを特徴とす
るデジタルデータ検出システムが提供される。
【００２３】本発明の他の好適実施例によれば、磁気格
納媒体に記録されたデータを検出し、主制御部から供給
されるサンプリングクロックによってサンプリングされ
るサンプル値データを、位相エラー信号及び補間係数を
用いて補間して補間データを発生する、簡単な構造の補
間装置であって、前記位相エラー信号と前記補間係数と
を加算する加算手段と、前記第１加算手段からの出力信
号を累算する累算手段と、前記累算手段で求められた累
算値に対応するフィルタ係数を発生するフィルタ係数発
生手段と、前記累算値を読み出して保持信号を発生する
保持信号発生手段と、前記サンプル値データと該当フィ
ルタ係数とを処理して前記補間データを発生するフィル
タリング手段とを含むことを特徴とする補間装置が提供
される。
納媒体に記録されたデータを検出し、主制御部から供給
されるサンプリングクロックによってサンプリングされ
るサンプル値データを、位相エラー信号及び補間係数を
用いて補間して補間データを発生する、簡単な構造の補
間装置であって、前記位相エラー信号と前記補間係数と
を加算する加算手段と、前記第１加算手段からの出力信
号を累算する累算手段と、前記累算手段で求められた累
算値に対応するフィルタ係数を発生するフィルタ係数発
生手段と、前記累算値を読み出して保持信号を発生する
保持信号発生手段と、前記サンプル値データと該当フィ
ルタ係数とを処理して前記補間データを発生するフィル
タリング手段とを含むことを特徴とする補間装置が提供
される。
【００２４】本発明の他の好適実施例によれば、磁気格
納媒体に記録されたデータを検出し、主制御部から供給
されるサンプリングクロックによってサンプリングされ
るサンプル値データを、位相エラー信号及び補間係数を
用いて補間して補間データを発生する補間方法であっ
て、前記位相エラー信号と前記補間係数とを加算して加
算値を発生する第ａ過程と、前記加算値を累算して累算
値を発生する第ｂ過程と、前記累算値に対応するフィル
タ係数を発生する第ｃ過程と、前記累算値を読み出して
保持信号を発生する第ｄ過程と、前記サンプル値データ
と該当フィルタ係数とを処理して前記補間データを発生
する第ｅ過程とを含むことを特徴とする補間方法が提供
される。
納媒体に記録されたデータを検出し、主制御部から供給
されるサンプリングクロックによってサンプリングされ
るサンプル値データを、位相エラー信号及び補間係数を
用いて補間して補間データを発生する補間方法であっ
て、前記位相エラー信号と前記補間係数とを加算して加
算値を発生する第ａ過程と、前記加算値を累算して累算
値を発生する第ｂ過程と、前記累算値に対応するフィル
タ係数を発生する第ｃ過程と、前記累算値を読み出して
保持信号を発生する第ｄ過程と、前記サンプル値データ
と該当フィルタ係数とを処理して前記補間データを発生
する第ｅ過程とを含むことを特徴とする補間方法が提供
される。
【００２５】
【発明の実施の形態】以下、本発明の好適実施例につい
て図面を参照しながらより詳しく説明する。
て図面を参照しながらより詳しく説明する。
【００２６】図４は、本発明によるデジタルデータ検出
システムの概略的なブロック図であって、このデジタル
データ検出システムは図１中の磁気格納媒体１０（例え
ば、磁気テープ）、アナログ信号取得部２０、前置増幅
器３０、Ａ／Ｄ変換器４０の他に、補間部４１０、等化
器フィルタ４２０、データ復号化部４３０、主制御部
（ＭＣＵ）４４０、及び位相エラー検出部４５０から構
成される。
システムの概略的なブロック図であって、このデジタル
データ検出システムは図１中の磁気格納媒体１０（例え
ば、磁気テープ）、アナログ信号取得部２０、前置増幅
器３０、Ａ／Ｄ変換器４０の他に、補間部４１０、等化
器フィルタ４２０、データ復号化部４３０、主制御部
（ＭＣＵ）４４０、及び位相エラー検出部４５０から構
成される。
【００２７】前述したように、磁気格納媒体１０にアナ
ログ信号の形態で格納されたデータは、再生ヘッド組立
体（図示せず）が組み込まれているアナログ信号取得部
２０によって再生され、格納されたアナログデータはビ
デオ信号またはオーディオ信号などを有する。その後、
アナログ信号取得部２０によって再生されたアナログデ
ータは前置増幅器３０に伝送されて増幅される。続け
て、増幅されたアナログデータはＡ／Ｄ変換器４０に供
給される。このＡ／Ｄ変換器４０はＭＣＵ４４０から入
力されるサンプリングクロックＳＣに基づいて、受け取
った増幅アナログデータ信号をサンプリングして、デジ
タルサンプル値データを発生して補間部４１０に供給す
る。ここで、サンプリングクロックＳＣの周波数は、磁
気格納媒体１０上のデータ記録過程の際に用いられた記
録クロックＲＣの周波数よりやや高い。補間部４１０へ
の入力は、Ａ／Ｄ変換器４０から出力されるデジタルサ
ンプル値データ、位相エラー検出部４５０から出力され
る位相エラー信号ＰＥ、及びＭＣＵ４４０から出力され
る補間係数Ｗである。この補間係数Ｗは、下記のように
ＳＣの周波数とＲＣの周波数との比として定義され得
る。
ログ信号の形態で格納されたデータは、再生ヘッド組立
体（図示せず）が組み込まれているアナログ信号取得部
２０によって再生され、格納されたアナログデータはビ
デオ信号またはオーディオ信号などを有する。その後、
アナログ信号取得部２０によって再生されたアナログデ
ータは前置増幅器３０に伝送されて増幅される。続け
て、増幅されたアナログデータはＡ／Ｄ変換器４０に供
給される。このＡ／Ｄ変換器４０はＭＣＵ４４０から入
力されるサンプリングクロックＳＣに基づいて、受け取
った増幅アナログデータ信号をサンプリングして、デジ
タルサンプル値データを発生して補間部４１０に供給す
る。ここで、サンプリングクロックＳＣの周波数は、磁
気格納媒体１０上のデータ記録過程の際に用いられた記
録クロックＲＣの周波数よりやや高い。補間部４１０へ
の入力は、Ａ／Ｄ変換器４０から出力されるデジタルサ
ンプル値データ、位相エラー検出部４５０から出力され
る位相エラー信号ＰＥ、及びＭＣＵ４４０から出力され
る補間係数Ｗである。この補間係数Ｗは、下記のように
ＳＣの周波数とＲＣの周波数との比として定義され得
る。
【００２８】
【数３】W=SC/RC 式（３）
【００２９】その後、補間部４１０は受け取ったデジタ
ルサンプル値データ、位相エラー信号ＰＥ及び補間係数
Ｗに基づいて、補間データを発生して等化器フィルタ４
２０に供給する。この等化器フィルタ４２０は図１中の
離散時間等化器フィルタ５０と同様に、所望の応答を得
るために、補間部４１０から受け取った補間データを等
化してデータ復号化部４３０及び位相エラー検出部４５
０に供給する。データ復号化部４３０は、例えば、ビタ
ビアルゴリズムを用いて等化データを復号化して復号化
データを発生する。位相エラー検出部４５０は図２中の
位相エラー検出部２５０と同様に、受け取った等化デー
タに基づいて位相エラー信号ＰＥを発生して補間部４１
０に供給する。こうして、補間部４１０は新たな補間デ
ータを発生するようになる。
ルサンプル値データ、位相エラー信号ＰＥ及び補間係数
Ｗに基づいて、補間データを発生して等化器フィルタ４
２０に供給する。この等化器フィルタ４２０は図１中の
離散時間等化器フィルタ５０と同様に、所望の応答を得
るために、補間部４１０から受け取った補間データを等
化してデータ復号化部４３０及び位相エラー検出部４５
０に供給する。データ復号化部４３０は、例えば、ビタ
ビアルゴリズムを用いて等化データを復号化して復号化
データを発生する。位相エラー検出部４５０は図２中の
位相エラー検出部２５０と同様に、受け取った等化デー
タに基づいて位相エラー信号ＰＥを発生して補間部４１
０に供給する。こうして、補間部４１０は新たな補間デ
ータを発生するようになる。
【００３０】図５は、図４中の補間部４１０の詳細なブ
ロック図であって、加算器５１０、累算回路５２０、フ
ィルタ係数発生回路５３０、保持信号発生回路５４０及
び補間回路５５０より構成される。
ロック図であって、加算器５１０、累算回路５２０、フ
ィルタ係数発生回路５３０、保持信号発生回路５４０及
び補間回路５５０より構成される。
【００３１】累算回路５２０は加算器５２１、スイッチ
５２２及び遅延器５２３よりなり、加算器５１０から入
力された信号と遅延器５２３から入力された遅延値とを
累算して累算信号を発生し、フィルタ係数発生回路５５
０に供給する。
５２２及び遅延器５２３よりなり、加算器５１０から入
力された信号と遅延器５２３から入力された遅延値とを
累算して累算信号を発生し、フィルタ係数発生回路５５
０に供給する。
【００３２】このフィルタ係数発生回路５３０はスイッ
チ５３１、遅延器５３２及びルックアップテーブル遅延
器５２３よりなり、累算回路５２０からの累算信号に応
じて、フィルタ係数Ｃ1〜Ｃnの組ＦＣを発生する。ここ
で、ｎは正の整数である。
チ５３１、遅延器５３２及びルックアップテーブル遅延
器５２３よりなり、累算回路５２０からの累算信号に応
じて、フィルタ係数Ｃ1〜Ｃnの組ＦＣを発生する。ここ
で、ｎは正の整数である。
【００３３】保持信号発生回路５４０はビット選択器５
４１、遅延器５４２及びインバータ５４３を有するフィ
ードバックループ５４５を有する、及び排他的論理和演
算（ＸＯＲ）ゲート５４４よりなり、フィルタ係数発生
回路５３０から伝送される信号に応じて保持信号ＨＯＬ
Ｄを発生して、累算回路５２０のスイッチ５２２、フィ
ルタ係数発生回路５３０のスイッチ５３１、及び補間回
路５５０のＯＲゲート５５８に各々供給する。
４１、遅延器５４２及びインバータ５４３を有するフィ
ードバックループ５４５を有する、及び排他的論理和演
算（ＸＯＲ）ゲート５４４よりなり、フィルタ係数発生
回路５３０から伝送される信号に応じて保持信号ＨＯＬ
Ｄを発生して、累算回路５２０のスイッチ５２２、フィ
ルタ係数発生回路５３０のスイッチ５３１、及び補間回
路５５０のＯＲゲート５５８に各々供給する。
【００３４】補間回路５５０はｎ個の遅延器５５２，
…，５５２と、各遅延器５５２，…，５５２に対応する
ｎ個のＭＵＸ５５４，…，５５４と、加算器５５６と、
ＯＲゲート５５８と、遅延器５５９、５６０とよりな
る。この補間回路５５０において、図４中のＡ／Ｄ変換
器４０からのサンプル値データは遅延器５５２によって
順次的に遅延され、各フィルタ係数Ｃ1〜Ｃnだけ乗算さ
れる。各乗算値は加算器５５９にて加算され、ＡＮＤゲ
ート５５８からの制御信号に応じて遅延器５５９に格納
される。その後、遅延器５５９は格納した遅延値を図４
中の等化器フィルタ４２０に供給する。
…，５５２と、各遅延器５５２，…，５５２に対応する
ｎ個のＭＵＸ５５４，…，５５４と、加算器５５６と、
ＯＲゲート５５８と、遅延器５５９、５６０とよりな
る。この補間回路５５０において、図４中のＡ／Ｄ変換
器４０からのサンプル値データは遅延器５５２によって
順次的に遅延され、各フィルタ係数Ｃ1〜Ｃnだけ乗算さ
れる。各乗算値は加算器５５９にて加算され、ＡＮＤゲ
ート５５８からの制御信号に応じて遅延器５５９に格納
される。その後、遅延器５５９は格納した遅延値を図４
中の等化器フィルタ４２０に供給する。
【００３５】図５及び図６を参照して、補間部４１０の
動作について詳細に説明する。説明の便宜上、図４中の
位相エラー検出部４５０からの位相エラー信号ＰＥはゼ
ロであると仮定して、補間係数Ｗのみを考える。例え
ば、補間係数Ｗは２の補数を表す２進数「０１．０１」
と仮定する。２値「０１．０１」中、左側から第１ビッ
ト（即ち、０）は符号ビットであり、第２ビット（即
ち、１）は整数ビットであり、残余の２つのビットは小
数値を表す。従って、２値「０１．０１」は１０進数
「１．２５」として表示される。
動作について詳細に説明する。説明の便宜上、図４中の
位相エラー検出部４５０からの位相エラー信号ＰＥはゼ
ロであると仮定して、補間係数Ｗのみを考える。例え
ば、補間係数Ｗは２の補数を表す２進数「０１．０１」
と仮定する。２値「０１．０１」中、左側から第１ビッ
ト（即ち、０）は符号ビットであり、第２ビット（即
ち、１）は整数ビットであり、残余の２つのビットは小
数値を表す。従って、２値「０１．０１」は１０進数
「１．２５」として表示される。
【００３６】第１補間係数Ｗ、「０１．０１」が図５中
の累算回路５２０に入力される場合、加算器５２１は第
１補間係数値「０１．０１」と遅延器５２３からの遅延
値とを加算して、該当加算値を第１累算値としてスイッ
チ５２２及びフィルタ係数発生回路５３０に供給する。
この場合、遅延器５２３からの初期遅延値がゼロである
ので、第１累算値は「０１．０１」となる。スイッチ５
２２の両入力端子０、１には、保持信号ＨＯＬＤがハイ
レベルまたはローレベル状態の何れにあるかに応じて、
遅延器５２３または加算器５２１からの出力が入力さ
れ、スイッチ５２２の出力は遅延器５２３に入力され
る。ここで、保持信号ＨＯＬＤの初期値はハイレベルの
論理値１に設定され、第１累算値「０１．０１」が遅延
器５２３に格納されるようにする。
の累算回路５２０に入力される場合、加算器５２１は第
１補間係数値「０１．０１」と遅延器５２３からの遅延
値とを加算して、該当加算値を第１累算値としてスイッ
チ５２２及びフィルタ係数発生回路５３０に供給する。
この場合、遅延器５２３からの初期遅延値がゼロである
ので、第１累算値は「０１．０１」となる。スイッチ５
２２の両入力端子０、１には、保持信号ＨＯＬＤがハイ
レベルまたはローレベル状態の何れにあるかに応じて、
遅延器５２３または加算器５２１からの出力が入力さ
れ、スイッチ５２２の出力は遅延器５２３に入力され
る。ここで、保持信号ＨＯＬＤの初期値はハイレベルの
論理値１に設定され、第１累算値「０１．０１」が遅延
器５２３に格納されるようにする。
【００３７】フィルタ係数発生回路５３０におけるスイ
ッチ５３１は、累算回路５２０におけるスイッチ５２２
と同一の働きをするもので、累算回路５２０から伝送さ
れた第１累算値「０１．０１」を受け取って遅延器５３
２に供給する。この遅延器５３２は受け取った第１累算
値を遅延させ、該当遅延値をルックアップテーブル５３
３及び保持信号発生回路５４０におけるビット選択器５
４１に供給すると共に、スイッチ５３１にフィードバッ
クさせる。ルックアップテーブル５３３は遅延器５３２
から受け取った遅延値に対応するフィルタ係数の組ＦＣ
1を発生して補間回路５５０に伝送する。
ッチ５３１は、累算回路５２０におけるスイッチ５２２
と同一の働きをするもので、累算回路５２０から伝送さ
れた第１累算値「０１．０１」を受け取って遅延器５３
２に供給する。この遅延器５３２は受け取った第１累算
値を遅延させ、該当遅延値をルックアップテーブル５３
３及び保持信号発生回路５４０におけるビット選択器５
４１に供給すると共に、スイッチ５３１にフィードバッ
クさせる。ルックアップテーブル５３３は遅延器５３２
から受け取った遅延値に対応するフィルタ係数の組ＦＣ
1を発生して補間回路５５０に伝送する。
【００３８】保持信号発生回路５４０において、ビット
選択器５４１はフィルタ係数発生回路５３０から遅延値
「０１．０１」を受け取って整数ビット（即ち、１）を
選択する。一方、フィードバックループ５４５を構成す
る遅延器５４２及びインバータ５４３は最初０に初期化
され、以降０、１を交互に発生する。ＸＯＲゲート５４
４はビット選択器５４１からの出力とフィードバックル
ープ５４５からの出力とを排他的論理和演算して、ハイ
レベル状態の保持信号ＨＯＬＤを発生する。このハイレ
ベル状態の保持信号ＨＯＬＤは、両スイッチ５２２、５
３１に供給されて、前述したように両スイッチ５２２、
５３１を制御するのに用いられる。
選択器５４１はフィルタ係数発生回路５３０から遅延値
「０１．０１」を受け取って整数ビット（即ち、１）を
選択する。一方、フィードバックループ５４５を構成す
る遅延器５４２及びインバータ５４３は最初０に初期化
され、以降０、１を交互に発生する。ＸＯＲゲート５４
４はビット選択器５４１からの出力とフィードバックル
ープ５４５からの出力とを排他的論理和演算して、ハイ
レベル状態の保持信号ＨＯＬＤを発生する。このハイレ
ベル状態の保持信号ＨＯＬＤは、両スイッチ５２２、５
３１に供給されて、前述したように両スイッチ５２２、
５３１を制御するのに用いられる。
【００３９】補間回路５５０は図６に示したように、Ａ
／Ｄ変換器４０からのサンプル値データ（即ち、Ｓ１）
及び等化係数の組ＦＣ1に基づいて、補間データＩ1を生
成して遅延器５５９に供給する。遅延器５５９は受け取
った補間データＩ１を格納する。
／Ｄ変換器４０からのサンプル値データ（即ち、Ｓ１）
及び等化係数の組ＦＣ1に基づいて、補間データＩ1を生
成して遅延器５５９に供給する。遅延器５５９は受け取
った補間データＩ１を格納する。
【００４０】その後、第２補間係数Ｗ、「０１．０１」
が累算回路５２０に入力される場合、加算器５２１は第
２補間係数値「０１．０１」と遅延器５２３から供給さ
れた遅延値「０１．０１」とを累算して、累算値「１
０．１０」をスイッチ５２２及びフィルタ係数発生回路
５３０に各々供給する。この場合、保持信号ＨＯＬＤが
ハイレベル状態にあるので、スイッチ５２２に入力され
た累算値「１０．１０」は入力端子１を通じて遅延器５
２３に供給される。遅延器５２３において、既に格納さ
れた第１累算値「０１．０１」は新たに入力された第２
累算値「１０．１０」で更新される。
が累算回路５２０に入力される場合、加算器５２１は第
２補間係数値「０１．０１」と遅延器５２３から供給さ
れた遅延値「０１．０１」とを累算して、累算値「１
０．１０」をスイッチ５２２及びフィルタ係数発生回路
５３０に各々供給する。この場合、保持信号ＨＯＬＤが
ハイレベル状態にあるので、スイッチ５２２に入力され
た累算値「１０．１０」は入力端子１を通じて遅延器５
２３に供給される。遅延器５２３において、既に格納さ
れた第１累算値「０１．０１」は新たに入力された第２
累算値「１０．１０」で更新される。
【００４１】フィルタ係数発生回路５３０におけるスイ
ッチ５３１はハイレベル状態の保持信号ＨＯＬＤに応じ
て、加算器５２１から受け取った第２累算値「１０．１
０」を入力端子１を通じて遅延器５３２に供給する。遅
延器５３２は受け取った第２累算値「１０．１０」を遅
延させて、該当遅延値をルックアップテーブル５３３及
び保持信号発生部５４０のビット選択器５４１に供給す
ると共に、スイッチ５３１にフィードバックさせる。ル
ックアップテーブル５３３は遅延器５３２からの遅延値
に応じて、該当遅延値に対応する等化係数の組ＦＣ2を
生成して補間回路５５０に供給する。
ッチ５３１はハイレベル状態の保持信号ＨＯＬＤに応じ
て、加算器５２１から受け取った第２累算値「１０．１
０」を入力端子１を通じて遅延器５３２に供給する。遅
延器５３２は受け取った第２累算値「１０．１０」を遅
延させて、該当遅延値をルックアップテーブル５３３及
び保持信号発生部５４０のビット選択器５４１に供給す
ると共に、スイッチ５３１にフィードバックさせる。ル
ックアップテーブル５３３は遅延器５３２からの遅延値
に応じて、該当遅延値に対応する等化係数の組ＦＣ2を
生成して補間回路５５０に供給する。
【００４２】ビット選択器５４１は遅延器５３２から受
け取った遅延値「１０．１０」に基づいて整数ビット、
即ち、１を選択してＸＯＲゲート５４４に供給する。こ
のとき、フィードバックループ５４５は前述したよう
に、２値データ「１」をＸＯＲゲート５４４に発生す
る。すると、ＸＯＲゲート５４４は前述したように、ビ
ット選択器５４１からの出力とフィードバックループ５
４５からの出力とをＸＯＲ演算してハイレベル状態の保
持信号ＨＯＬＤを発生する。その結果として、両スイッ
チ５２２、５３１は依然に端子１に切換えられている。
その後、補間回路５５０は図６に示したように、Ａ／Ｄ
変換器４０からのサンプル値データ（即ち、Ｓ２）及び
等化係数の組ＦＣ2に基づいて、補間データＩ2を生成し
て遅延器５５９に供給して格納すると共に、遅延器５５
９に既に格納された補間データＩ1を図４中の等化器フ
ィルタ４２０に供給する。
け取った遅延値「１０．１０」に基づいて整数ビット、
即ち、１を選択してＸＯＲゲート５４４に供給する。こ
のとき、フィードバックループ５４５は前述したよう
に、２値データ「１」をＸＯＲゲート５４４に発生す
る。すると、ＸＯＲゲート５４４は前述したように、ビ
ット選択器５４１からの出力とフィードバックループ５
４５からの出力とをＸＯＲ演算してハイレベル状態の保
持信号ＨＯＬＤを発生する。その結果として、両スイッ
チ５２２、５３１は依然に端子１に切換えられている。
その後、補間回路５５０は図６に示したように、Ａ／Ｄ
変換器４０からのサンプル値データ（即ち、Ｓ２）及び
等化係数の組ＦＣ2に基づいて、補間データＩ2を生成し
て遅延器５５９に供給して格納すると共に、遅延器５５
９に既に格納された補間データＩ1を図４中の等化器フ
ィルタ４２０に供給する。
【００４３】その後、第３補間係数Ｗ、「０１．０１」
が累算回路５２０に入力される場合、加算器５２１は第
３補間係数値「０１．０１」と遅延器５２３から供給さ
れた遅延値「１０．１０」とを累算して、第３累算値
「１１．１１」をスイッチ５２２及びフィルタ係数発生
回路５３０に各々供給する。この場合、保持信号ＨＯＬ
Ｄが依然にハイレベル状態にあるので、スイッチ５２２
に入力された累算値「１１．１１」は入力端子１を通じ
て遅延器５２３に供給される。遅延器５２３において、
既に格納された第１累算値「１０．１０」は新たに入力
された第３累算値「１１．１１」で更新される。
が累算回路５２０に入力される場合、加算器５２１は第
３補間係数値「０１．０１」と遅延器５２３から供給さ
れた遅延値「１０．１０」とを累算して、第３累算値
「１１．１１」をスイッチ５２２及びフィルタ係数発生
回路５３０に各々供給する。この場合、保持信号ＨＯＬ
Ｄが依然にハイレベル状態にあるので、スイッチ５２２
に入力された累算値「１１．１１」は入力端子１を通じ
て遅延器５２３に供給される。遅延器５２３において、
既に格納された第１累算値「１０．１０」は新たに入力
された第３累算値「１１．１１」で更新される。
【００４４】フィルタ係数発生回路５３０におけるスイ
ッチ５３１はハイレベル状態の保持信号ＨＯＬＤに応じ
て、累算回路５２０から受け取った第３累算値「１１．
１１」を入力端子１を通じて遅延器５３２に供給する。
この遅延器５３２は受け取った第３累算値「１１．１
１」を遅延させて、該当遅延値をルックアップテーブル
５３３及び保持信号発生部５４０のビット選択器５４１
に供給すると共に、スイッチ５３１にフィードバックさ
せる。ルックアップテーブル５３３は遅延器５３２から
の遅延値に応じて、該当遅延値に対応する等化係数の組
ＦＣ３を生成して補間回路５５０に供給する。
ッチ５３１はハイレベル状態の保持信号ＨＯＬＤに応じ
て、累算回路５２０から受け取った第３累算値「１１．
１１」を入力端子１を通じて遅延器５３２に供給する。
この遅延器５３２は受け取った第３累算値「１１．１
１」を遅延させて、該当遅延値をルックアップテーブル
５３３及び保持信号発生部５４０のビット選択器５４１
に供給すると共に、スイッチ５３１にフィードバックさ
せる。ルックアップテーブル５３３は遅延器５３２から
の遅延値に応じて、該当遅延値に対応する等化係数の組
ＦＣ３を生成して補間回路５５０に供給する。
【００４５】ビット選択器５４１は遅延器５３２から受
け取った遅延値「１１．１１」に基づいて整数ビット、
即ち、１を選択してＸＯＲゲート５４４に供給する。こ
のとき、フィードバックループ５４５は前述したよう
に、２値「０」をＸＯＲゲート５４４に発生する。する
と、ＸＯＲゲート５４４は前述したように、ビット選択
器５４１からの出力とフィードバックループ５４５から
の出力とをＸＯＲ演算してハイレベル状態の保持信号Ｈ
ＯＬＤを発生する。その結果として、両スイッチ５２
２、５３１は依然に端子１に切換えられている。その
後、補間回路５５０は図６に示したように、Ａ／Ｄ変換
器４０からのサンプル値データ（即ち、Ｓ3）及び等化
係数の組ＦＣ3に基づいて、補間データＩ3を生成して遅
延器５５９に供給して格納すると共に、遅延器５５９に
既に格納された補間データＩ2を図４中の等化器フィル
タ４２０に供給する。
け取った遅延値「１１．１１」に基づいて整数ビット、
即ち、１を選択してＸＯＲゲート５４４に供給する。こ
のとき、フィードバックループ５４５は前述したよう
に、２値「０」をＸＯＲゲート５４４に発生する。する
と、ＸＯＲゲート５４４は前述したように、ビット選択
器５４１からの出力とフィードバックループ５４５から
の出力とをＸＯＲ演算してハイレベル状態の保持信号Ｈ
ＯＬＤを発生する。その結果として、両スイッチ５２
２、５３１は依然に端子１に切換えられている。その
後、補間回路５５０は図６に示したように、Ａ／Ｄ変換
器４０からのサンプル値データ（即ち、Ｓ3）及び等化
係数の組ＦＣ3に基づいて、補間データＩ3を生成して遅
延器５５９に供給して格納すると共に、遅延器５５９に
既に格納された補間データＩ2を図４中の等化器フィル
タ４２０に供給する。
【００４６】その後、第４補間係数Ｗ、「０１．０１」
が累算回路５２０に入力される場合、加算器５２１は第
４補間係数値「０１．０１」と遅延器５２３から供給さ
れた遅延値「１１．１１」とを累算して、第４累算値
「０１．００」をスイッチ５２２及びフィルタ係数発生
回路５３０に各々供給する。この場合、保持信号ＨＯＬ
Ｄが依然にハイレベル状態にあるので、スイッチ５２２
に入力された累算値「０１．００」は入力端子１を通じ
て遅延器５２３に供給される。遅延器５２３において、
既に格納された第１累算値「１１．１１」は新たに入力
された第４累算値「０１．００」で更新される。
が累算回路５２０に入力される場合、加算器５２１は第
４補間係数値「０１．０１」と遅延器５２３から供給さ
れた遅延値「１１．１１」とを累算して、第４累算値
「０１．００」をスイッチ５２２及びフィルタ係数発生
回路５３０に各々供給する。この場合、保持信号ＨＯＬ
Ｄが依然にハイレベル状態にあるので、スイッチ５２２
に入力された累算値「０１．００」は入力端子１を通じ
て遅延器５２３に供給される。遅延器５２３において、
既に格納された第１累算値「１１．１１」は新たに入力
された第４累算値「０１．００」で更新される。
【００４７】フィルタ係数発生回路５３０におけるスイ
ッチ５３１はハイレベル状態の保持信号ＨＯＬＤに応じ
て、累算回路５２０から受け取った第４累算値「０１．
００」を入力端子１を通じて遅延器５３２に供給する。
この遅延器５３２は受け取った第４累算値「０１．０
０」を遅延させて、該当遅延値をルックアップテーブル
５３３及び保持信号発生部５４０のビット選択器５４１
に供給すると共に、スイッチ５３１にフィードバックさ
せる。ルックアップテーブル５３３は遅延器５３２から
の遅延値に応じて、該当遅延値に対応する等化係数の組
ＦＣ4を生成して補間回路５５０に供給する。
ッチ５３１はハイレベル状態の保持信号ＨＯＬＤに応じ
て、累算回路５２０から受け取った第４累算値「０１．
００」を入力端子１を通じて遅延器５３２に供給する。
この遅延器５３２は受け取った第４累算値「０１．０
０」を遅延させて、該当遅延値をルックアップテーブル
５３３及び保持信号発生部５４０のビット選択器５４１
に供給すると共に、スイッチ５３１にフィードバックさ
せる。ルックアップテーブル５３３は遅延器５３２から
の遅延値に応じて、該当遅延値に対応する等化係数の組
ＦＣ4を生成して補間回路５５０に供給する。
【００４８】ビット選択器５４１は遅延器５３２から受
け取った遅延値「０１．００」に基づいて整数ビット、
即ち、１を選択してＸＯＲゲート５４４に供給する。こ
のとき、フィードバックループ５４５は前述したよう
に、２値「０」をＸＯＲゲート５４４に発生する。する
と、ＸＯＲゲート５４４は、ビット選択器５４１からの
出力とフィードバックループ５４５からの出力とをＸＯ
Ｒ演算してローレベル状態の保持信号ＨＯＬＤを発生す
る。その結果として、両スイッチ５２２、５３１は端子
０に切換えられることとなる。その後、補間回路５５０
は図６に示したように、Ａ／Ｄ変換器４０からのサンプ
ル値データ（即ち、Ｓ4）及び等化係数の組ＦＣ4に基づ
いて、補間データＩ4を生成して遅延器５５９に供給し
て格納すると共に、遅延器５５９に既に格納された補間
データＩ3を図４中の等化器フィルタ４２０に供給す
る。
け取った遅延値「０１．００」に基づいて整数ビット、
即ち、１を選択してＸＯＲゲート５４４に供給する。こ
のとき、フィードバックループ５４５は前述したよう
に、２値「０」をＸＯＲゲート５４４に発生する。する
と、ＸＯＲゲート５４４は、ビット選択器５４１からの
出力とフィードバックループ５４５からの出力とをＸＯ
Ｒ演算してローレベル状態の保持信号ＨＯＬＤを発生す
る。その結果として、両スイッチ５２２、５３１は端子
０に切換えられることとなる。その後、補間回路５５０
は図６に示したように、Ａ／Ｄ変換器４０からのサンプ
ル値データ（即ち、Ｓ4）及び等化係数の組ＦＣ4に基づ
いて、補間データＩ4を生成して遅延器５５９に供給し
て格納すると共に、遅延器５５９に既に格納された補間
データＩ3を図４中の等化器フィルタ４２０に供給す
る。
【００４９】次に、第５補間係数Ｗ、「０１．０１」が
累算回路５２０に入力される場合、加算器５２１は第５
補間係数値「０１．０１」と遅延器５２３から供給され
た遅延値「０１．００」とを累算して、第５累算値「１
０．０１」をスイッチ５２２及びフィルタ係数発生回路
５３０に各々供給する。この場合、保持信号ＨＯＬＤが
ローレベル状態にあるので、第５累算値「１０．０１」
の代わりに、スイッチ５２２に入力された累算値「０
１．００」が入力端子０を通じて遅延器５２３に供給さ
れる。
累算回路５２０に入力される場合、加算器５２１は第５
補間係数値「０１．０１」と遅延器５２３から供給され
た遅延値「０１．００」とを累算して、第５累算値「１
０．０１」をスイッチ５２２及びフィルタ係数発生回路
５３０に各々供給する。この場合、保持信号ＨＯＬＤが
ローレベル状態にあるので、第５累算値「１０．０１」
の代わりに、スイッチ５２２に入力された累算値「０
１．００」が入力端子０を通じて遅延器５２３に供給さ
れる。
【００５０】フィルタ係数発生回路５３０におけるスイ
ッチ５３１はローレベル状態の保持信号ＨＯＬＤに応じ
て、累算回路５２０から受け取った第４累算値「０１．
００」を入力端子０を通じて遅延器５３２に供給する。
この遅延器５３２は受け取った第４累算値「０１．０
０」をルックアップテーブル５３３及び保持信号発生部
５４０のビット選択器５４１に供給すると共に、スイッ
チ５３１にフィードバックさせる。ルックアップテーブ
ル５３３は遅延器５３２からの遅延値に応じて、等化係
数の組ＦＣ4を補間回路５５０に供給する。
ッチ５３１はローレベル状態の保持信号ＨＯＬＤに応じ
て、累算回路５２０から受け取った第４累算値「０１．
００」を入力端子０を通じて遅延器５３２に供給する。
この遅延器５３２は受け取った第４累算値「０１．０
０」をルックアップテーブル５３３及び保持信号発生部
５４０のビット選択器５４１に供給すると共に、スイッ
チ５３１にフィードバックさせる。ルックアップテーブ
ル５３３は遅延器５３２からの遅延値に応じて、等化係
数の組ＦＣ4を補間回路５５０に供給する。
【００５１】ビット選択器５４１は遅延器５３２から受
け取った遅延値「０１．００」に基づいて整数ビット、
即ち、１を選択してＸＯＲゲート５４４に供給する。こ
のとき、フィードバックループ５４５は前述したよう
に、２値「０」をＸＯＲゲート５４４に発生する。する
と、ＸＯＲゲート５４４はビット選択器５４１からの出
力とフィードバックループ５４５からの出力とをＸＯＲ
演算してハイレベル状態の保持信号ＨＯＬＤを発生す
る。その結果として、両スイッチ５２２、５３１は端子
１に切換えられることとなる。その後、補間回路５５０
は図６に示したように、Ａ／Ｄ変換器４０からのサンプ
ル値データＳ1〜Ｓ5及び等化係数の組ＦＣ4に基づい
て、補間データＩ5を生成して遅延器５５９に供給して
格納すると共に、遅延器５５９に既に格納された補間デ
ータＩ4を図４中の等化器フィルタ４２０に供給する。
け取った遅延値「０１．００」に基づいて整数ビット、
即ち、１を選択してＸＯＲゲート５４４に供給する。こ
のとき、フィードバックループ５４５は前述したよう
に、２値「０」をＸＯＲゲート５４４に発生する。する
と、ＸＯＲゲート５４４はビット選択器５４１からの出
力とフィードバックループ５４５からの出力とをＸＯＲ
演算してハイレベル状態の保持信号ＨＯＬＤを発生す
る。その結果として、両スイッチ５２２、５３１は端子
１に切換えられることとなる。その後、補間回路５５０
は図６に示したように、Ａ／Ｄ変換器４０からのサンプ
ル値データＳ1〜Ｓ5及び等化係数の組ＦＣ4に基づい
て、補間データＩ5を生成して遅延器５５９に供給して
格納すると共に、遅延器５５９に既に格納された補間デ
ータＩ4を図４中の等化器フィルタ４２０に供給する。
【００５２】その後、上記のような方式にて、補間デー
タＩ6が補間回路５５０における遅延器５５２に格納さ
れる。このとき、保持信号ＨＯＬＤがローレベル状態に
あるため、ＡＮＤゲート５５８は遅延器５５９を補間デ
ータＩ6で更新し、等化器フィルタ４２０への補間デー
タＩ6の入力を遮断する制御信号を遅延器５６０に供給
する。この遅延器５６０は、受け取った制御信号を１つ
のサンプリングクロック周期の間遅延させる。
タＩ6が補間回路５５０における遅延器５５２に格納さ
れる。このとき、保持信号ＨＯＬＤがローレベル状態に
あるため、ＡＮＤゲート５５８は遅延器５５９を補間デ
ータＩ6で更新し、等化器フィルタ４２０への補間デー
タＩ6の入力を遮断する制御信号を遅延器５６０に供給
する。この遅延器５６０は、受け取った制御信号を１つ
のサンプリングクロック周期の間遅延させる。
【００５３】上記説明から分かるように、累算値の整数
ビットが連続的に同一の値を有する場合、保持信号発生
部５４０はローレベル状態の保持信号ＨＯＬＤを生成し
て、新たな累算値の代わりに以前の累算値を補間回路５
５０に供給する。また、フィルタ係数発生回路５３０は
ローレベル状態の保持信号ＨＯＬＤに応じて、以前の累
算値に対応するフィルタ係数の組を発生する。このよう
な方法にて、以降プロセスが行われて補間回路５５０か
ら補間データが発生される。
ビットが連続的に同一の値を有する場合、保持信号発生
部５４０はローレベル状態の保持信号ＨＯＬＤを生成し
て、新たな累算値の代わりに以前の累算値を補間回路５
５０に供給する。また、フィルタ係数発生回路５３０は
ローレベル状態の保持信号ＨＯＬＤに応じて、以前の累
算値に対応するフィルタ係数の組を発生する。このよう
な方法にて、以降プロセスが行われて補間回路５５０か
ら補間データが発生される。
【００５４】上記において、本発明の好適な実施の形態
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
【００５５】
【発明の効果】従って、本発明によれば、従来技術に比
べてより簡単な構造で、補間データをより一層効率的に
発生することができる。
べてより簡単な構造で、補間データをより一層効率的に
発生することができる。
【図１】従来技術によるデジタルデータ検出システムの
概略的なブロック図である。
概略的なブロック図である。
【図２】図１中の補間部の詳細なブロック図である。
【図３】図２中の補間部の動作を説明するためのタイミ
ング図である。
ング図である。
【図４】本発明によるデジタルデータ検出システムの概
略的なブロック図である。
略的なブロック図である。
【図５】図４中の補間部の詳細なブロック図である。
【図６】図５中の補間部の動作を説明するためのタイミ
ング図である。
ング図である。
１０ 磁気格納媒体 ２０ アナログ信号取得部 ３０ 前置増幅器 ４０ Ａ／Ｄ変換器 ５０ 離散時間等化器フィルタ ６０ 補間回路 ６１ 補間部 ６２ ＭＯＤ−Ｔｓ累算器 ６３ ＡＮＤゲート ６４ 零相開始部 ６５ ループフィルタ ６６ 位相エラー検出器 ６７、５５４ マルチプレクサ（ＭＵＸ） ６８ 予想サンプル値発生器 ６９ スライサー ７０ 離散時間シーケンス検出部 ８０ データ同期検出部 ９０ ラン・レングス制限（ＲＬＬ）復号化部 １００ 周波数発生部 １１０ 利得制御部 ２００ サンプリングクロック ２１０ データクロック ２２０ マスク信号 ２３０ 補間区間τ ２４０ 周波数ずれΔｆ ２５０ 位相エラー検出部 ２６０ 補間データ値 ４１０ 補間部 ４２０ 等化器フィルタ ４３０ データ復号化部 ４４０ 主制御部（ＭＣＵ） ４５０ 位相エラー検出部 ５１０ 加算器 ５２０ 累算部 ５２１、５５６ 加算器 ５２２、５３１ スイッチ ５２３、５３２、５４２、５５２、５５９、５６０ 遅
延器 ５３０ フィルタ係数発生回路 ５３３ ルックアップテーブル ５４０ 保持信号発生部 ５４１ ビット選択器 ５４２ 遅延器 ５４３ インバータ ５４４ ＸＯＲゲート ５５０ 補間部 ５５８ ＯＲゲート
延器 ５３０ フィルタ係数発生回路 ５３３ ルックアップテーブル ５４０ 保持信号発生部 ５４１ ビット選択器 ５４２ 遅延器 ５４３ インバータ ５４４ ＸＯＲゲート ５５０ 補間部 ５５８ ＯＲゲート
Claims (10)
- 【請求項１】 磁気格納媒体に記録されたデータを検出
し、サンプリングクロックによってサンプリングされる
サンプル値データを位相エラー信号及び補間係数を用い
て補間して復号データを発生する、簡単な構造の補間装
置を備えたデジタルデータ検出システムであって、 データ格納手段と、 前記データ格納手段からアナログ信号を検出する信号検
出手段と、 前記信号検出手段から検出されたアナログ信号を増幅す
る増幅手段と、 主制御部から入力される前記サンプリングクロックに応
じて、前記増幅されたアナログ信号をサンプリングし
て、デジタルサンプル値データを発生するサンプリング
手段と、 前記位相エラー信号及び補間係数を用いて、前記デジタ
ルサンプル値データを補間して補間データを発生する補
間手段と、 前記補間データを等化する等化手段と、 最尤シーケンス検出技法のビタビアルゴリズム（Viterb
i algorithm）を用いて前記復号データを発生する復号
化手段と、 前記位相エラー信号を検出して前記補間手段に供給する
位相エラー検出手段とを含むことを特徴とするデジタル
データ検出システム。 - 【請求項２】 磁気格納媒体に記録されたデータを検
出し、主制御部から供給されるサンプリングクロックに
よってサンプリングされるサンプル値データを、位相エ
ラー信号及び補間係数を用いて補間して補間データを発
生する、簡単な構造の補間装置であって、 前記位相エラー信号と前記補間係数とを加算する加算手
段と、 前記第１加算手段からの出力信号を累算する累算手段
と、 前記累算手段で求められた累算値に対応するフィルタ係
数を発生するフィルタ係数発生手段と、 前記累算値を読み出して保持信号を発生する保持信号発
生手段と、 前記サンプル値データと該当フィルタ係数とを処理して
前記補間データを発生するフィルタリング手段とを含む
ことを特徴とする補間装置。 - 【請求項３】 前記累算手段が、 前記累算値を遅延させる第１遅延器と、 前記第１遅延器によって遅延された累算値と前記加算手
段からの出力とを加算する第１加算器と、 前記保持信号に基づいて、前記遅延された累算値または
前記累算値を切換えて発生する第１スイッチとを備える
ことを特徴とする請求項２に記載の補間装置。 - 【請求項４】 前記フィルタ係数発生手段が、 前記保持信号に基づいて、前記遅延値または前記累算手
段から供給された累算値を切換えて発生する第２スイッ
チと、 前記第２スイッチからの出力信号を遅延させる第２遅延
器と、 前記第２遅延器からの前記出力信号に応じて、前記フィ
ルタ係数を発生するフィルタ係数発生器とを備えること
を特徴とする請求項３に記載の補間装置。 - 【請求項５】 前記フィルタ係数発生手段が、前記累
算値に対応する応答値をフィルタベクトル係数として格
納する格納エリアを有することを特徴とする請求項４に
記載の補間装置。 - 【請求項６】 前記保持信号発生手段が、 前記フィルタ係数発生手段にて求められた遅延値から整
数ビットを選択する整数ビット選択器と、 ハイレベル状態の論理値及びローレベル状態の論理値を
交互に発生する論理値発生器と、 前記整数ビット選択器からの出力信号と、前記論理値発
生器からの出力信号とに応じて、前記保持信号を発生す
る保持信号発生器とを備えることを特徴とする請求項５
に記載の補間装置。 - 【請求項７】 磁気格納媒体に記録されたデータを検
出し、主制御部から供給されるサンプリングクロックに
よってサンプリングされるサンプル値データを、位相エ
ラー信号及び補間係数を用いて補間して補間データを発
生する補間方法であって、 前記位相エラー信号と前記補間係数とを加算して加算値
を発生する第ａ過程と、 前記加算値を累算して累算値を発生する第ｂ過程と、 前記累算値に対応するフィルタ係数を発生する第ｃ過程
と、 前記累算値を読み出して保持信号を発生する第ｄ過程
と、 前記サンプル値データと該当フィルタ係数とを処理して
前記補間データを発生する第ｅ過程とを含むことを特徴
とする補間方法。 - 【請求項８】 前記第ｂ過程が、 前記累算値を遅延させる第ｂ１過程と、 前記遅延された累算値と前記第ａ過程にて求められた出
力とを加算する第ｂ２過程と、 前記保持信号に基づいて、前記遅延された累算値または
前記累算値を切換えて発生する第ｂ３過程とを備えるこ
とを特徴とする請求項７に記載の補間方法。 - 【請求項９】 前記第ｃ過程が、 前記保持信号に基づいて、前記遅延値または前記第ｂ過
程にて求められた累算値を切換えて発生する第ｃ１過程
と、 前記第ｃ１過程からの出力信号を遅延させる第ｃ２過程
と、 前記第ｃ２過程からの出力信号に応じて、前記フィルタ
係数を発生する第ｃ３過程とを備えることを特徴とする
請求項８に記載の補間方法。 - 【請求項１０】 前記第ｄ過程が、 前記第ｃ過程にて求められた遅延値から整数ビットを選
択する第ｄ１過程と、 ハイレベル状態の論理値及びローレベル状態の論理値を
交互に発生する第ｄ２過程と、 前記第ｄ１過程にて求められた出力信号と、前記第ｄ２
過程にて求められた出力信号とに応じて、前記保持信号
を発生する第ｄ３過程とを備えることを特徴とする請求
項９に記載の補間方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997-29520 | 1997-06-30 | ||
| KR1019970029520A KR100244770B1 (ko) | 1997-06-30 | 1997-06-30 | 디지탈 자기 기록/재생 시스템의 보간 필터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1186449A true JPH1186449A (ja) | 1999-03-30 |
| JP4237847B2 JP4237847B2 (ja) | 2009-03-11 |
Family
ID=19512482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18380398A Expired - Fee Related JP4237847B2 (ja) | 1997-06-30 | 1998-06-30 | デジタルデータ検出システム |
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| Country | Link |
|---|---|
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| EP (1) | EP0889473A3 (ja) |
| JP (1) | JP4237847B2 (ja) |
| KR (1) | KR100244770B1 (ja) |
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| JP2014121069A (ja) * | 2012-12-19 | 2014-06-30 | Fujitsu Ltd | クロック・データリカバリィ方法および回路 |
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-
1997
- 1997-06-30 KR KR1019970029520A patent/KR100244770B1/ko not_active IP Right Cessation
-
1998
- 1998-06-29 EP EP98111989A patent/EP0889473A3/en not_active Withdrawn
- 1998-06-30 US US09/108,340 patent/US6307900B1/en not_active Expired - Fee Related
- 1998-06-30 JP JP18380398A patent/JP4237847B2/ja not_active Expired - Fee Related
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Also Published As
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|---|---|
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