KR100257729B1 - 디지탈 브이씨알의 등화 장치 - Google Patents

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Abstract

본 발명은 디지털 브이씨알(Digital VCR)에 관한 것으로, 디지탈 브이씨알(Digital VCR)의 자기 기록된 신호를 재생하기 위한 재생장치에 관한 것으로, 특히 비동기 위상제어에 의한 등화된 데이터의 복원시 동기가 일치하지 않는 경우에 대한 출력 데이터의 포화상태를 방지하도록 한 디지털 브이씨알의 등화 장치에 관한 것이다.
본 발명은 마그네틱 채널로부터 재생되는 아날로그 재생신호를 디지털 신호로 변환하는 A/D 변환기; 상기 A/D 변환기로부터 출력되는 재생신호가 시스템 클럭에 동기되지 않는 경우 그 동기되지 않은 위치에 무효 데이터를 보간하여 출력하고, 그 무효 데이터가 보간된 위치에 해당하는 무효 데이터 신호를 발생하는 보간 필터; 상기 보간 필터로부터 출력되는 재생신호를 입력으로 피드 포워드 필터링한 후 이전의 재생 신호와 현재의 재생신호간의 에러를 검출한 다음 이의 검출된 에러로 웨이트를 업데이트시켜 이전 재생신호와 현재의 재생신호를 등화시키는 등화기; 상기 등화기로부터 출력되는 둥화된 재생신호로부터 재생 데이터만을 검출하여 출력하는 데이터 검출기; 상기 등화기에서 검출된 에러를 근거로 데이터 검출기에서 검출된 데이터를 시스템 클럭에 동기시켜 타이밍을 복원하여 보간필터로 출력하는 타이밍 복원부; 상기 보간필터로부터 무효 데이터 신호가 발생하면 검출된 데이터를 시스템 클럭에 동기시켜 저장하고, 소정시간 경과후 저장된 데이터를 출력하는 출력 조정부로 구성된다.
따라서, 등화기의 출력단에 선입선출 메모리를 두어 이 메모리에 저장되는 데이터의 라이트 및 리드를 제어함으로써 데이터의 출력 포화상태를 방지하여 시스템의 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

디지탈 브이씨알의 등화 장치(Equalizer for a Digital VCR)
본 발명은 디지탈 브이씨알(Digital VCR)의 자기 기록된 신호를 재생하기 위한 재생장치에 관한 것으로, 특히 비동기 위상제어에 의한 등화된 데이터의 복원시 동기가 일치하지 않는 경우에 대한 출력 데이터의 포화상태를 방지하도록 한 디지털 브이씨알의 등화 장치에 관한 것이다.
컴퓨터, 통신, 방송, 가전 분야 등의 발전에 따라 일반 사용자들에게 제공되는 정보의 질이 점점 고급화되어 가고 있으며, 이러한 정보의 고급화는 멀티미디어화, 시각화, 입체화, 및 독립화로 특징지울 수 있다.
특히, 디지탈 매체 이용 기술은 이런 추세의 기반을 이루며 정보화 사회로의 진전에 큰 영향을 미치고 있다.
이와 같은 정보화 시대의 흐름에 따라 파생되는 대용량 데이터의 고속 전송 및 저장의 요구가 급격히 증가하고 있다.
디지탈 데이타의 저장은 주로 자기 기록 방식을 사용하여 왔으며, 낮은 가격에 많은 데이타 저장 능력을 제공하므로써 널리 이용되고 있다.
현재 널리 사용되고 있는 자기 기록 장치는 RLL(Run Length Limited) 및 최대치 검출(Peak Detection)을 이용한 아날로그 방식이 사용되어지고 있다.
일반적인 PR4 채널의 기록 및 재생 과정을 도 1 을 참조하여 설명한다.
자기 기록/재생 장치의 입력 부호열은 2비트 지연기(102) 및 MOD2 가산기(101)로 구성된 프리코더(100)를 거친후 기록된다.
즉, 마그네틱 채널(110), 등화기(111), 및 재생 엔코더(112)로 이루어져 재생시 (1-D2)의 특성을 갖는 재생기를 거치기 전에 특성을 맞추기 위해 1/(1-D2) 의 지연 특성을 갖도록 프리 코딩된다.
재생 과정은 (1-D2)의 지연 특성으로 이루어지므로, (1-D)와 (1+D)로 분해가 가능하다.
여기서, (1-D)는 재생계의 마그네틱 채널(110)과 등화기(111)에 의한 미분 특성과 동일하여 대치되고, (1+D)는 1비트 지연기(121) 및 가산기(122)로 구성된 재생 엔코더(112)로 이루어진다.
따라서 재생 과정은 재생 신호가 (1-D)와 (1+D)로 이루어진 (1-D2)에 의한 지연 특성을 갖도록 하며, 정확한 재생을 위해 상기 프리코더(100)에서는 기록 신호가 1/(1-D2)의 지연 특성을 갖도록 프리코딩한다.
프리코딩되어 자기 기록 테이프에 기록된 자기 기록 신호는 마그네틱 채널(110)에 구비된 헤드에 의해 재생되어 회전 트랜스를 거쳐 재생 증폭된후 등화기(111)를 통해 (1-D) 지연 특성을 갖고 상기 재생 엔코더(112)로 입력되어 (1+D) 지연 특성을 갖으므로 재생시 (1-D2)의 지연 특성을 갖게 된다.
(1+D)의 재생 엔코더(112)를 거친 3치 파형(1, 0, -1)은 데이타 검출기(113)에서 2치 파형(1, 0)으로 식별되어 기록 신호의 재생이 가능하도록 한다.
즉, 상기 데이타 검출기(113)에서는 상기 재생 엔코더(112)로 부터 출력되는 3레벨의 재생신호를 2레벨로 생성하게 된다.
다시말해서, 상기 데이타 검출기(113)에서는 상기 재생 엔코더(112)로 부터 출력되는 1레벨의 재생신호를 1레벨로 대응시키고, 0레벨의 재생신호를 0레벨로 대응시키며, -1레벨의 재생신호를 1레벨의 재생신호로 대응시켜 0, 1 레벨의 등화 신호를 생성하게 된다.
이와 같은 PR4 검출 방식에서는 등화 회로에서 강조한 고역 성분을 재생 엔코더(112)인 (1+D) 회로에 의해 억압할 수 있다.
자기 기록/재생 채널에서 재생 신호는 기록 신호의 미분 형태이므로 자기 기록 채널 특성을 결정짓는 계단 응답(h(t))은 다음 수학식 1의 로렌찌안(Lorentzian) 함수로 모델링된다.
Figure 1019970064684_B1_M0001
여기서, PW50은 h(t)의 최대 출력값의 50%에 해당하는 펄스의 폭이며 이값은 기록 밀도에 따라 결정된다.
그러나, 종래의 아날로그 방식의 PR4 채널의 자기 기록 및 재생 장치는 시스템 구현이 간단하고 타이밍 복원이 효과적이지만 기록 밀도가 증가함에 따라 ISI(Inter Symbol Interference)가 심화되어 검출이 어렵게 된다.
즉, 자기 기록 테이프에 자기 기록 신호를 기록하는 기록 밀도가 점차로 높아지게 되어 상술한 PR4 채널의 아날로그 자기 기록 및 재생시 데이타 검출이 어려워지게 된다.
따라서 최근에는 이러한 영향을 줄이기 위해 PRML(Partial Response Maximum Likelihood) 기술이 도입되었다.
상기 PRML 기술은 인위적인 간섭을 발생시켜 전송하므로써 데이타 검출시 손쉽게 간섭을 제거할 수 있도록 하는 것이다.
이러한 PRML 기술을 적용한 디지탈 브이씨알 재생계의 구성 및 동작을 도 2 를 참조하여 설명하면 다음과 같다.
종래의 디지탈 브이씨알의 재생계는 도 2 에 도시한 바와 같이. 마그네틱 채널로부터 재생되는 아날로그 재생신호를 디지털 신호로 변환하는 A/D 변환기(150); 상기 A/D 변환기(150)에서 디지탈 신호로 변환된 재생 신호를 입력으로 피드 포워드 필터링한 후 이전의 재생 신호와 현재의 재생신호간의 에러를 검출한 다음 이의 검출된 에러로 웨이트를 업데이트시켜 이전 재생신호와 현재의 재생신호를 등화시키는 등화기(130); 상기 등화기(130)로부터 출력되는 등화된 재생신호 및 검출된 에러에 의해 타이밍을 복원하는 타이밍 복원부(140); 상기 등화기(130)로부터 출력되는 둥화된 재생신호로부터 재생 데이터만을 검출하여 출력하는 데이터 검출부(160)로 구성되며, 상기 각 블록에는 41.85MHz 의 시스템 클록이 인가된다.
이와 같이 구성되는 종래의 디지털 브이씨알의 재생계의 동작을 설명한다.
상기 A/D 변환기(150)에서는 아날로그 재생 신호를 입력으로 받아 정확하게 디지타이징 처리 및 타이밍 복원하여 등화기(130)에 디지탈 신호를 공급하게 된다.
이때, 타이밍 복원은 상기 타이밍 복원부(140), D/A 변환기(141), 및 VCO(142)에서 이루어진다.
상기 A/D 변환기(150)에서 타이밍 복원에 의해 디지타이징된 신호를 PR4 특성이 되도록 등화시켜주기 위해 적응 등화기(130)에 입력된다.
상기 A/D 변환기(150)로 부터 출력되는 디지탈 재생 신호는 상기 피드포워드 필터(132)에서 피드포워드 필터링된후 출력되는데, 상기 피드포워드 필터(132)로 부터 출력되는 필터 출력 신호(y(k))는 입력되는 디지탈 재생 신호(x(k))가 샘플링 시간 간격으로 지연된후 필터 계수가 곱해진 값들의 합으로 다음 수학식 2 와 같이 나타낼 수 있다.
Figure 1019970064684_B1_M0002
위의 수학식 2 는 다음 수학식 3 과 같이 벡터의 내적으로 간략히 표시할 수 있다.
y(k)=XtW = WtX
위의 수학식 3 에서 t는 벡터 또는 행렬의 전치(transpose)이고 N 차원 열 벡터들인 w와 x(k)는 다음의 수학식 4 에 의해 정의된다.
W =[w0,w1,w2,…,wn-1]t
X(k) = [(k),x(k-1),…,x(k-n+1)]t
이러한 등화기(130)의 출력, 즉 피드포워드 필터(132)의 출력(y(k))은 상기 레벨 결정부(133)에서 3레벨 신호(d(k))로 결정되고 상기 에러 검출부(134)로 입력된다.
즉, 상기 수학식에 나타낸 웨이트(w)를 업데이트시켜 결정하기 위해, 상기 피드포워드 필터(132)의 출력(y(k))은 상기 레벨 결정부(133)로 입력된다.
상기 레벨 결정부(133)에서 레벨이 결정된 3 레벨 신호(d(k))는 다음 수학식 5에 나타낸 바와 같이 상기 에러 검출부(134)에서 샘플링 시간 간격에 의해 이후의 샘플링 클럭에 상기 피드포워드 필터(132)의 출력 신호와 그 차가 계산되어 에러 신호(e(k))로 출력된다.
e(k)=d(k)-y(k)
Wnw=Wold+μe(k) X(k)
여기서, wnw는 업데이트된 새로운 웨이트값이고, wold는 이전의 웨이트값이다.
상기 에러 검출부(134)로 부터 출력되는 에러 신호(e(k))는 상기 웨이트 업데이트부(135)에 입력되어 위의 수학식 5에 나타낸 바와 같이 웨이트 업데이트에 이용된다.
즉, 상기 웨이트 업데이트부(135)에서는 상기 A/D 변환기(150)로 부터 출력되는 디지탈 재생 신호(x(k))와 상기 지연기(136)로 부터 출력되는 지연된 이전의 웨이트(wold)와 에러 검출부(134)로 부터 출력되는 에러 신호(e(k))에 따라 웨이트를 업데이트시킨후 상기 지연기(136)를 통해 피드포워드 필터(132)로 출력하여 업데이트된 새로운 웨이트(wnw)로 사용할 수 있도록 출력한다.
한편, 상기 적응 등화기(130)에서 적응 등화되어 출력되는 데이타(y(k))는 데이타 검출기(160)인 비터비 검출기에 입력되어 원하는 신호를 효과적으로 탐색할 수 있도록 한다.
한편, 이와 같이 재생 디지탈 데이타를 처리하는 각 블록들은 41.85MHz의 샘플링 클럭에 의해 이루어지나, 보통 시스템 자체의 처리시간 지연등을 감안하여 41.85 + a MHz의 시스템 클럭을 사용한다.
그런데, 각 블록에 인가되는 시스템 클럭에 동기하여 재생되는 데이터를 처리하게 되지만, 이러한 데이터 처리과정중의 여러 가지 요인(예를들면 시스템 지연등)에 의하여 시스템 클럭인 41.85 + a MHz의 클럭과 데이터간에 정확한 동기가 이루어지지 않아 이로인해 등화기의 출력단에서 데이터의 포화상태가 발생함으로써 순차적인 데이터 처리가 이루어지지 못하는 문제점이 있다.
상기 문제점을 개선하기 위해 본 발명은, 등화기의 출력단에 선입선출 메모리를 두어 이 메모리에 저장되는 데이터의 라이트 및 리드를 제어함으로써 데이터의 출력 포화상태를 방지하도록 하는 디지털 브이씨알의 등화장치를 제공하는데 그 목적이 있다.
도 1 은 일반적인 자기 기록 및 재생에 사용되는 PR4 채널의 구조도
도 2 는 종래의 DVCR의 등화 장치를 설명하기 위한 블록도
도 3 은 본 발명에 의한 DVCR의 등화 장치를 나타낸 블록도
도 4 는 도 3 의 출력 조정부의 세부 블록을 나타낸 도
* 도면의 주요 부분에 대한 부호의 설명 *
200 : A/D 변환기 300 : 보간필터
400 : 등화기 500 : 데이터 검출기
600 : 타이밍 복원부 700 : 출력 조정부
710 : 데이터 지연기 720 : 라이트 제어부
721,722,724,726 : 지연기 723 : 반전기
725,727 : 앤드 게이트 730 : 리드 제어부
731 : 클럭 발생부 732 : 앤드 게이트
740 : 선입선출 메모리
이와같은 목적을 달성하기 위한 본 발명 디지털 브이씨알의 등화장치는 도 3 에 도시한 바와같이, 마그네틱 채널로부터 재생되는 아날로그 재생신호를 디지털 신호로 변환하는 A/D 변환기(200); 상기 A/D 변환기(200)로부터 출력되는 재생신호가 시스템 클럭(CLK)에 동기되지 않는 경우 그 동기되지 않은 위치에 무효 데이터(invalid data)를 보간하여 출력하고, 그 무효 데이터가 보간된 위치에 해당하는 무효 데이터 신호(IVD)를 발생하는 보간 필터(300); 상기 보간 필터(300)로부터 출력되는 재생신호를 입력으로 피드 포워드 필터링한 후 이전의 재생 신호와 현재의 재생신호간의 에러(e)를 검출한 다음 이의 검출된 에러로 웨이트를 업데이트시켜 이전 재생신호와 현재의 재생신호를 등화시키는 등화기(400); 상기 등화기(400)로부터 출력되는 둥화된 재생신호로부터 재생 데이터만을 검출하여 출력하는 데이터 검출기(500); 상기 등화기(500)에서 검출된 에러(e)를 근거로 데이터 검출기(500)에서 검출된 데이터를 시스템 클럭(CLK)에 동기시켜 타이밍을 복원하여 보간필터(300)로 출력하는 타이밍 복원부(600); 상기 보간필터(300)로부터 무효 데이터 신호(IVD)가 발생하면 검출된 데이터를 시스템 클럭(CLK)에 동기시켜 저장하고, 소정시간 경과후 저장된 데이터를 출력(DATA_OUT)하는 출력 조정부(700)로 구성됨을 특징으로 한다.
이와같이 구성된 본 발명 디지털 브이씨알의 등화장치를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명 디지털 브이씨알의 데이터 복원장치는, A/D 변환기(200), 보간필터(300), 등화기(400), 데이터 검출기(500), 타이밍 복원부(600), 출력 조정부(700)로 구성된다.
A/D 변환기(200)는 마그네틱 테이프로부터 읽혀진 아날로그 재생신호를 디지털 재생신호로 변환하는 것이다.
보간필터(300)는 디지털 재생신호와 시스템 클럭(CLK)의 동기가 맞지 않는 경우 보간 데이터 즉, 무효 데이터를 삽입한 다음 그 무효 데이터가 보간된 위치에서 무효 데이터 신호를 발생하는 것이다.
등화기(400)는 상기 보간필터(300)로부터 입력되는 디지털 재생 데이터를 이전과 현재 데이터간의 검출된 에러에 의해 웨이트를 업 데이트시켜 등화시키는 것이다.
데이터 검출기(500)는 비터비(Viterbi) 알고리즘등에 의해 실제 데이터(DATA)만을 검출하는 것이다.
타이밍 복원부(600)는 상기 등화기(400)로부터 검출된 이전과 현재의 데이터간의 에러(e)를 근거로 현재 데이터 검출기(500)로부터 검출된 데이터를 시스템 클럭(CLK)에 동기하여 타이밍을 복원하여 보간필터(300)로 출력하는 것이다.
출력 조정부(700)는 상기 보간필터(300)로부터 무효 데이터 신호(IVD)가 발생하면 검출된 데이터를 시스템 클럭(CLK)에 동기시켜 저장하고, 소정시간 경과후 저장된 데이터를 출력 클럭(CLK1)에 동기시켜 출력(DATA_OUT)하는 것으로, 도 4 에 도시한 바와같이, 입력되는 데이터(DATA)를 소정 클럭 지연시키는 데이터 지연기(710); 무효 데이터 신호(IVD)가 입력되면 이를 시스템 클럭(CLK)에 동기시켜 라이트 신호를 발생하는 라이트 제어부(720); 선입선출 메모리(740)에 데이터가 라이트되는 시점부터 소정시간 경과후에 발생된 클럭을 출력 클럭(CLK1)에 동기시켜 리드신호를 발생하는 리드 제어부(730); 상기 라이트 제어부(720)의 라이트 신호에 의해 데이터 지연기(710)로부터 입력되는 데이터를 저장하고, 리드 제어부(730)의 리드 신호에 의해 저장된 데이터를 출력(DATA_OUT)하는 선입선출(FIFO) 메모리(740)로 구성된다.
한편, 상기 라이트 제어부(720)는 시스템 클럭(CLK)을 반전시키는 반전기(723); 상기 입력되는 무효 데이터 신호를 소정 클럭 지연시키는 제 1 지연기(721); 반전기(243)로부터 출력되는 반전된 시스템 클럭에 동기하여 상기 제 1 지연기(721)의 출력을 소정 클럭 지연시키는 제 2 지연기(722); 상기 제 2 지연기(722)의 출력을 소정 시간 지연시키는 제 3 지연기(724); 상기 제 3 지연기(724)의 출력 및 제 1 지연기(721)의 출력을 인가받아 이를 앤드 연산하는 제 1 앤드 게이트(725); 상기 제 1 앤드 게이트(725)의 출력을 인가받아 이를 소정시간 지연시키는 제 4 지연기(726); 상기 제 4 지연기(726)의 출력 및 시스템 클럭(CLK)를 인가받아 이를 앤드 연산하여 출력하는 제 2 앤드 게이트(727)로 구성된다.
또한, 리드 제어부(730)는 선입선출 메모리(740)에 데이터가 라이트되는 시점부터 소정시간 경과후 클럭을 발생하는 클럭 발생부(731); 상기 클럭 발생부(731)의 출력 및 출력 클럭(CLK1)을 인가받아 이를 앤드 연산하여 출력하는 앤드 게이트(732)로 구성된다.
이와같이 구성된 본 발명의 동작을 상세히 설명한다.
상기 A/D 변환기(200)에서는 아날로그 재생 신호를 입력으로 받아 시스템 클럭(CLK)에 동기하여 디지털 재생 신호로 변환한 다음 보간 필터(300)로 출력하게 된다.
이때, 시스템 클럭(CLK)이 정확히 41.85MHz가 아니라 41.85+αMHz의 시스템 클럭이므로 동기가 정확히 이루어지지 않을 경우가 발생한다.
따라서, 보간 필터(300)는 상기 A/D 변환기(200)로부터 출력되는 디지털 재생 신호가 시스템 클럭(CLK)과의 정확한 동기가 이루어지지 않았을 경우, 타이밍 복원부(600)로부터 출력되는 시스템 클럭(CLK) 단위로 타이밍이 복원된 데이터의 크기만큼 무효 데이터(invalid data)를 보간하여 출력하게 된다.
즉, 디지털 신호로 변환된 데이터와 시스템 클럭(CLK)간의 동기가 이루어지지 않으면, 그 위치에 무효 데이터를 보간하여 등화기(400)로 출력함과 아울러, 그 무효 데이터가 보간된 위치를 나타내는 무효 데이터 신호(IVD)를 출력 조정부(700)로 출력하게 된다.
상기 등화기(400)는 무효 데이터가 보간된 상기 보간 필터(300)의 출력 데이터를 인가받아 피드 포워드 필터링을 행한 다음 이 필터링된 신호를 3레벨 신호로 결정하게 된다.
이렇게 3레벨로 결정된 신호와 피드 포워드 필터링된 신호와 그 차가 계산된 에러 신호(e)를 타이밍 복원부(600)로 출력함과 아울러, 이 에러 신호(e)를 근거로 피드 포워드 필터의 현재 웨이트 값을 업 데이트 시키게 된다.
이렇게 새롭게 업 데이트된 데이터는 데이터 검출기(500)로 인가되어, 비터비 알고리즘에 의해 원하는 데이터(DATA)가 검출되어 출력된다.
한편, 상기 타이밍 복원부(600)는 상기 등화기(400)로부터 출력되는 에러 신호(e)와 데이터 검출기(500)로부터 출력되는 검출된 데이터(DATA)를 인가받아 시스템 클럭(CLK)에 의해 타이밍을 복원하여 상기 보간 필터(300)로 출력한다.
출력 조정부(700)는 상기 보간필터(300)로부터 무효 데이터 신호(IVD)가 발생하면 검출된 데이터를 시스템 클럭(CLK)에 동기시켜 저장하고, 소정시간 경과후 저장된 데이터를 출력 클럭(CLK1)에 동기시켜 출력(DATA_OUT)하게 되는데, 이의 동작을 도 4를 참조하여 상세히 설명한다.
먼저, 라이트 제어부(720)의 제 1 지연기(721)는 보간필터(300)로부터 무효 데이터 신호(IVD)가 입력되면 이를 인가받아 1클럭 지연시킨 다음 출력하게 되고, 제 2 지연기(722)에서는 상기 제 1 지연기(721)로부터 출력되는 1클럭 지연된 무효 데이터 신호를 인가받아 반전기(723)에 의해 반전된 41.85 + αMHz의 시스템 클럭에 동기하여 상기 무효 데이터 신호를 재차 1클럭 지연시키게 된다.
상기 제 2 지연기(722)에 의해 1클럭 지연된 신호는 제 3 지연기(724)에서 인가받아 소정시간(약 1/4 클럭정도) 지연시킴으로써 2클럭 + 1/4클럭정도 지연된 신호를 출력하게 된다.
제 1 앤드 게이트(725)는 상기 제 3 지연기(724)에서 출력되는 신호와 상기 제 1 지연기(721)에 의해 1클럭 지연된 무효 데이터 신호를 인가받아 앤드 연산된 결과를 출력하게 된다.
이렇게 앤드 연산된 결과는 제 4 지연기(726)에 인가되어 상기 제 3 지연기(724)에서와 마찬가지로 약 1/4클럭정도 지연되어 제 2 앤드 게이트(727)로 출력되며, 상기 제 2 앤드 게이트(727)는 이의 출력과 시스템 클럭(CLK)과의 앤드 연산을 수행함으로써 선입선출 메모리(740)에 라이트 신호로 인가하게 된다.
따라서, 데이터 검출기(500)로부터 출력되는 데이터(DATA)는 데이터 지연기(710)에 의해 1클럭 지연되어 상기 라이트 제어부(720)의 라이트 신호(W)에 선입선출 메모리(740)에 저장된다.
이때, 상기 선입선출 메모리(740)에 데이터가 절반정도 쓰여진 시점에서 리드 제어부(730)의 클럭 발생부(731)는 일정 클럭을 발생하게 되고, 이 클럭은 앤드 게이트(732)로 인가되어 41.85MHz의 출력 클럭(CLK1)과의 앤드 연산이 수행됨으로써 이 연산된 결과가 선입선출 메모리(740)의 리드 신호(R)로 인가된다.
그러므로, 상기 선입선출 메모리(740)에 저장된 데이터는 리드되어 출력(DATA_OUT)된다.
결과적으로 상기 선입선출 메모리(740)의 용량이 256비트를 저장할 수 있는 공간이라면, 리드 제어부(730)의 클럭 발생부(731)는 상기 선입선출 메모리(740)에 128비트의 데이터가 저장되는 시점부터 일정클럭을 발생함으로써 이후에 저장되는 데이터에 대해 128비트의 여유공간을 확보하게 된다.
이로인해 출력 데이터의 포화상태는 이 여유공간에 의해 감소되는 것이다.
이와같이 본 발명은 등화기의 출력단에 선입선출 메모리를 두어 이 메모리에 저장되는 데이터의 라이트 및 리드를 제어함으로써 데이터의 출력 포화상태를 방지하여 시스템의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 마그네틱 채널로부터 재생되는 아날로그 재생신호를 디지털 신호로 변환하는 A/D 변환기;
    상기 A/D 변환기로부터 출력되는 재생신호가 시스템 클럭에 동기되지 않는 경우 그 동기되지 않은 위치에 무효 데이터를 보간하여 출력하고, 그 무효 데이터가 보간된 위치에 해당하는 무효 데이터 신호를 발생하는 보간 필터;
    상기 보간 필터로부터 출력되는 재생신호를 입력으로 피드 포워드 필터링한 후 이전의 재생 신호와 현재의 재생신호간의 에러를 검출한 다음 이의 검출된 에러로 웨이트를 업데이트시켜 이전 재생신호와 현재의 재생신호를 등화시키는 등화기;
    상기 등화기로부터 출력되는 둥화된 재생신호로부터 재생 데이터만을 검출하여 출력하는 데이터 검출기;
    상기 등화기에서 검출된 에러를 근거로 데이터 검출기에서 검출된 데이터를 시스템 클럭에 동기시켜 타이밍을 복원하여 보간필터로 출력하는 타이밍 복원부;
    상기 보간필터로부터 무효 데이터 신호가 발생하면 검출된 데이터를 시스템 클럭에 동기시켜 저장하고, 소정시간 경과후 저장된 데이터를 출력하는 출력 조정부로 구성됨을 특징으로 하는 디지털 브이씨알의 등화 장치.
  2. 제 1 항에 있어서, 출력 조정부는 입력되는 데이터를 소정 클럭 지연시키는 데이터 지연기;
    무효 데이터 신호가 입력되면 이를 시스템 클럭에 동기시켜 라이트 신호를 발생하는 라이트 제어부;
    선입선출 메모리에 데이터가 라이트되는 시점부터 소정시간 경과후에 발생된 클럭을 출력 클럭에 동기시켜 리드신호를 발생하는 리드 제어부;
    상기 라이트 제어부의 라이트 신호에 의해 데이터 지연기로부터 입력되는 데이터를 저장하고, 리드 제어부의 리드 신호에 의해 저장된 데이터를 출력하는 선입선출 메모리로 구성됨을 특징으로 하는 디지털 브이씨알의 등화 장치.
  3. 제 2 항에 있어서, 데이터 지연기는 1클럭 지연기임을 특징으로 하는 디지털 브이씨알의 등화 장치.
  4. 제 2 항에 있어서, 라이트 제어부는 시스템 클럭을 반전시키는 반전기;
    상기 입력되는 무효 데이터 신호를 소정 클럭 지연시키는 제 1 지연기;
    반전기로부터 출력되는 반전된 시스템 클럭에 동기하여 상기 제 1 지연기의 출력을 소정 클럭 지연시키는 제 2 지연기;
    상기 제 2 지연기의 출력을 소정 시간 지연시키는 제 3 지연기;
    상기 제 3 지연기의 출력 및 제 1 지연기의 출력을 인가받아 이를 앤드 연산하는 제 1 앤드 게이트;
    상기 제 1 앤드 게이트의 출력을 인가받아 이를 소정시간 지연시키는 제 4 지연기;
    상기 제 4 지연기의 출력 및 시스템 클럭를 인가받아 이를 앤드 연산하여 출력하는 제 2 앤드 게이트로 구성됨을 특징으로 하는 디지털 브이씨알의 등화 장치.
  5. 제 4 항에 있어서, 제 1 및 제 2 지연기는 1클럭 지연기임을 특징으로 하는 디지털 브이씨알의 등화 장치.
  6. 제 2 항에 있어서, 리드 제어부는 선입선출 메모리에 데이터가 라이트되는 시점부터 소정시간 경과후 클럭을 발생하는 클럭 발생부;
    상기 클럭 발생부의 출력 및 출력 클럭을 인가받아 이를 앤드 연산하여 출력하는 앤드 게이트로 구성됨을 특징으로 하는 디지털 브이씨알의 등화 장치.
  7. 제 6 항에 있어서, 출력 클럭은 41.85MHz의 클럭임을 특징으로 하는 디지털 브이씨알의 등화 장치.
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