KR20000004667A - 디지털 브이씨알 등화기의 리세트 장치 - Google Patents

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Abstract

본 발명은 디지털 브이씨알(Digital VCR)의 등화기에 있어서, 특히 재생 데이터와 시스템의 동기신호가 일치하지 않는 경우에 그 일치하지 않는 횟수가 소정 횟수이상 발생하면 등화기를 초기값으로 리세트시킴으로써 등화기의 안정도를 높일 수 있도록 하는 디지털 브이씨알 등화기의 리세트 장치를 제공하는데 그 목적이 있다.
이와같은 목적은, 2레벨 신호로 결정된 등화기의 출력을 인가받아 시스템 동기신호와의 일치여부를 검출하는 동기신호 검출부; 서보로부터 발생한 헤드 스위칭 펄스를 인가받아 각 펄스 구간에서 소정 너비의 윈도우 펄스를 발생하는 윈도우 펄스 발생부; 상기 동기신호 검출부 및 윈도우 펄스 발생부의 출력을 인가받아 이를 앤드 연산하는 앤드 게이트; 상기 윈도우 펄스의 각 구간에서 상기 앤드 게이트의 출력을 누적하는 누적부; 상기 누적부의 출력과 동기신호의 임계값을 비교하여 그 결과에 따라 리세트신호를 출력하는 비교부로 구성됨으로써 달성된다.

Description

디지털 브이씨알 등화기의 리세트 장치(RESET APPARATUS FOR EQUALIZER OF DIGITAL VCR)
본 발명은 디지털 브이씨알(Digital VCR)의 자기 기록된 신호를 재생하기 위한 등화기에 관한 것으로, 특히 등화기의 동기여부에 따라 적절히 시스템을 초기화시켜 안정적인 등화가 이루어질 수 있도록 하는 디지털 브이씨알 등화기의 리세트 장치에 관한 것이다.
컴퓨터, 통신, 방송, 가전 분야 등의 발전에 따라 일반 사용자들에게 제공되는 정보의 질이 점점 고급화되어 가고 있으며, 이러한 정보의 고급화는 멀티미디어화, 시각화, 입체화, 및 독립화로 특징지울 수 있다.
특히, 디지털 매체 이용 기술은 이런 추세의 기반을 이루며 정보화 사회로의 진전에 큰 영향을 미치고 있다.
이와 같은 정보화 시대의 흐름에 따라 파생되는 대용량 데이터의 고속 전송 및 저장의 요구가 급격히 증가하고 있다.
디지털 데이타의 저장은 주로 자기 기록 방식을 사용하여 왔으며, 낮은 가격에 많은 데이타 저장 능력을 제공하므로써 널리 이용되고 있다.
현재 널리 사용되고 있는 자기 기록 장치는 RLL(Run Length Limited) 및 최대치 검출(Peak Detection)을 이용한 아날로그 방식이 사용되어지고 있다.
일반적인 PR4 채널의 등화 과정을 도 1 을 참조하여 설명한다.
자기 기록/재생 장치의 입력 부호열은 2비트 지연기(102) 및 MOD2 가산기(101)로 구성된 프리코더(100)를 거친후 기록된다.
즉, 마그네틱 채널(110), 등화기(111), 및 재생 엔코더(112)로 이루어져 재생시 (1-D2)의 특성을 갖는 재생기를 거치기 전에 특성을 맞추기 위해 1/(1-D2) 의 지연 특성을 갖도록 프리 코딩된다.
재생 과정은 (1-D2)의 지연 특성으로 이루어지므로, (1-D)와 (1+D)로 분해가 가능하다.
여기서, (1-D)는 재생계의 마그네틱 채널(110)과 등화기(111)에 의한 미분 특성과 동일하여 대치되고, (1+D)는 1비트 지연기(121) 및 가산기(122)로 구성된 재생 엔코더(112)로 이루어진다.
따라서 재생 과정은 재생 신호가 (1-D)와 (1+D)로 이루어진 (1-D2)에 의한 지연 특성을 갖도록 하며, 정확한 재생을 위해 상기 프리코더(100)에서는 기록 신호가 1/(1-D2)의 지연 특성을 갖도록 프리코딩한다.
프리코딩되어 자기 기록 테이프에 기록된 자기 기록 신호는 마그네틱 채널(110)에 구비된 헤드에 의해 재생되어 회전 트랜스를 거쳐 재생 증폭된후 등화기(111)를 통해 (1-D) 지연 특성을 갖고 상기 재생 엔코더(112)로 입력되어 (1+D) 지연 특성을 갖으므로 재생시 (1-D2)의 지연 특성을 갖게 된다.
(1+D)의 재생 엔코더(112)를 거친 3치 파형(1, 0, -1)은 데이타 검출기(113)에서 2치 파형(1, 0)으로 식별되어 기록 신호의 재생이 가능하도록 한다.
즉, 상기 데이타 검출기(113)에서는 상기 재생 엔코더(112)로 부터 출력되는 3레벨의 재생신호를 2레벨로 생성하게 된다.
다시말해서, 상기 데이타 검출기(113)에서는 상기 재생 엔코더(112)로 부터 출력되는 1레벨의 재생신호를 1레벨로 대응시키고, 0레벨의 재생신호를 0레벨로 대응시키며, -1레벨의 재생신호를 1레벨의 재생신호로 대응시켜 0, 1 레벨의 등화 신호를 생성하게 된다.
이와 같은 PR4 검출 방식에서는 등화 회로에서 강조한 고역 성분을 재생 엔코더(112)인 (1+D) 회로에 의해 억압할 수 있다.
자기 기록/재생 채널에서 재생 신호는 기록 신호의 미분 형태이므로 자기 기록 채널 특성을 결정짓는 계단 응답(h(t))은 다음 수학식 1의 로렌찌안(Lorentzian) 함수로 모델링된다.
여기서, PW50은 h(t)의 최대 출력값의 50%에 해당하는 펄스의 폭이며 이값은 기록 밀도에 따라 결정된다.
그러나 종래의 아날로그 방식의 PR4 채널의 자기 기록 및 재생 장치는 시스템 구현이 간단하고 타이밍 복원이 효과적이지만 기록 밀도가 증가함에 따라 ISI(Inter Symbol Interference) 가 심화되어 검출이 어렵게 된다.
즉, 자기 기록 테이프에 자기 기록 신호를 기록하는 기록 밀도가 점차로 높아지게 되어 상술한 PR4 채널의 아날로그 자기 기록 및 재생시 데이타 검출이 어려워지게 된다.
따라서 최근에는 이러한 영향을 줄이기 위해 PRML(Partial Response Maximum Likelihood) 기술이 도입되었다.
상기 PRML 기술은 인위적인 간섭을 발생시켜 전송하므로써 데이타 검출시 손쉽게 간섭을 제거할 수 있도록 하는 것이다.
이러한 PRML 기술을 적용한 디지털 브이씨알의 등화기의 구성 및 동작을 도 2 를 참조하여 설명하면 다음과 같다.
일반적인 디지털 브이씨알의 등화기는 도 2 에 도시한 바와 같이 A/D 변환기(150)에서 디지털 신호로 변환된 디지털 재생 신호를 입력으로 웨이트를 업데이트시키는 웨이트 업데이트부(135), 상기 웨이트 업데이트부(135)에서 업데이트된 웨이트를 소정 시간 지연시키고 상기 웨이트 업데이트부(135)로 제공하는 지연기(136), 상기 지연기(136)로 부터 출력되는 웨이트에 따라 상기 A/D 변환기(150)로 부터 출력되는 디지털 재생 신호를 피드포워드 필터링하여 재생 신호를 출력하는 피드포워드 필터(Feedforward Filter)(132), 상기 피드포워드 필터(132)로 부터 출력되는 재생 신호를 입력으로 3레벨 신호를 결정하는 레벨 결정부(133), 및 상기 레벨 결정부(133)에서 레벨이 결정된 3레벨 신호와 상기 피드포워드 필터(132)로 부터 출력되는 다음 클럭의 재생 신호를 비교하여 에러 신호를 검출하고 상기 웨이트 업데이트부(135)에서 웨이트를 업데이트시킬 수 있도록 상기 웨이트 업데이트부(135)로 출력하는 에러 검출부(134)로 구성된다.
한편, 상기 피드 포워드 필터(132)로 부터 출력되는 재생 신호는 타이밍 복원부(140), D/A 변환기(141), 및 VCO(142)로 구성된 타이밍 복원부에 입력되어 타이밍 복원을 위해 사용되며 복원된 클럭은 상기 A/D 변환기(150)로 입력된다.
이와 같이 구성되는 일반적인 등화기의 동작을 설명한다.
상기 A/D 변환기(150)에서는 아날로그 재생 신호를 입력으로 받아 정확하게 디지타이징 처리 및 타이밍 복원하여 등화기(130)에 디지털 신호를 공급하게 된다.
이때, 타이밍 복원은 상기 타이밍 복원부(140), D/A 변환기(141), 및 VCO(142)에서 이루어진다.
상기 A/D 변환기(150)에서 타이밍 복원에 의해 디지타이징된 신호를 PR4 특성이 되도록 등화시켜주기 위해 등화기(130)에 입력된다.
상기 A/D 변환기(150)로 부터 출력되는 디지털 재생 신호는 상기 피드포워드 필터(132)에서 피드포워드 필터링된후 출력되는데, 상기 피드포워드 필터(132)로 부터 출력되는 필터 출력 신호(y(t))는 입력되는 디지털 재생 신호(x(t))가 샘플링 시간 간격으로 지연된후 필터 계수가 곱해진 값들의 합으로 다음 수학식 2 와 같이 나타낼 수 있다.
위의 수학식 2 는 다음 수학식 3 과 같이 벡터의 내적으로 간략히 표시할 수 있다.
y(t)=XtW = WtX
위의 수학식 3 에서 t는 벡터 또는 행렬의 전치(transpose)이고 N 차원 열 벡터들인 w와 x(t)는 다음의 수학식 4 에 의해 정의된다.
W =[w0,w1,w2,…,wn-1]t
X(t) = [(t),x(t-1),…,x(t-n+1)]t
이러한 등화기(130)의 출력, 즉 피드포워드 필터(132)의 출력(y(t))은 상기 레벨 결정부(133)에서 3레벨 신호(d(t))로 결정되고 상기 에러 검출부(134)로 입력된다.
즉, 상기 수학식에 나타낸 웨이트(w)를 업데이트시켜 결정하기 위해, 상기 피드포워드 필터(132)의 출력(y(t))은 상기 레벨 결정부(133)로 입력된다.
상기 레벨 결정부(133)에서 레벨이 결정된 3 레벨 신호(d(t))는 다음 수학식 5에 나타낸 바와 같이 상기 에러 검출부(134)에서 샘플링 시간 간격에 의해 이후의 샘플링 클럭에 상기 피드포워드 필터(132)의 출력 신호와 그 차가 계산되어 에러 신호(e(t))로 출력된다.
여기서, wnw는 업데이트된 새로운 웨이트값이고, wold는 이전의 웨이트값이다.
상기 에러 검출부(134)로 부터 출력되는 에러 신호(e(t))는 상기 웨이트 업데이트부(135)에 입력되어 위의 수학식 5에 나타낸 바와 같이 웨이트 업데이트에 이용된다.
즉, 상기 웨이트 업데이트부(135)에서는 상기 A/D 변환기(150)로 부터 출력되는 디지털 재생 신호(x(t))와 상기 지연기(136)로 부터 출력되는 지연된 이전의 웨이트(wold)와 에러 검출부(134)로 부터 출력되는 에러 신호(e(t))에 따라 웨이트를 업데이트시킨후 상기 지연기(136)를 통해 피드포워드 필터(132)로 출력하여 업데이트된 새로운 웨이트(wnw)로 사용할 수 있도록 출력한다.
한편, 상기 등화기(130)에서 등화되어 출력되는 데이타(y(t))는 데이타 검출기인 비터비 검출기에 입력되어 원하는 신호를 효과적으로 탐색할 수 있도록 한다.
그러나 이와같은 등화기는 41.85MHz의 시스템 클럭에 동기하여 동작하게 되지만 그 시스템 클럭 자체가 정확하지 못한 이유로 41.84 +αMHz의 클럭수를 가지고 등화기에 인가된다.
이로인해 시스템이 정확한 동기가 이루어지지 못하는 경우에 정확한 등화가 이루어지지 못하게 되어 시스템의 신뢰성 저하 및 오동작을 유발하는 문제점이 있었다.
따라서, 본 발명은 이러한 문제점을 감안하여, 재생 데이터와 시스템의 동기신호가 일치하지 않는 경우에 그 일치하지 않는 횟수가 소정 횟수이상 발생하면 등화기를 초기값으로 리세트시킴으로써 등화기의 안정도를 높일 수 있도록 하는 디지털 브이씨알 등화기의 리세트 장치를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은 도 4 에 도시한 바와같이, 2레벨 신호(det)로 결정된 등화기의 출력을 인가받아 시스템 동기신호(sync)와의 일치여부를 검출하는 동기신호 검출부(610); 서보로부터 발생한 헤드 스위칭 펄스(HSP)를 인가받아 각 펄스 구간에서 소정 너비의 윈도우 펄스를 발생하는 윈도우 펄스 발생부(620); 상기 동기신호 검출부(610) 및 윈도우 펄스 발생부(620)의 출력을 인가받아 이를 앤드 연산하는 앤드 게이트(630); 상기 윈도우 펄스의 각 구간에서 상기 앤드 게이트(630)의 출력을 누적하는 누적부(640); 상기 누적부(640)의 출력과 동기신호의 임계값(TH)을 비교하여 그 결과에 따라 리세트신호를 출력하는 비교부(650); 상기 비교부(650)로부터 리세트신호가 발생하면 이를 인가받아 등화기를 초기화시키기 위한 초기화 데이터를 발생하여 출력하는 초기화부(660)로 구성됨을 특징으로 한다.
도 1 은 일반적인 자기 기록 및 재생에 사용되는 PR4 채널의 구조도.
도 2 는 종래의 DVCR 등화기의 구성도.
도 3 은 본 발명이 적용된 등화기의 구성도.
도 4 는 본 발명 등화기의 리세트 장치의 블록도.
도 5 는 본 발명을 설명하기 위한 각 단의 출력 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 등화부 300 : 2레벨 결정부
400 : 타이밍 복원부 500 : A/D 변환부
600 : 리세트부 610 : 동기신호 검출부
611 : 병렬 변환부 612 : 비교기
620 : 윈도우 펄스 발생부 630 : 앤드 게이트
640 : 누적부 641 : 가산기
642 : 지연부 650 : 비교부
660 : 초기화부 661 : 어드레스 발생부
662 : 롬
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명 디지털 브이씨알 등화기의 리세트 장치는, 동기신호 검출부(610), 윈도우 펄스 발생부(620), 앤드 게이트(630), 누적부(640), 비교부(650), 초기화부(660)로 구성된다.
상기 동기신호 검출부(610)는 등화기의 출력이 2레벨로 결정된 재생신호(det)를 인가받아 병렬의 재생신호로 변환하는 병렬 변환부(611); 병렬 변환부(611)로부터 출력되는 병렬의 재생신호와 시스템 동기신호(sync)를 비교하여 그 비교결과를 출력하는 비교기(612)로 구성된다
상기 윈도우 펄스 발생부(620)는 헤드 스위칭 펄스(HSP)를 인가받아 각 펄스 구간에서 소정 구간의 윈도우 펄스를 발생하는 것이다.
상기 앤드 게이트(630)는 동기신호 검출부(610) 및 윈도우 펄스 발생부(620)의 출력을 인가받아 이를 앤드 연산한다.
상기 누적부(640)는 상기 앤드 게이트(630)의 출력과 지연부(642)로부터 출력되는 그 이전의 값을 더하여 누적된 결과값을 출력하는 가산기(641); 상기 윈도우 펄스의 고전위 구간에서 가산기(641)의 출력을 소정시간 지연시켜 출력하는 지연기(642)로 구성된다.
상기 비교부(650)는 상기 누적부(640)의 출력과 동기신호의 임계값(TH)을 비교하여 그 결과에 따라 리세트신호를 출력한다.
상기 초기화부(660)는 상기 비교부(650)로부터 리세트 신호가 발생되면 이를 인가받아 각 시스템을 지정하는 어드레스를 발생하는 어드레스 발생부(661); 상기 어드레스 발생부(661)의 어드레스를 인가받아 그 어드레스에 해당하는 각 초기화 데이터를 출력하는 롬(662)으로 구성된다.
여기서, 상기 롬(662)에는 등화기를 구성하는 각 시스템에 걸맞는 초기화 데이터가 어드레스별로 각각 기 저장되어 있게된다.
이와같이 구성된 본 발명의 동작을 상세히 설명한다.
먼저, 동기신호 검출부(610)의 병렬 변환부(611)는 도 3 에 도시한 바와같이, 데이터 검출기(300)에 의해 등화기(200)의 출력이 2레벨 즉, '1'과 '0'의 신호로 결정된 재생신호(det)를 인가받아 병렬의 신호로 변환하게 되는데, 상기 2레벨로 결정된 재생신호(det)는 직렬의 신호이므로 시스템의 동기신호(sync)와의 비교를 수월하게 하기 위해서는 병렬의 신호로 변환하는 것이 바람직하다.
따라서, 상기 병렬 변환부(611)에 의해 병렬의 신호로 변환된 2레벨 결정된 신호는 비교기(612)에 입력되어 시스템 동기신호(sync)와 비교된다.
예를들어 도 5C에 도시한 바와같이 동기신호(sync)와 2레벨 결정된 신호가 일치하면 '1'을 출력하고, 그렇지 않으면 '0'을 출력하게 된다.
한편, 윈도우 펄스 발생기(620)는 도 5A에 도시한 바와같은 드럼의 서보로부터 발생한 헤드 스위칭 펄스(HSP)를 인가받아 고전위 및 저전위 구간에서 도 5B에 도시한 바와같이 각각 소정 너비를 갖는 윈도우 펄스를 발생한다.
상기 동기신호 검출부(610)의 출력과 윈도우 펄스 발생부(620)의 출력은 앤드 게이트(630)에 인가되어 이 두신호를 앤드 연산하게 된다.
즉, 도 5D에 도시한 바와같이 윈도우 펄스의 고전의 구간내에서의 상기 동기신호 검출부(610)의 출력이 '1'인 경우만을 추출하게 되는 것이다.
상기 앤드 게이트(630)의 출력은 누적부(640)에 인가되어 상기 윈도우 펄스의 고전위 구간동안 이를 누적하게 되는데, 먼저 가산기(641)는 상기 앤드 게이트(630)로부터 출력되는 결과를 입력받아 상기 지연부(642)로부터 출력된 이전의 결과값을 더하여 비교부(650)로 제공하게 된다.
즉, 가산기(641)는 현재 앤드 게이트(630)로부터 출력되는 값과 바로 이전까지 누적된 값을 더하여 비교부(650) 및 지연부(642)로 제공하며, 이때 지연부(642)는 상기 윈도우 펄스 발생부(620)로부터 출력되는 윈도우 펄스의 고전위 구간동안만 동작하고, 저전위 구간에서는 동작하지 않게 된다.
따라서, 윈도우 펄스의 저전위 구간에서는 앤드 게이트(630)의 출력을 곧바로 비교부(650)로 인가하고, 고전위 구간에서만 상기 앤드 게이트(630)의 출력을 누적하게 되는 것이다.
상기 비교부(650)는 상기 누적부(640)에서 누적된 결과가 임계치(TH)보다 작다면 리세트 신호를 발생하게 되는데, 이는 곧 일정 구간 즉, 윈도우 펄스의 고전위 구간동안 2레벨 재생신호(det)가 동기신호(sync)와 얼마나 일치하였는가를 판단하게 된다.
즉, 시스템이 얼마나 동기가 잘 이루어졌는가를 판단하게 되는 것이다.
그러므로, 상기 비교부(650)는 누적부(641)의 출력이 임계값(TH)보다 크다면 '0'을 출력하고, 그렇지 않다면 시스템을 리세트시키기 위한 '1'을 출력하게 된다.
상기 비교부(650)로부터 출력되는 리세트신호는 초기화부(660)의 어드레스 발생부(661)로 인가되는데, 상기 어드레스 발생부(661)는 리세트신호를 인가받아 내부에 기 설정된 등화기의 각 시스템을 지정하는 어드레스를 발생하게 된다.
따라서, 이 어드레스 발생부(661)에서 출력되는 어드레스 데이터는 롬(662)에 인가되어 롬(662)이 저장하고 있는 초기화 데이터를 출력하게 된다.
즉, 상기 롬(662)은 등화기를 구성하는 각 시스템이 요구하는 초기화 데이터가 저장되어 있어 상기 어드레스 발생부(661)가 지정하는 초기화 데이터를 시스템의 각 요소로 출력하게 되는 것이다.
따라서, 시스템 즉 등화기를 구성하는 각 요소가 이 초기화 데이터에 의해 초기화됨으로써 시스템의 동기가 다시 이루어진다.
이상에서 설명한 바와 같이 본 발명에 의한 디지털 브이씨알 등화기의 리세트 장치는, 재생 데이터와 시스템의 동기신호가 일치하지 않는 경우에 그 일치하지 않는 횟수가 소정 횟수이상 발생하면 등화기를 초기값으로 리세트시킴으로써 등화기의 안정도를 높여 등화기의 신뢰성을 향상시키고, 또한 오동작을 방지하는 효과가 있다.

Claims (3)

  1. 2레벨 신호로 결정된 등화기의 출력을 인가받아 시스템 동기신호와의 일치여부를 검출하는 동기신호 검출부;
    서보로부터 발생한 헤드 스위칭 펄스를 인가받아 각 펄스 구간에서 소정 너비의 윈도우 펄스를 발생하는 윈도우 펄스 발생부;
    상기 동기신호 검출부 및 윈도우 펄스 발생부의 출력을 인가받아 이를 앤드 연산하는 앤드 게이트;
    상기 윈도우 펄스의 각 구간에서 상기 앤드 게이트의 출력을 누적하는 누적부;
    상기 누적부의 출력과 동기신호의 임계값을 비교하여 그 결과에 따라 리세트신호를 출력하는 비교부;
    상기 비교부로부터 리세트신호가 발생하면 이를 인가받아 등화기를 초기화시키기 위한 초기화 데이터를 발생하여 출력하는 초기화부를 포함하여 구성된 것을 특징으로 하는 디지털 브이씨알 등화기의 리세트 장치.
  2. 제 1 항에 있어서, 동기신호 검출부는 2레벨 결정된 직렬의 재생신호를 인가받아 병렬의 재생신호로 변환하는 병렬 변환부;
    상기 병렬 변환부로부터 출력되는 병렬의 재생신호와 시스템 동기신호를 비교하여 그 비교결과를 출력하는 비교기로 구성된 것을 특징으로 하는 디지털 브이씨알 등화기의 리세트 장치.
  3. 제 1 항에 있어서, 누적부는
    상기 앤드 게이트의 출력과 지연부로부터 출력되는 그 이전의 값을 더하여 누적된 결과값을 출력하는 가산기;
    상기 윈도우 펄스의 고전위 구간에서 가산기의 출력을 소정시간 지연시켜 출력하는 지연기로 구성되고,
    초기화부는
    리세트 신호를 인가받아 각 시스템을 지정하는 어드레스를 발생하는 어드레스 발생부;
    상기 어드레스 발생부의 어드레스를 인가받아 그 어드레스에 해당하는 각 초기화 데이터를 출력하는 롬으로 구성된 것을 특징으로 하는 디지털 브이씨알 등화기의 리세트 장치.
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