JPH08138324A - Ｅｐｒ４信号の位相差検出回路 - Google Patents

Ｅｐｒ４信号の位相差検出回路

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JPH08138324A
JPH08138324A JP6277313A JP27731394A JPH08138324A JP H08138324 A JPH08138324 A JP H08138324A JP 6277313 A JP6277313 A JP 6277313A JP 27731394 A JP27731394 A JP 27731394A JP H08138324 A JPH08138324 A JP H08138324A
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time
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Yoshihiro Hamura
美宏 端村
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 ＥＰＲ４信号化において、サンプリングクロ
ックとＥＰＲ４信号との位相差を検出するためのＥＰＲ
４信号の位相差検出回路に関し、ＥＰＲ４信号の位相差
を検出する。 【構成】 ＥＰＲ４等化信号とサンプリングクロックと
の位相差を検出するための位相差検出回路において、前
記ＥＰＲ４等化信号を前記サンプリングクロックでサン
プルホールドするサンプルホールド回路と、前記サンプ
ルホールドされた信号を少なくとも４つのスライスレベ
ルと比較して、少なくとも５値に変換する比較回路と、
前記比較回路からの５値信号と前記サンプルホールド回
路の出力とに基づいて、前記位相差を発生する位相差発
生回路とを有する。

Description

【発明の詳細な説明】
【０００１】（目次） 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 （ａ）第１の実施例の説明（図１乃至図６） （ｂ）第２の実施例の説明（図７乃至図８） （ｃ）第３の実施例の説明（図９乃至図１０） （ｄ）第４の実施例の説明（図１１乃至図１２） （ｅ）第５の実施例の説明（図１３） （ｆ）他の実施例の説明 発明の効果
【０００２】
【産業上の利用分野】本発明は、ＥＰＲ４信号化におい
て、サンプリングクロックとＥＰＲ４信号との位相差を
検出するためのＥＰＲ４信号の位相差検出回路に関す
る。
【０００３】近年の磁気ディスク及び光磁気ディスク装
置等の記録密度の向上のため、パーシャルレスポンス信
号化（Partial-response signaling）が利用されてい
る。パーシャルレスポンス信号化は、符号間干渉（波形
干渉）を逆に積極的に利用して、デジタル情報の帯域圧
縮を行う方法である。
【０００４】このようなパーシャルレスポンス信号化の
内、ＥＰＲ４信号化が知られている。このＥＰＲ４信号
化においても、適切に、位相差を検出できる方法が求め
られている。
【０００５】
【従来の技術】ＥＰＲ４信号化（Extended Partial-res
ponse class-IV signaling) は、米国特許第４８９０２
９９号明細書等により、良く知られている。このＥＰＲ
４信号化は、（１＋Ｄ−Ｄ2 −Ｄ3 ）の信号化特性を有
する。
【０００６】一般に、パーシャルレスポンス再生におい
ては、パーシャルレスポンス等化後の信号と、サンプリ
ングクロックとの位相差を検出して、サンプリングクロ
ックの発生タイミングを制御するＰＬＬ（Phase Locked
Loop)を持つ。このため、パーシャルレスポンス等化後
の信号と、サンプリングクロックとの位相差を検出する
位相差検出回路が必要となる。
【０００７】パーシャルレスポンス再生において、前記
位相差を検出する方法は、前記米国特許やF.Dolivo.W.S
cott及びG.Ungerbock による論文「FAST TIMING RECOVE
RY FOR PARTIAL-RESPONSE SIGNALING SYSTEMS 」(1986
IEEE CH2655-9/89/0000-0573) に示されている。
【０００８】即ち、パーシャルレスポンス等化後のリー
ド信号のサンプリング電圧をＹ（ｎ）とし、３値判定器
による３値判定結果をＸ（ｎ）とすると、位相差Δτ
（ｎ）は下記式で表される。
【０００９】Δτ（ｎ）＝Ｙ（ｎ−１）・Ｘ（ｎ）−Ｙ
（ｎ）・Ｘ（ｎ−１）
【００１０】
【発明が解決しようとする課題】このような従来の位相
差検出回路では、特にＰＲ４信号化に対しては、ＰＬＬ
の引き込み及びＰＬＬ追従性能とも充分な成果をあげて
いた。しかしながら、この従来の位相差検出回路を、Ｅ
ＰＲ４信号化に適用すると、信号系列が規定パターン以
外の信号では、位相差の検出が困難であるという問題が
あった。
【００１１】本発明の目的は、ＥＰＲ４信号の位相差を
検出するためのＥＰＲ４信号の位相差検出回路を提供す
るにある。
【００１２】本発明の他の目的は、簡易な構成でＥＰＲ
４信号の位相差を検出するためのＥＰＲ４信号の位相差
検出回路を提供するにある。
【００１３】
【課題を解決するための手段】本発明は、ＥＰＲ４等化
信号とサンプリングクロックとの位相差を検出するため
の位相差検出回路において、前記ＥＰＲ４等化信号を前
記サンプリングクロックでサンプルホールドするサンプ
ルホールド回路と、前記サンプルホールドされた信号を
少なくとも４つのスライスレベルと比較して、少なくと
も５値に変換する比較回路と、前記比較回路からの少な
くとも５値の信号と前記サンプルホールド回路の出力と
に基づいて、前記位相差を発生する位相差発生回路とを
有することを特徴とする。
【００１４】
【作用】本発明は、サンプルホールド出力を、少なくと
も５値に変換している。この５値以上に変換しているた
め、５値出力からＥＰＲ４信号の位相差の検出し易い波
形を検出することができる。この位相差の検出し易い波
形を検出することにより、ＥＰＲ４信号の位相差を検出
するため、ＥＰＲ信号の位相差を正確に検出することが
できる。
【００１５】
【実施例】
（ａ）一実施例の説明 図１は本発明の一実施例のための磁気ディスクの復調回
路の構成図である。
【００１６】図１に示すように、磁気ヘッドの読み取り
出力は、ゲイン制御アンプ１０に入力される。
【００１７】ゲイン制御アンプ１０は、磁気ヘッドの出
力を所定のゲインで増幅し、出力するものであり、その
ゲインは後述するレベル検出回路１２、１３の出力によ
り制御される。
【００１８】ゲイン制御アンプ１０の出力は、フィルタ
ー／イコライザー１１に入力される。フィルター／イコ
ライザー１１は、ＥＰＲ４の等化処理を行うものであ
る。このフィルター／イコライザー１１の出力は、サン
プルアンドホールド回路５１に入力される。サンプルア
ンドホールド回路５１は、クロックのタイミングでＥＰ
Ｒ等化信号をサンプルし、且つホールドする。
【００１９】第１のレベル検出回路１２は、サンプルア
ンドホールド回路５１の出力のレベルを検出する。そし
て検出したレベルにより、ゲイン制御アンプ１０のゲイ
ンを制御する。第２のレベル検出回路１３は、フィルタ
ー／イコライザー１１の出力のレベルを検出する。そし
て、検出したレベルにより、ゲイン制御アンプ１０のゲ
インを制御する。
【００２０】ＰＬＬ回路４は、サンプルアンドホールド
回路５１の出力とクロックとの位相差に応じて修正した
クロック（ＰＬＬクロック）を発生するものである。
【００２１】ＰＬＬ回路４は、図２にて後述するよう
に、５値判定回路５と位相差検出回路７とで構成される
レベル位相検出回路と、ループフィルタ８と、電圧制御
発振器（ＶＣＯ）９とで構成されている。
【００２２】データ復調回路１４は、ビタビ復号器で構
成されている。そして、このデータ復調回路１４は、サ
ンプルアンドホールド回路５１の出力とクロックとから
データＤＡＴＡ及びクロックＣＬＯＣＫを発生する。
【００２３】図２は本発明の一実施例のためのＰＬＬ回
路の構成図である。図２は図１に示すＰＬＬ回路を詳細
に示したものである。
【００２４】図２に示すように、前述したサンプルアン
ドホールド回路（サンプルホールド回路）５１は、クロ
ックのタイミングでＥＰＲ等化信号をサンプルし、且つ
ホールドして、サンプルホールド出力Ｙｎ＋１を出力す
る。第１のアナログデレイ回路５２は、サンプルホール
ド回路５１のサンプルホールド出力Ｙｎ＋１を、１クロ
ック分の遅延させ、第１の遅延出力Ｙｎを出力するもの
である。
【００２５】第２のアナログデレイ回路５３は、第１の
アナログデレイ回路５２の遅延出力Ｙｎを、１クロック
分の遅延させ、第２の遅延出力Ｙｎ−１を出力するもの
である。この第１及び第２のアナログデレイ回路５２、
５３は、各々サンプルホールド機能を有する回路で構成
される。
【００２６】５値判定回路５は、図３にて後述するよう
に、サンプルホールド回路５１のサンプルホールド出力
を５値に判定するものである。この５値は、＋２、＋
１、０、−１、−２の５種類である。５値判定回路５の
出力は、Ｘ（＊）ｎ＋１で示され、「＊」に判定値が入
る。例えば、５値判定値が「＋２」の５値判定出力は、
Ｘ（＋２）ｎ＋１となる。
【００２７】位相差発生回路７は、図５等において後述
するように、５値判定出力と第１の遅延出力Ｙｎと第２
の遅延出力Ｙｎ−１とから、位相差に対応するレベルの
信号を検出するものである。ループフィルタ回路８は、
位相差に対応するレベル信号をフィルタリングする。電
圧制御発振器９は、ループフィルタ８の電圧に対応した
位相のクロック信号ＣＬＯＣＫを発生するものである。
【００２８】図３は図２の５値判定回路のブロック図、
図４は図３の５値判定回路の動作説明図である。
【００２９】５値判定回路５は、５値比較回路５４を有
する。５値比較回路５４は、入力されたサンプルホール
ド出力Ｙｎ＋１を４つのレベルＶ（ＬＳ＋２）〜Ｖ（Ｌ
Ｓ−２）で比較し、５値（５ビット）のロジック信号Ｘ
（＋２）ｎ＋１〜Ｘ（−２）ｎ＋１に変換する。
【００３０】図４（Ａ）のサンプルホールド入力信号と
判定レベルとの関係図に示す様に、５値比較回路５４の
４つの判定レベルＶ（ＬＳ＋２）〜Ｖ（ＬＳ−２）は、
回路の基準電圧Ｖｒｅｆを中心に、等間隔で設定されて
いる。
【００３１】そして、図４（Ｂ）のサンプルホールド出
力信号と判定レベルとの関係図に示すように、サンプル
ホールド出力信号及びその遅延信号は、図示の如くな
る。このサンプルホールド信号は、４つのレベルＶ（Ｌ
Ｓ＋２）〜Ｖ（ＬＳ−２）と比較される。この結果、５
値比較回路５４は、図４（Ｃ）に示すように、５ビット
（５値）のロジック信号Ｘ（＋２）ｎ＋１〜Ｘ（−２）
ｎ＋１を発生する。
【００３２】５個の第１のデジタル遅延回路５５〜５９
は、各々５値比較回路５４のロジック出力Ｘ（＋２）ｎ
＋１〜Ｘ（−２）ｎ＋１を、１サンプル時間遅延させ
て、ロジック信号Ｘ（＋２）ｎ〜Ｘ（−２）ｎを発生す
る。５個の第２のデジタル遅延回路６０〜６４は、各々
第１のデジタル遅延回路５５〜５９のロジック出力Ｘ
（＋２）ｎ〜Ｘ（−２）ｎを、１サンプル時間遅延させ
て、ロジック信号Ｘ（＋２）ｎ−１〜Ｘ（−２）ｎ−１
を発生する。３個の第３のデジタル遅延回路６５〜６７
は、各々第２のデジタル遅延回路６０〜６４のロジック
出力Ｘ（＋２）ｎ−１〜Ｘ（−２）ｎ−１を、１サンプ
ル時間遅延させて、ロジック信号Ｘ（＋１）ｎ−２〜Ｘ
（−１）ｎ−２を発生する。
【００３３】従って、５値判定回路５は、サンプルホー
ルド出力を５値判定する５値比較回路５４と、この出力
の各遅延された信号を作成するデジタル遅延回路５５〜
６７とで構成されている。これらデジタル遅延回路５５
〜６７は、フリップフロップで構成されている。これに
より、５値判定回路５の出力は、ｎ＋１サンプル時のＸ
（＋２）ｎ＋１〜Ｘ（−２）ｎ＋１、ｎサンプル時のＸ
（＋２）ｎ〜Ｘ（−２）ｎ、ｎ−１サンプル時のＸ（＋
２）ｎ−１〜Ｘ（−２）ｎ−１、ｎ−２サンプル時のＸ
（＋１）ｎ−２〜Ｘ（−１）ｎ−２となる。
【００３４】次に、位相差発生回路の第１の実施例につ
いて、図５及び図６により説明する。図５は図３の位相
差発生回路の第１の実施例ブロック図、図６は図５の実
施例の位相差発生動作説明図である。
【００３５】図５に示すように、第１のアンドゲート４
０は、３つのロジック信号Ｘ（＋１）ｎ＋１、Ｘ（＋
２）ｎ、Ｘ（＋１）ｎ−１の論理積をとる。即ち、第１
のアンドゲート４０は、ｎ＋１サンプル時に信号レベル
が「＋１」であり、ｎサンプル時の信号レベルが「＋
２」であり、ｎ−１サンプル時の信号レベル「＋１」で
ある時に、イネーブル出力を発生する。
【００３６】第２のアンドゲート４１は、３つのロジッ
ク信号Ｘ（−１）ｎ＋１、Ｘ（−２）ｎ、Ｘ（−１）ｎ
−１の論理積をとる。即ち、第２のアンドゲート４１
は、ｎ＋１サンプル時に信号レベルが「−１」であり、
ｎサンプル時の信号レベルが「−２」であり、ｎ−１サ
ンプル時の信号レベル「−１」である時に、イネーブル
出力を発生する。
【００３７】加算器４２は、ｎ−１サンプル時のサンプ
ルホールド出力Ｙｎ−１から、ｎ＋１サンプル時の第２
の遅延信号Ｙｎ＋１を減算する。第１の選択回路４３
は、第１のアンドゲート４０からイネーブル信号が発生
している時に、加算器４２の出力を選択出力する。第２
の選択回路４４は、第２のアンドゲート４１からイネー
ブル信号が発生している時に、加算器４２の出力を選択
出力する。
【００３８】加算器４５は、第１の選択回路４３の出力
ΔＶａ１から第２の選択回路４４の出力ΔＶａ２を減算
して、チャージポンプ８への制御電圧ΔＶａを出力す
る。
【００３９】図６により、その動作を説明する。この動
作としては、全て入力信号に対して、ＰＬＬ ＣＬＯＣ
Ｋが遅れた場合を示している。そして、その時に、正の
電圧が出力されて、ＰＬＬを制御するものとして考え
る。
【００４０】図６に示すように、正のピークで位相を検
出するケースＡの場合には、比較される信号は、ピーク
の前後の信号Ｙｎ−１とＹｎ＋１とである。そして、そ
の差分である（Ｙｎ−１−Ｙｎ＋１）が正であり、且つ
その差分が大きい程、クロックの位相が遅れていると判
断する。
【００４１】この実施例では、信号のピークを検出し
て、その前後のサンプル値から位相差を発生させる。従
って、第１の条件として、Ｘ（＋１）ｎ−１、Ｘ（＋
２）ｎ、Ｘ（＋１）ｎ＋１が「１」の時に、（Ｙｎ−１
−Ｙｎ＋１）を得る。
【００４２】即ち、ｎ＋１サンプル時に信号レベルが
「＋１」であり、ｎサンプル時の信号レベルが「＋２」
であり、ｎ−１サンプル時の信号レベル「＋１」である
正のピーク検出時に、第１のアンドゲート４０からイネ
ーブル信号を発生して、第１の選択回路４３より（Ｙｎ
−１−Ｙｎ＋１）を得る。
【００４３】この時の制御信号ΔＶａ１は、次式で示さ
れる。
【００４４】 ΔＶａ１＝Ｘ（＋１）ｎ−１＊Ｘ（＋２）ｎ＊Ｘ（＋１）ｎ＋１ ＊（Ｙｎ−１−Ｙｎ＋１） (1) 負のピークで位相を検出するケースＢの場合も、比較さ
れる信号は、ピークの前後の信号Ｙｎ−１とＹｎ＋１と
である。そして、その差分である（Ｙｎ−１−Ｙｎ＋
１）が負であり、且つその差分が大きい程、クロックの
位相が遅れていると判断する。
【００４５】この実施例でも、信号のピークを検出し
て、その前後のサンプル値から位相差を発生させる。従
って、第１の条件として、Ｘ（−１）ｎ−１、Ｘ（−
２）ｎ、Ｘ（−１）ｎ＋１が「１」の時に、（Ｙｎ−１
−Ｙｎ＋１）を得る。
【００４６】即ち、ｎ＋１サンプル時に信号レベルが
「−１」であり、ｎサンプル時の信号レベルが「−２」
であり、ｎ−１サンプル時の信号レベル「−１」である
負のピーク検出時に、第２のアンドゲート４１からイネ
ーブル信号を発生して、第２の選択回路４４より（Ｙｎ
−１−Ｙｎ＋１）を得る。
【００４７】この時の制御信号ΔＶａ２は、次式で示さ
れる。
【００４８】 ΔＶａ２＝Ｘ（−１）ｎ−１＊Ｘ（−２）ｎ＊Ｘ（−１）ｎ＋１ ＊（Ｙｎ−１−Ｙｎ＋１） (2) 従って、この時の加算器４５から出力される制御電圧Δ
Ｖａは、下記(3)式で表される。
【００４９】 ΔＶａ＝ΔＶａ１−ΔＶａ２ (3) このようにして、信号の正負のピークを検出して、その
両側の信号値から制御電圧を作成するため、ＥＰＲ４信
号においても、正確な位相差検出が可能となる。 （ｂ）第２の実施例の説明 図７は、図２の位相差発生回路の第２の実施例ブロック
図、図８は図７の実施例の位相差発生動作説明図であ
る。
【００５０】図７に示すように、第１のアンドゲート７
１は、３つのロジック信号Ｘ（＋１）ｎ−１、Ｘ（０）
ｎ、Ｘ（−１）ｎ＋１の論理積をとる。即ち、第１のア
ンドゲート７１は、ｎ＋１サンプル時に信号レベルが
「−１」であり、ｎサンプル時の信号レベルが「０」で
あり、ｎ−１サンプル時の信号レベル「＋１」である時
に、イネーブル出力を発生する。
【００５１】第２のアンドゲート７２は、３つのロジッ
ク信号Ｘ（＋２）ｎ−１、Ｘ（０）ｎ、Ｘ（−２）ｎ＋
１の論理積をとる。即ち、第２のアンドゲート７２は、
ｎ＋１サンプル時に信号レベルが「−２」であり、ｎサ
ンプル時の信号レベルが「０」であり、ｎ−１サンプル
時の信号レベル「＋２」である時に、イネーブル出力を
発生する。
【００５２】第３のアンドゲート７３は、３つのロジッ
ク信号Ｘ（−１）ｎ−１、Ｘ（０）ｎ、Ｘ（＋１）ｎ＋
１の論理積をとる。即ち、第３のアンドゲート７３は、
ｎ＋１サンプル時に信号レベルが「＋１」であり、ｎサ
ンプル時の信号レベルが「０」であり、ｎ−１サンプル
時の信号レベル「−１」である時に、イネーブル出力を
発生する。
【００５３】第４のアンドゲート７４は、３つのロジッ
ク信号Ｘ（−２）ｎ−１、Ｘ（０）ｎ、Ｘ（＋２）ｎ＋
１の論理積をとる。即ち、第４のアンドゲート７４は、
ｎ＋１サンプル時に信号レベルが「＋２」であり、ｎサ
ンプル時の信号レベルが「０」であり、ｎ−１サンプル
時の信号レベル「−２」である時に、イネーブル出力を
発生する。
【００５４】第１のオアゲート７５は、第１のアンドゲ
ート７１の出力と第２のアンドゲート７２の出力との論
理和をとる。第２のオアゲート７６は、第３のアンドゲ
ート７３の出力と第４のアンドゲート７４の出力との論
理和をとる。
【００５５】第１の選択回路７７は、第１のオアゲート
７５からイネーブル信号が発生している時に、ｎサンプ
ル時の遅延信号Ｙｎを出力する。第２の選択回路７８
は、第２のオアゲート７６からイネーブル信号が発生し
ている時に、ｎサンプル時の遅延信号Ｙｎを出力する。
【００５６】加算器７９は、第１の選択回路７７の出力
ΔＶｂ１を、第２の選択回路７８の出力ΔＶｂ２から減
算して、チャージポンプ８への制御電圧ΔＶｂを出力す
る。
【００５７】図８により、その動作を説明する。この動
作としては、全て入力信号に対して、ＰＬＬ ＣＬＯＣ
Ｋが遅れた場合を示している。そして、その時に、正の
電圧が出力されて、ＰＬＬを制御するものとして考え
る。
【００５８】図８に示すように、ゼロクロス点で位相を
検出するケースＣの場合には、ＰＬＬ制御に使用される
信号は、ゼロクロス点のｎサンプル時のＹｎである。但
し、その前後の信号の極性によって、遅れ／進みの判定
が必要である。このゼロクロス検出の条件としては、１
サンプル前の信号Ｘ（＊）ｎ−１は、「＋１」又は「＋
２」である事が必要である。又、１サンプル後の信号Ｘ
（＊）ｎ＋１は、「−１」又は「−２」である事が条件
である。
【００５９】ここでは、Ｙｎは、マイナス出力であるの
で、条件をとった後は、加算器７９のマイナス側に入力
している。
【００６０】即ち、ｎ＋１サンプル時に信号レベルが
「−１」であり、ｎサンプル時の信号レベルが「０」で
あり、ｎ−１サンプル時の信号レベル「＋１」であるゼ
ロクロス検出時に、第１のアンドゲート７１からイネー
ブル信号を発生して、第１の選択回路７７よりＹｎを得
る。同様に、ｎ＋１サンプル時に信号レベルが「−２」
であり、ｎサンプル時の信号レベルが「０」であり、ｎ
−１サンプル時の信号レベル「＋２」であるゼロクロス
検出時に、第２のアンドゲート７２からイネーブル信号
を発生して、第１の選択回路７７よりＹｎを得る。
【００６１】この時の制御信号ΔＶｂ１は、次式で示さ
れる。
【００６２】 ΔＶｂ１＝［｛Ｘ（＋１）ｎ−１＊Ｘ（０）ｎ＊Ｘ（−１）ｎ＋１｝ ＋｛Ｘ（＋２）ｎ−１＊Ｘ（０）ｎ＊Ｘ（−２）ｎ＋１｝］＊Ｙｎ (4) 図８のゼロクロス点で位相を検出する他のケースＤの場
合も、ＰＬＬ制御に使用される信号は、ゼロクロス点の
ｎサンプル時のＹｎである。但し、その前後の信号の極
性によって、遅れ／進みの判定が必要である。このゼロ
クロス検出の条件としては、１サンプル前の信号Ｘ
（＊）ｎ−１は、「−１」又は「−２」である事が必要
である。又、１サンプル後の信号Ｘ（＊）ｎ＋１は、
「＋１」又は「＋２」である事が条件である。
【００６３】ここでは、Ｙｎは、プラス出力であるの
で、条件をとった後は、加算器７９のプラス側に入力し
ている。
【００６４】即ち、ｎ＋１サンプル時に信号レベルが
「＋１」であり、ｎサンプル時の信号レベルが「０」で
あり、ｎ−１サンプル時の信号レベル「−１」であるゼ
ロクロス検出時に、第２のアンドゲート７３からイネー
ブル信号を発生して、第２の選択回路７８よりＹｎを得
る。同様に、ｎ＋１サンプル時に信号レベルが「＋２」
であり、ｎサンプル時の信号レベルが「０」であり、ｎ
−１サンプル時の信号レベル「−２」であるゼロクロス
検出時に、第４のアンドゲート７４からイネーブル信号
を発生して、第２の選択回路７８よりＹｎを得る。
【００６５】この時の制御信号ΔＶｂ２は、次式で示さ
れる。
【００６６】 ΔＶｂ２＝［｛Ｘ（−１）ｎ−１＊Ｘ（０）ｎ＊Ｘ（＋１）ｎ＋１｝ ＋｛Ｘ（−２）ｎ−１＊Ｘ（０）ｎ＊Ｘ（＋２）ｎ＋１｝］＊Ｙｎ (5) 従って、加算器７９の制御電圧ΔＶｂは、下記(6)式で
示される。
【００６７】 ΔＶｂ＝−ΔＶｂ１＋ΔＶｂ２ (6) このようにして、信号のゼロクロス点を検出して、ゼロ
クロス点の信号値から制御電圧を作成するため、ＥＰＲ
４信号においても、正確な位相差検出が可能となる。 （ｃ）第３の実施例の説明 図９は、図２の位相差発生回路の第３の実施例ブロック
図、図１０は、図９の実施例の位相差検出動作の説明図
である。
【００６８】図９に示すように、第１のアンドゲート８
１は、２つのロジック信号Ｘ（＋１）ｎ−１、Ｘ（＋
１）ｎの論理積をとる。即ち、第１のアンドゲート８１
は、ｎ−１サンプル時に信号レベルが「＋１」であり、
ｎサンプル時の信号レベルが「＋１」である時に、イネ
ーブル出力を発生する。
【００６９】第２のアンドゲート８２は、２つのロジッ
ク信号Ｘ（−１）ｎ−１、Ｘ（−１）ｎの論理積をと
る。即ち、第２のアンドゲート８２は、ｎ−１サンプル
時に信号レベルが「−１」であり、ｎサンプル時の信号
レベルが「−１」である時に、イネーブル出力を発生す
る。
【００７０】加算器８０は、ｎ−１サンプル時のサンプ
ルホールド出力Ｙｎ−１から、ｎサンプル時の第１の遅
延信号Ｙｎを減算する。第１の選択回路８３は、第１の
アンドゲート８１からイネーブル信号が発生している時
に、加算器８０の出力を選択出力する。第２の選択回路
８４は、第２のアンドゲート８２からイネーブル信号が
発生している時に、加算器８０の出力を選択出力する。
【００７１】加算器８５は、第１の選択回路８３の出力
ΔＶｃ１から第２の選択回路８４の出力ΔＶｃ２を減算
して、チャージポンプ８への制御電圧ΔＶｃを出力す
る。
【００７２】図１０により、その動作を説明する。この
動作としては、全て入力信号に対して、ＰＬＬ ＣＬＯ
ＣＫが遅れた場合を示している。そして、その時に、正
の電圧が出力されて、ＰＬＬを制御するものとして考え
る。
【００７３】図１０に示すように、正のピークで位相を
検出するケースＥの場合には、比較される信号は、ピー
クの前後の信号Ｙｎ−１とＹｎとである。そして、その
差分である（Ｙｎ−１−Ｙｎ）が正であり、且つその差
分が大きい程、クロックの位相が遅れていると判断す
る。
【００７４】この実施例では、信号のピークを検出し
て、その前後のサンプル値から位相差を発生させる。従
って、検出条件として、Ｘ（＋１）ｎ−１、Ｘ（＋１）
ｎ、が「１」の時に、（Ｙｎ−１−Ｙｎ）を得る。
【００７５】即ち、ｎ＋１サンプル時に信号レベルが
「＋１」であり、ｎサンプル時の信号レベルが「＋１」
である正のピーク検出時に、第１のアンドゲート８１か
らイネーブル信号を発生して、第１の選択回路８３より
（Ｙｎ−１−Ｙｎ）を得る。
【００７６】この時の制御信号ΔＶｃ１は、次式で示さ
れる。
【００７７】 ΔＶｃ１＝Ｘ（＋１）ｎ−１＊Ｘ（＋１）ｎ＊（Ｙｎ−１−Ｙｎ） (7) 負のピークで位相を検出するケースＦの場合も、比較さ
れる信号は、ピークの前後の信号Ｙｎ−１とＹｎとであ
る。そして、その差分である（Ｙｎ−１−Ｙｎ）が負で
あり、且つその差分が大きい程、クロックの位相が遅れ
ていると判断する。
【００７８】この実施例でも、信号のピークを検出し
て、その前後のサンプル値から位相差を発生させる。従
って、検出条件として、Ｘ（−１）ｎ−１、Ｘ（−１）
ｎが「１」の時に、（Ｙｎ−１−Ｙｎ）を得る。
【００７９】即ち、ｎサンプル時の信号レベルが「−
１」であり、ｎ−１サンプル時の信号レベル「−１」で
ある負のピーク検出時に、第２のアンドゲート８２から
イネーブル信号を発生して、第２の選択回路８４より
（Ｙｎ−１−Ｙｎ）を得る。
【００８０】この時の制御信号ΔＶａ２は、次式で示さ
れる。
【００８１】 ΔＶｃ２＝Ｘ（−１）ｎ−１＊Ｘ（−１）ｎ＊（Ｙｎ−１−Ｙｎ） (8) 従って、この時の加算器８５から出力される制御電圧Δ
Ｖｃは、下記(9)式で表される。
【００８２】 ΔＶｃ＝ΔＶｃ１−ΔＶｃ２ (9) このようにして、信号振幅が低下しても、信号の正負の
ピークを検出して、その両側の信号値から制御電圧を作
成するため、ＥＰＲ４信号においても、正確な位相差検
出が可能となる。しかも、簡易な回路で実現できる。 （ｄ）第４の実施例の説明 図１１は、図２の位相差発生回路の第４の実施例ブロッ
ク図、図１２は、図１１の実施例の位相差検出動作の説
明図である。
【００８３】図１１に示すように、第１のアンドゲート
８６は、４つのロジック信号Ｘ（０）ｎ−２、Ｘ（＋
１）ｎ−１、Ｘ（＋１）ｎ、Ｘ（０）ｎ＋１の論理積を
とる。第２のアンドゲート８７は、４つのロジック信号
Ｘ（−１）ｎ−２、Ｘ（＋１）ｎ−１、Ｘ（＋１）ｎ、
Ｘ（−１）ｎ＋１の論理積をとる。第１のオアゲート９
１は、２つのロジック信号であるアンドゲート８６の出
力と、アンドゲート８７の出力との論理和をとる。
【００８４】即ち、第１のオアゲート９１は、ｎ−１サ
ンプル時に信号レベルが「＋１」であり、ｎサンプル時
の信号レベルが「＋１」であり、ｎ−２サンプル時の信
号レベルが「０」又は「−１」であり、ｎ＋１サンプル
時の信号レベルが「０」又は「−１」である時に、イネ
ーブル出力を発生する。
【００８５】第３のアンドゲート８８は、４つのロジッ
ク信号Ｘ（０）ｎ−２、Ｘ（−１）ｎ−１、Ｘ（−１）
ｎ、Ｘ（０）ｎ＋１の論理積をとる。第４のアンドゲー
ト８９は、４つのロジック信号Ｘ（＋１）ｎ−２、Ｘ
（−１）ｎ−１、Ｘ（−１）ｎ、Ｘ（＋１）ｎ＋１の論
理積をとる。第２のオアゲート９２は、２つのロジック
信号であるアンドゲート８８の出力と、アンドゲート８
９の出力との論理和をとる。
【００８６】即ち、第２のオアゲート９２は、ｎ−１サ
ンプル時に信号レベルが「−１」であり、ｎサンプル時
の信号レベルが「−１」であり、ｎ−２サンプル時の信
号レベルが「０」又は「＋１」であり、ｎ＋１サンプル
時の信号レベルが「０」又は「＋１」である時に、イネ
ーブル出力を発生する。
【００８７】加算器９０は、ｎ−１サンプル時のサンプ
ルホールド出力Ｙｎ−１から、ｎサンプル時の第１の遅
延信号Ｙｎを減算する。第１の選択回路９３は、第１の
アンドゲート９１からイネーブル信号が発生している時
に、加算器９０の出力を選択出力する。第２の選択回路
９４は、第２のアンドゲート９２からイネーブル信号が
発生している時に、加算器９０の出力を選択出力する。
【００８８】加算器９５は、第１の選択回路９３の出力
ΔＶｄ１から第２の選択回路９４の出力ΔＶｄ２を減算
して、チャージポンプ８への制御電圧ΔＶｃを出力す
る。
【００８９】図１２により、その動作を説明する。この
動作としては、全て入力信号に対して、ＰＬＬ ＣＬＯ
ＣＫが遅れた場合を示している。そして、その時に、正
の電圧が出力されて、ＰＬＬを制御するものとして考え
る。
【００９０】図１２に示すように、正のピークで位相を
検出するケースＧの場合には、比較される信号は、ピー
クの前後の信号Ｙｎ−１とＹｎとである。そして、その
差分である（Ｙｎ−１−Ｙｎ）が正であり、且つその差
分が大きい程、クロックの位相が遅れていると判断す
る。
【００９１】この実施例では、信号のピークを検出し
て、その前後のサンプル値から位相差を発生させる。従
って、検出条件として、Ｘ（＋１）ｎ−１、Ｘ（＋１）
ｎ、が「１」であり、且つＸ（０）ｎ−２かＸ（−１）
ｎ−２のいずれかが「１」であり、Ｘ（０）ｎ＋１かＸ
（−１）ｎ＋１のいずれかが「１」である時に、（Ｙｎ
−１−Ｙｎ）を得る。
【００９２】即ち、ｎ＋１サンプル時の信号レベルが
「＋１」であり、ｎサンプル時の信号レベルが「＋１」
であり、且つｎ−２サンプル時の信号レベルが「０」又
は「−１」であり、ｎ＋１サンプル時の信号レベルが
「０」又は「−１」である正のピーク検出時に、第１の
アンドゲート９１からイネーブル信号を発生して、第１
の選択回路９３より（Ｙｎ−１−Ｙｎ）を得る。
【００９３】この時の制御信号ΔＶｄ１は、次式で示さ
れる。
【００９４】 ΔＶｄ１＝｛Ｘ（０）ｎ−２＋Ｘ（−１）ｎ−２｝＊Ｘ（＋１）ｎ−１ ＊｛Ｘ（０）ｎ＋１＋Ｘ（−１）ｎ＋１｝＊Ｘ（＋１）ｎ ＊（Ｙｎ−１−Ｙｎ） (10) 即ち、図９の実施例に比し、ピーク信号の検出条件とし
て、ｎ−２サンプル時の信号レベルとｎ＋１サンプル時
の信号レベルを加味している。これにより、より正確に
ピーク検出が可能となる。
【００９５】負のピークで位相を検出するケースＨの場
合も、比較される信号は、ピークの前後の信号Ｙｎ−１
とＹｎとである。そして、その差分である（Ｙｎ−１−
Ｙｎ）が負であり、且つその差分が大きい程、クロック
の位相が遅れていると判断する。
【００９６】この実施例でも、信号のピークを検出し
て、その前後のサンプル値から位相差を発生させる。従
って、検出条件として、Ｘ（−１）ｎ−１、Ｘ（−１）
ｎが「１」、且つＸ（０）ｎ−２かＸ（＋１）ｎ−２の
いずれかが「１」であり、Ｘ（０）ｎ＋１かＸ（＋１）
ｎ＋１のいずれかが「１」である時の時に、（Ｙｎ−１
−Ｙｎ）を得る。
【００９７】即ち、ｎサンプル時の信号レベルが「−
１」であり、ｎ−１サンプル時の信号レベル「−１」で
あり、且つｎ−２サンプル時の信号レベルが「０」又は
「＋１」であり、ｎ＋１サンプル時の信号レベルが
「０」又は「＋１」である負のピーク検出時に、第２の
アンドゲート９２からイネーブル信号を発生して、第２
の選択回路９４より（Ｙｎ−１−Ｙｎ）を得る。
【００９８】この時の制御信号ΔＶｄ２は、次式で示さ
れる。
【００９９】 ΔＶｄ２＝｛Ｘ（０）ｎ−２＋Ｘ（＋１）ｎ−２｝＊Ｘ（−１）ｎ−１ ＊Ｘ（−１）ｎ＊｛Ｘ（０）ｎ＋１＋Ｘ（＋１）ｎ＋１｝ ＊（Ｙｎ−１−Ｙｎ） (11) 即ち、図９の実施例に比し、ピーク信号の検出条件とし
て、ｎ−２サンプル時の信号レベルとｎ＋１サンプル時
の信号レベルを加味している。これにより、より正確に
ピーク検出が可能となる。
【０１００】従って、この時の加算器９５から出力され
る制御電圧ΔＶｄは、下記(12)式で表される。
【０１０１】 ΔＶｄ＝ΔＶｄ１−ΔＶｄ２ (12) このように、ピークの両側の信号値から制御電圧を作成
するため、ＥＰＲ４信号においても、正確な位相差検出
が可能となる。しかも、正確にピーク検出ができる。 （ｅ）第５の実施例の説明 図１３は本発明の第５の実施例としての５値判定回路の
他の実施例ブロック図である。この実施例では、図２に
示す５値判定回路において、デジタル遅延回路５５〜６
７を省略して、４つの５値比較回路を設けたものであ
る。
【０１０２】図１３に示すように、第３のアナログ遅延
回路５３−２は、第２のアナログ遅延回路５３−１の出
力Ｙｎ−１を、１サンプル分遅延させて、信号Ｙｎ−２
を出力する。
【０１０３】第１の５値比較回路５４−１は、サンプル
ホールド回路５１の出力Ｙｎ＋１を５値判定して、５値
判定信号Ｘ（＋２）ｎ＋１〜Ｘ（−２）ｎ＋１を出力す
る。第２の５値比較回路５４−２は、第１の遅延回路５
２の出力Ｙｎを５値判定して、５値判定信号Ｘ（＋２）
ｎ〜Ｘ（−２）ｎを出力する。
【０１０４】第３の５値比較回路５４−３は、第２の遅
延回路５３−１の出力Ｙｎ−１を５値判定して、５値判
定信号Ｘ（＋２）ｎ−１〜Ｘ（−２）ｎ−１を出力す
る。第４の５値比較回路５４−４は、第３の遅延回路５
３−２の出力Ｙｎ−２を５値判定して、５値判定信号Ｘ
（＋１）ｎ−２〜Ｘ（−１）ｎ−２を出力する。
【０１０５】このように構成しても、図２の実施例と同
様に、ｎ＋１サンプル時のＸ（＋２）ｎ＋１〜Ｘ（−
２）ｎ＋１、ｎサンプル時のＸ（＋２）ｎ〜Ｘ（−２）
ｎ、ｎ−１サンプル時のＸ（＋２）ｎ−１〜Ｘ（−２）
ｎ−１、ｎ−２サンプル時のＸ（＋１）ｎ−２〜Ｘ（−
１）ｎ−２が得られる。 （ｆ）他の実施例の説明 上述の実施例の他に、本発明は、次のような変形が可能
である。
【０１０６】位相差検出回路を第１乃至第４の実施例
のもので説明したが、要求される性能、信号パターンに
合わせて適宜選択しえる。又、第１の実施例の回路と、
第２の実施例の回路との組み合わせや、第１の実施例の
回路と第３の実施例の回路又は第４の実施例の回路との
組み合わせや、第２の実施例の回路と第３の実施例の回
路又は第４の実施例の回路との組み合わせや、第１の実
施例の回路と第２の実施例の回路と第３の実施例の回路
又は第４の実施例の回路との組み合わせを用いても良
い。
【０１０７】又、４つのスライスレベルで５値信号と
したが、それ以上のスライスレベルで５値を越える値の
信号とした方がより精度が高い。但し、磁気ディスク装
置のような小型化をめざす復調回路では、４つのスライ
スレベルで５値信号とするのが良い。
【０１０８】磁気ディスク装置の復調回路の例で説明
したが、光磁気ディスクの復調回路や通信等に適用する
こともできる。
【０１０９】以上、本発明を実施例により説明したが、
本発明の主旨の範囲内で種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
【０１１０】
【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。
【０１１１】サンプルホールド出力を、５値に変換し
ているため、５値出力からＥＰＲ４信号の位相差の検出
し易い波形を検出することができ、ＥＰＲ信号の位相差
を正確に検出することができる。
【０１１２】又、簡易な回路構成により実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例復調回路の構成図である。
【図２】本発明のＰＬＬ回路の構成図である。
【図３】図２の５値判定回路のブロック図である。
【図４】図３の５値判定回路の動作説明図である。
【図５】図２の位相差発生回路の第１の実施例ブロック
図である。
【図６】図５の第１の実施例の位相差発生動作説明図で
ある。
【図７】図２の位相差発生回路の第２の実施例ブロック
図である。
【図８】図７の第２の実施例の位相差発生動作説明図で
ある。
【図９】図２の位相差発生回路の第３の実施例ブロック
図である。
【図１０】図９の第３の実施例の位相差発生動作説明図
である。
【図１１】図２の位相差発生回路の第４の実施例ブロッ
ク図である。
【図１２】図１１の第４の実施例の位相差発生動作説明
図である。
【図１３】図２の５値判定回路の他の実施例ブロック図
である。
【符号の説明】
５ ５値判定回路 ７ 位相差発生回路 ８ チャージポンプ回路 ９ 電圧制御発振器 ５１ サンプルホールド回路 ５２、５３、５３−１、５３−２ アナログ遅延回路 ５４ ５値比較回路 ５５〜６７ デジタル遅延回路 ４０、４１、７１〜７４、８１、８２、９１、９２ ア
ンドゲート ４２、４５、７９、８０、８５、９０、９５ 加算器 ４３、４４、７７、７８、８３、８４、９３、９４ 選
択回路 ７５、７６、８６〜８９ オアゲート

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 ＥＰＲ４等化信号とサンプリングクロッ
    クとの位相差を検出するための位相差検出回路におい
    て、 前記ＥＰＲ４等化信号を前記サンプリングクロックでサ
    ンプルホールドするサンプルホールド回路と、 前記サンプルホールドされた信号を少なくとも４つのス
    ライスレベルと比較して、少なくとも５値に変換する比
    較回路と、 前記比較回路からの少なくとも５値の信号と前記サンプ
    ルホールド回路の出力とに基づいて、前記位相差を発生
    する位相差発生回路とを有することを特徴とするＥＰＲ
    ４信号の位相差検出回路。
  2. 【請求項２】 請求項１のＥＰＲ４信号の位相差検出回
    路において、 前記サンプルホールド回路は、１つのサンプルホールド
    回路と、前記サンプルホールド回路の出力信号Ｙｎ＋１
    を遅延する第１の遅延回路と、前記第１の遅延回路の出
    力信号Ｙｎを遅延して、出力信号Ｙｎ−１を出力する第
    ２の遅延回路とを含み、 前記位相差発生回路は、（ｎ−１）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル
    時の５値判定レベル〔Ｘ（＊）ｎ〕が＋２であり、（ｎ
    ＋１）サンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕
    が＋１である第１の条件、及び（ｎ−１）サンプル時の
    ５値判定レベル〔Ｘ（＊）ｎ−１〕が−１であり、ｎサ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が−２であ
    り、（ｎ＋１）サンプル時の５値判定レベル〔Ｘ（＊）
    ｎ＋１〕が−１である第２の条件のいずれかの条件が成
    立した時に、式（Ｙｎ−１−Ｙｎ＋１）を実行して、前
    記位相差を発生する回路であることを特徴とするＥＰＲ
    ４信号の位相差検出回路。
  3. 【請求項３】 請求項２のＥＰＲ４信号の位相差検出回
    路において、 前記位相差発生回路は、下記式を実行して、前記位相差
    信号ΔＶａを発生する回路であることを特徴とするＥＰ
    Ｒ４信号の位相差検出回路。 ΔＶａ＝Ｘ（＋１）ｎ−１＊Ｘ（＋２）ｎ＊Ｘ（＋１）
    ｎ＋１＊（Ｙｎ−１−Ｙｎ＋１）−Ｘ（−１）ｎ−１＊
    Ｘ（−２）ｎ＊Ｘ（−１）ｎ＋１＊（Ｙｎ−１−Ｙｎ＋
    １） 但し、Ｘ（＋１）ｎ−１は、（ｎー１）サンプル時の５
    値判定レベルが「＋１」の信号、Ｘ（＋２）ｎは、ｎサ
    ンプル時の５値判定レベルが「＋２」の信号、Ｘ（＋
    １）ｎ＋１は、（ｎ＋１）サンプル時の５値判定レベル
    が「＋１」の信号、Ｘ（−１）ｎ−１は、（ｎー１）サ
    ンプル時の５値判定レベルが「−１」の信号、Ｘ（−
    ２）ｎは、ｎサンプル時の５値判定レベルが「−２」の
    信号、Ｘ（−１）ｎ＋１は、（ｎ＋１）サンプル時の５
    値判定レベルが「−１」の信号である。
  4. 【請求項４】 請求項１のＥＰＲ４信号の位相差検出回
    路において、 前記サンプルホールド回路は、１つのサンプルホールド
    回路と、前記サンプルホールド回路の出力信号Ｙｎ＋１
    を遅延する第１の遅延回路と、前記第１の遅延回路の出
    力信号Ｙｎを遅延して、出力信号Ｙｎ−１を出力する第
    ２の遅延回路とを含み、 前記位相差発生回路は、（ｎ−１）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル
    時の５値判定レベル〔Ｘ（＊）ｎ〕が０であり、（ｎ＋
    １）サンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕が
    −１である第３の条件、及び（ｎ−１）サンプル時の５
    値判定レベル〔Ｘ（＊）ｎ−１〕が＋２であり、ｎサン
    プル時の５値判定レベル〔Ｘ（＊）ｎ〕が０であり、
    （ｎ＋１）サンプル時の５値判定レベル〔Ｘ（＊）ｎ＋
    １〕が−２である第４の条件、及び（ｎ−１）サンプル
    時の５値判定レベル〔Ｘ（＊）ｎ−１〕が−１であり、
    ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が０であ
    り、（ｎ＋１）サンプル時の５値判定レベル〔Ｘ（＊）
    ｎ＋１〕が＋１である第５の条件、及び（ｎ−１）サン
    プル時の５値判定レベル〔Ｘ（＊）ｎ−１〕が−２であ
    り、ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が０
    であり、（ｎ＋１）サンプル時の５値判定レベル〔Ｘ
    （＊）ｎ＋１〕が＋２である第６の条件のいずれかの条
    件が成立した時に、前記出力信号Ｙｎから前記位相差を
    発生する回路であることを特徴とするＥＰＲ４信号の位
    相差検出回路。
  5. 【請求項５】 請求項４のＥＰＲ４信号の位相差検出回
    路において、 前記位相差発生回路は、下記式を実行して、前記位相差
    信号ΔＶｂを発生する回路であることを特徴とするＥＰ
    Ｒ４信号の位相差検出回路。 ΔＶｂ＝−［｛Ｘ（＋１）ｎー１＊Ｘ（０）ｎ＊Ｘ（−
    １）ｎ＋１｝＋｛Ｘ（＋２）ｎー１＊Ｘ（０）ｎ＊Ｘ
    （−２）ｎ＋１｝］＊Ｙｎ＋［｛Ｘ（−１）ｎー１＊Ｘ
    （０）ｎ＊Ｘ（＋１）ｎ＋１｝＋｛Ｘ（−２）ｎー１＊
    Ｘ（０）ｎ＊Ｘ（＋２）ｎ＋１｝］＊Ｙｎ
  6. 【請求項６】 請求項１のＥＰＲ４信号の位相差検出回
    路において、 前記サンプルホールド回路は、１つのサンプルホールド
    回路と、前記サンプルホールド回路の出力信号Ｙｎ＋１
    を遅延する第１の遅延回路と、前記第１の遅延回路の出
    力信号Ｙｎを遅延して、出力信号Ｙｎ−１を出力する第
    ２の遅延回路とを含み、 前記位相差発生回路は、（ｎ−１）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル
    時の５値判定レベル〔Ｘ（＊）ｎ〕が＋１である第７の
    条件、及び（ｎ−１）サンプル時の５値判定レベル〔Ｘ
    （＊）ｎ−１〕が−１であり、ｎサンプル時の５値判定
    レベル〔Ｘ（＊）ｎ〕が−１である第８の条件のいずれ
    かの条件が成立した時に、式（Ｙｎ−１−Ｙｎ）を実行
    して、前記位相差を発生する回路を含むことを特徴とす
    るＥＰＲ４信号の位相差検出回路。
  7. 【請求項７】 請求項１のＥＰＲ４信号の位相差検出回
    路において、 前記サンプルホールド回路は、１つのサンプルホールド
    回路と、前記サンプルホールド回路の出力信号Ｙｎ＋１
    を遅延する第１の遅延回路と、前記第１の遅延回路の出
    力信号Ｙｎを遅延して、出力信号Ｙｎ−１を出力する第
    ２の遅延回路とを含み、 前記位相差発生回路は、（ｎ−２）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−２〕が０であり、（ｎ−１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ−１〕が＋１で
    あり、ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が
    ＋１であり、（ｎ＋１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ＋１〕が０である第９の条件、及び（ｎ−
    ２）サンプル時の５値判定レベル〔Ｘ（＊）ｎ−２〕が
    −１であり、（ｎ−１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル時の５値
    判定レベル〔Ｘ（＊）ｎ〕が＋１であり、（ｎ＋１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕が−１で
    ある第１０の条件、及び（ｎ−２）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−２〕が０であり、（ｎ−１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ−１〕が−１で
    あり、ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が
    −１であり、（ｎ＋１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ＋１〕が０である第１１の条件、及び（ｎ
    −２）サンプル時の５値判定レベル〔Ｘ（＊）ｎ−２〕
    が＋１であり、（ｎ−１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ−１〕が−１であり、ｎサンプル時の５値
    判定レベル〔Ｘ（＊）ｎ〕が−１であり、（ｎ＋１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕が＋１で
    ある第１２の条件のいずれかの条件が成立した時に、式
    （Ｙｎ−１−Ｙｎ）を実行して、前記位相差を発生する
    回路を更に含むことを特徴とするＥＰＲ４信号の位相差
    検出回路。
  8. 【請求項８】 請求項２のＥＰＲ４信号の位相差検出回
    路において、 前記位相差発生回路は、（ｎ−１）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル
    時の５値判定レベル〔Ｘ（＊）ｎ〕が＋１である第７の
    条件、及び（ｎ−１）サンプル時の５値判定レベル〔Ｘ
    （＊）ｎ−１〕が−１であり、ｎサンプル時の５値判定
    レベル〔Ｘ（＊）ｎ〕が−１である第８の条件のいずれ
    かの条件が成立した時に、式（Ｙｎ−１−Ｙｎ）を実行
    して、前記位相差を発生する回路を更に含むことを特徴
    とするＥＰＲ４信号の位相差検出回路。
  9. 【請求項９】 請求項２のＥＰＲ４信号の位相差検出回
    路において、 前記位相差発生回路は、（ｎ−２）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−２〕が０であり、（ｎ−１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ−１〕が＋１で
    あり、ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が
    ＋１であり、（ｎ＋１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ＋１〕が０である第９の条件、及び（ｎ−
    ２）サンプル時の５値判定レベル〔Ｘ（＊）ｎ−２〕が
    −１であり、（ｎ−１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル時の５値
    判定レベル〔Ｘ（＊）ｎ〕が＋１であり、（ｎ＋１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕が−１で
    ある第１０の条件、及び（ｎ−２）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−２〕が０であり、（ｎ−１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ−１〕が−１で
    あり、ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が
    −１であり、（ｎ＋１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ＋１〕が０である第１１の条件、及び（ｎ
    −２）サンプル時の５値判定レベル〔Ｘ（＊）ｎ−２〕
    が＋１であり、（ｎ−１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ−１〕が−１であり、ｎサンプル時の５値
    判定レベル〔Ｘ（＊）ｎ〕が−１であり、（ｎ＋１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕が＋１で
    ある第１２の条件のいずれかの条件が成立した時に、式
    （Ｙｎ−１−Ｙｎ）を実行して、前記位相差を発生する
    回路を更に含むことを特徴とするＥＰＲ４信号の位相差
    検出回路。
  10. 【請求項１０】 請求項２のＥＰＲ４信号の位相差検出
    回路において、 前記位相差発生回路は、（ｎ−１）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル
    時の５値判定レベル〔Ｘ（＊）ｎ〕が０であり、（ｎ＋
    １）サンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕が
    −１である第３の条件、及び（ｎ−１）サンプル時の５
    値判定レベル〔Ｘ（＊）ｎ−１〕が＋２であり、ｎサン
    プル時の５値判定レベル〔Ｘ（＊）ｎ〕が０であり、
    （ｎ＋１）サンプル時の５値判定レベル〔Ｘ（＊）ｎ＋
    １〕が−２である第４の条件、及び（ｎ−１）サンプル
    時の５値判定レベル〔Ｘ（＊）ｎ−１〕が−１であり、
    ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が０であ
    り、（ｎ＋１）サンプル時の５値判定レベル〔Ｘ（＊）
    ｎ＋１〕が＋１である第５の条件、及び（ｎ−１）サン
    プル時の５値判定レベル〔Ｘ（＊）ｎ−１〕が−２であ
    り、ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が０
    であり、（ｎ＋１）サンプル時の５値判定レベル〔Ｘ
    （＊）ｎ＋１〕が＋２である第６の条件のいずれかの条
    件が成立した時に、前記出力信号Ｙｎから前記位相差を
    発生する回路を更に含むことを特徴とするＥＰＲ４信号
    の位相差検出回路。
  11. 【請求項１１】 請求項４のＥＰＲ４信号の位相差検出
    回路において、 前記位相差発生回路は、（ｎ−１）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル
    時の５値判定レベル〔Ｘ（＊）ｎ〕が＋１である第７の
    条件、及び（ｎ−１）サンプル時の５値判定レベル〔Ｘ
    （＊）ｎ−１〕が−１であり、ｎサンプル時の５値判定
    レベル〔Ｘ（＊）ｎ〕が−１である第８の条件のいずれ
    かの条件が成立した時に、式（Ｙｎ−１−Ｙｎ）を実行
    して、前記位相差を発生する回路を更に含むことを特徴
    とするＥＰＲ４信号の位相差検出回路。
  12. 【請求項１２】 請求項４のＥＰＲ４信号の位相差検出
    回路において、 前記位相差発生回路は、（ｎ−２）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−２〕が０であり、（ｎ−１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ−１〕が＋１で
    あり、ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が
    ＋１であり、（ｎ＋１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ＋１〕が０である第９の条件、及び（ｎ−
    ２）サンプル時の５値判定レベル〔Ｘ（＊）ｎ−２〕が
    −１であり、（ｎ−１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル時の５値
    判定レベル〔Ｘ（＊）ｎ〕が＋１であり、（ｎ＋１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕が−１で
    ある第１０の条件、及び（ｎ−２）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−２〕が０であり、（ｎ−１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ−１〕が−１で
    あり、ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が
    −１であり、（ｎ＋１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ＋１〕が０である第１１の条件、及び（ｎ
    −２）サンプル時の５値判定レベル〔Ｘ（＊）ｎ−２〕
    が＋１であり、（ｎ−１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ−１〕が−１であり、ｎサンプル時の５値
    判定レベル〔Ｘ（＊）ｎ〕が−１であり、（ｎ＋１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕が＋１で
    ある第１２の条件のいずれかの条件が成立した時に、式
    （Ｙｎ−１−Ｙｎ）を実行して、前記位相差を発生する
    回路を更に含むことを特徴とするＥＰＲ４信号の位相差
    検出回路。
  13. 【請求項１３】 請求項１０のＥＰＲ４信号の位相差検
    出回路において、 前記位相差発生回路は、（ｎ−１）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル
    時の５値判定レベル〔Ｘ（＊）ｎ〕が＋１である第７の
    条件、及び（ｎ−１）サンプル時の５値判定レベル〔Ｘ
    （＊）ｎ−１〕が−１であり、ｎサンプル時の５値判定
    レベル〔Ｘ（＊）ｎ〕が−１である第８の条件のいずれ
    かの条件が成立した時に、式（Ｙｎ−１−Ｙｎ＋１）を
    実行して、前記位相差を発生する回路を更に含むことを
    特徴とするＥＰＲ４信号の位相差検出回路。
  14. 【請求項１４】 請求項１０のＥＰＲ４信号の位相差検
    出回路において、 前記位相差発生回路は、（ｎ−２）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−２〕が０であり、（ｎ−１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ−１〕が＋１で
    あり、ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が
    ＋１であり、（ｎ＋１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ＋１〕が０である第９の条件、及び（ｎ−
    ２）サンプル時の５値判定レベル〔Ｘ（＊）ｎ−２〕が
    −１であり、（ｎ−１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ−１〕が＋１であり、ｎサンプル時の５値
    判定レベル〔Ｘ（＊）ｎ〕が＋１であり、（ｎ＋１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕が−１で
    ある第１０の条件、及び（ｎ−２）サンプル時の５値判
    定レベル〔Ｘ（＊）ｎ−２〕が０であり、（ｎ−１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ−１〕が−１で
    あり、ｎサンプル時の５値判定レベル〔Ｘ（＊）ｎ〕が
    −１であり、（ｎ＋１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ＋１〕が０である第１１の条件、及び（ｎ
    −２）サンプル時の５値判定レベル〔Ｘ（＊）ｎ−２〕
    が＋１であり、（ｎ−１）サンプル時の５値判定レベル
    〔Ｘ（＊）ｎ−１〕が−１であり、ｎサンプル時の５値
    判定レベル〔Ｘ（＊）ｎ〕が−１であり、（ｎ＋１）サ
    ンプル時の５値判定レベル〔Ｘ（＊）ｎ＋１〕が＋１で
    ある第１２の条件のいずれかの条件が成立した時に、式
    （Ｙｎ−１−Ｙｎ）を実行して、前記位相差を発生する
    回路を更に含むことを特徴とするＥＰＲ４信号の位相差
    検出回路。
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