KR20050072453A - 주파수 및 위상 제어 장치와 최대 우도 디코더 - Google Patents

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Abstract

주파수 및 위상 제어 장치는 클럭 신호에 기초하여 재생 신호를 다수의 비트 디지털 신호로 변환시키는 아날로그/디지털 변환부; 다수의 비트 디지털 신호를 2진 신호로 변환시키는 최대 우도 디코딩부; 2진 신호의 패턴을 검출하는 패턴 검출부; 및, 다수의 비트 디지털 신호 및 클럭 신호가 검출 결과에 기초하여 서로 동기화 되는지를 결정하는 결정부를 포함한다. 상기 결정부의 결정 결과가 다수의 비트 디지털 신호 및 클럭 신호가 서로 동기화되는 것을 지시할 때, 최대 우도 디코딩부는 제1 상태 전이 규칙에 기초하여 2진 신호를 발생하며; 그렇치 않다면, 상기 최대 우도 디코딩부는 제2 상태 전이 규칙에 기초하여 2진 신호를 발생시킨다.

Description

주파수 및 위상 제어 장치와 최대 우도 디코더{Frequency and phase control apparatus and maximum likelihood decoder}
본 발명은 주파수 및 위상 제어 장치와 최대 우도 디코더에 관한 것이며, 특히, 클럭 신호에 기초하여 데이터 재생하기 위하여 안정 PLL(Phase-Locked Loop) 위상 동기화를 실현하기 위한 주파수 및 위상 제어 장치와 최대 우도 디코더에 관한 것이다.
디지털 데이터는 종종, 선형 속도를 균일하게 하여, CD(Compact Disc), DVD(Digital Versatile Disc), 등에 대해 수행되는 바와 같이 광 디스크 매체 상의 기록 밀도를 균일하게 하는 시스템을 사용하여, 광 디스크 매체 상에 기록된다. 선형 기록 밀도가 균일하게 되도록, 마크들의 폭이 디지털적으로 변조됨에 따라서 데이터는 광 디스크 매체상에 기록된다. 그러므로, 데이터가 광 디스크 매체로부터 재생될 때, 다음과 같은 불편함이 초래될 수 있다. 재생 신호의 클럭 성분의 주파수가 위상 동기 루프 회로에 의해 발생되는 클럭 신호의 주파수와 크게 다른 경우에, 바람직하지 않게, 위상 동기화가 완료되지 않거나 클럭 신호가 재생 신호의 클럭 성분의 주파수와 다른 주파수와 의사-동기화될 가능성이 있다. 이들 불편성들을 피하기 위하여, 재생 신호의 재생 선형 속도 기간은 재생 신호에 포함된 특정 펄스 길이 또는 펄스 간격에 기초하여 검출되고, 위상 동기화 루프의 자유-러닝 주파수(free-running frequency)는 제어된다. 따라서, 정상적인 위상 동기화가 실현된다.
도22는 일본 공개 공보 제 2000-836602호에 기재된 종래의 주파수 및 위상 제어 장치(180)를 도시한 것이다. 주파수 및 위상 제어 장치(180)는 파형 등화부(181), 아날로그/디지털 변환기(182), 저주파수 대역 잡음 억제부(183), 제로 교차 길이 검출기(184), 프레임 카운터(185), 최대 패턴 길이 검출기(186), 최소 패턴 길이 검출기(187), 사이클 정보 판별기(188), 주파수 에러 검출기(189), 위상 에러 검출기(190), 주파수 제어 루프 필터(191), 위상 제어 루프 필터(192), 디지털/아날로그 변환기들(193 및 194), 및 발진기(195)를 포함한다.
파형 등화부(181)는 재생 신호의 규정된 주파수 대역을 강조(emphasize)한다. 아날로그/디지털 변환기(182)는 재생 클럭 신호에 기초하여 재생 신호를 다수의 비트 디지털 데이터로 변환시킨다. 저 주파수 대역 잡음 억제부(183)는 다수의 비트 디지털 데이터에 포함된 저 주파수 대역 잡음을 억제한다. 제로-교차 길이 검출기(184)는 억제된 저 주파수 대역 잡음 성분을 갖는 신호가 제로 레벨(제로-교차점)을 교차하는 위치를 검출하며, 재생 클럭 신호에 기초하여 2개의 인접 제로-교차점들(제로-교차 길이) 간의 샘플들의 수를 카운트하여, 이 카운트된 수를 레지스터(도시되지 않음)에 유지시킨다.
프레임 카운터(185)는 1 프레임 이상의 특정 기간을 카운트하여 설정한다. 최대 패턴 길이 검출기(186) 및 최소 패턴 길이 검출기(187) 각각은 규정된 기간(또는 인접 카운트된 제로-교차 길이들의 합에 대응하는 기간)에서 제로-교차 길이 검출기(184)에 의해 카운트되는 제로-교차 길이들(패턴 길이들)의 최대값 및 최소값을 검출한다. 사이클 정보 판별기(188)는 카운트된 제로-교차 길이들(패턴 길이들)의 최대값 및 최소값을 비교하고, 이 최대값 및 최소값의 비를 사용하여 사이클 정보로서 최적값을 선택한다. 주파수 에러 검출기(189)는 사이클 정보 및 최대값 간의 차 또는 사이클 정보 및 최소값 간의 차를 주파수 에러량으로 변환시켜 이 주파수 에러량을 출력한다. 최대값 및 최소값은 위상 동기화 시에 검출되어야 한다. 주파수 에러 검출기(189)는 최대 패턴으로부터 동기화 패턴을 찾으며, 2개의 인접 동기화 패턴들 간의 간격을 주파수 에러량으로 변환시키고, 이 주파수 에러량을 출력한다.
재생 클럭 신호가 재생 디지털 신호와 동기된다라고 간주될 수 있는 상태가 주파수 에러 검출기(189)로부터의 출력에 기초하여 얻어질 때까지, 주파수 제어 루프 필터(191)는 재생 클럭 신호를 제어한다. 위상 에러 검출기(190)는 억제된 저 주파수 대역 잡음 성분을 갖는 신호로부터 위상 정보를 검출한다. 위상 제어 루프 필터(192)는 재생 클럭 신호를 제어하여, 이 재생 클럭 신호를 위상 에러 검출기(190)로부터의 출력에 기초하여 재생 디지털 신호와 동기화 시킨다.
발진기(195)는 디지털/아날로그 변환기들(193 및 194)을 통과한 주파수 제어 루프 필터(191)로부터의 출력 및 위상 제어 루프 필터(192)로부터의 출력의 합에 기초하여 재생 클럭 신호를 출력하여 발진시킨다.
상술된 바와 같이, 주파수 및 위상 제어 장치(180)는 재생 신호가 기준 레벨(제로 레벨)을 교차하는 위치를 검출하여, 재생 신호에 포함된 특정 펄스 길이(동기화 패턴 길이)를 검출한다. (심볼간 간섭의 증가로 인한) 기록 매체의 기록 밀도의 증가로 인해 재생 신호의 품질이 저하되는 것을 방지하고 또한 포맷팅 효율성을 개선시키기 위하여, 새로운 포맷 표준이 출현되는데, 이 표준에 의해 예를 들어 동기화 패턴 및 최대 데이터 패턴 간의 거리는 짧아진다. 이 새로운 포맷 표준은 동기화 패턴을 정확하게 검출할 수 없는데, 이것이 주파수 동기화를 안정하게 완료시키는 것을 어렵게 한다.
예를 들어, 도16A는 DVDs에 사용되는 14T4T 동기화 패턴을 도시한다. 이 동기화 패턴은 최대 데이터 패턴(11T)으로부터 긴 심볼간 거리를 가져 뚜렷하게 된다. 여기서 "T"는 클럭 신호의 사이클를 지시한다. 참조 번호(161)는 샘플링 신호를 지시한다. 기록 밀도를 보다 높게하기 위하여 개발된 차세대 광 디스크에서, 예를 들어, (1, 7) RLL(Run Length Limited) 변조 심볼 또는 특정 동기화 패턴을 사용하여 포맷팅 효율성을 개선시키는 것이 필요로 된다. (1, 7) RLL 변조 심볼은 통상적으로, HDDs(Hard Disc Drivers)에 사용된다. 도16B는 후술되는 본 발명의 일 예를 따른 동기화 패턴(P)을 도시한다. 여기서, (1, 7) RLL 변조 심볼은 기록 심볼로서 사용된다. 동기화 패턴(P)은 9T9T 패턴이다. 참조 번호(162)는 샘플링 신호를 지시한다. 동기화 패턴(P)은 8T8T의 최대 데이터 패턴으로부터 보다 짧은 심볼간 거리를 가져 뚜렷하지 않게 된다. 9T9T 동기화 패턴(P) 앞에 2T의 최소 패턴이 반드시 존재한다. 2T의 최소 패턴이 심볼간 간섭 등의 영향으로 인해 예를 들어 도17A에 도시된 바와 같이 슬라이싱 레벨(slicing level)(63)(제로-레벨)을 초과하지 않을 때, 9T의 패턴은 9T 이상의 패턴으로서 검출된다. 따라서, 동기화 패턴이 2진 신호(164)로부터 검출되지 않는다. 2T의 최소 패턴이 도17B에 도시된 바와 같이 슬라이싱 레벨(163)을 부분적으로 초과하지 않을 때, 9T의 패턴은 10T의 패턴으로서 검출된다. 따라서, 동기화 패턴은 2진 신호(165)로부터 검출되지 않는다.
따라서, 본원에 서술된 발명은 주파수 및 위상 제어 장치와 최대 우도 장치가 동기화 패턴을 정확하게 검출하여 재생 신호의 품질이 악화될 때 조차도 안정하게 동기화를 수행할 수 있도록 하는 장점들을 제공한다.
본 발명의 이들 및 그외 다른 장점들은 첨부한 도면을 참조한 이상의 상세한 설명을 읽고 이해할 때 당업자에게 명백하게 될 것이다.
도1은 본 발명의 일 예를 따른 주파수 및 위상 제어 장치를 도시한 블록도.
도2는 본 발명의 일 예를 따른 최대 패턴 검출기를 도시한 블록도.
도3은 본 발명의 일 예를 따른 최소 패턴 검출기를 도시한 블록도.
도4는 본 발명의 일 예를 따른 사이클 정보 판별기를 도시한 블록도.
도5는 본 발명의 일 예를 따른 프레임 카운터를 도시한 블록도.
도6은 본 발명의 일 예를 따른 동기화 패턴 간격 검출기를 도시한 블록도.
도7A, 도7B 및 도7C는 본 발명의 일 예를 따른 주파수 에러 신호를 검출하는 원리를 도시한 도면.
도8A, 도8B 및 도8C는 본 발명의 일 예를 따른 주파수 에러 신호를 검출하는 원리를 도시한 도면.
도9A, 도9B 및 도9C는 본 발명의 일 예를 따른 프레임 간격을 검출하는 원리를 도시한 도면.
도10은 본 발명의 일 예를 따른 CVA 재생 동안 주파수 제어 및 위상 제어를 도시한 도면.
도11A 및 도11B는 본 발명의 일 예를 따른 위상 에러 신호를 검출하는 원리를 도시한 도면.
도12는 본 발명의 일 예를 따른 2T의 최소 심볼 길이를 갖는 코드 워드 및 PR (a, b, b, a) 시스템의 조합에 기초하여 상태 전이를 도시한 도면.
도13은 본 발명의 일 예를 따른 1T의 최소 심볼 길이를 갖는 코드 워드 및 PR (a, b, b, a) 시스템의 조합에 기초하여 상태 전이를 도시한 도면.
도14A는 본 발명의 일 예를 따른 최대 우도 디코더의 블록도.
도14B는 본 발명의 일 예를 따른 경로 메모리 회로의 블록도.
도15는 본 발명의 일 예를 다른 또 다른 주파수 및 위상 제어 장치의 블록도.
도16A 및 도16B는 동기화 패턴을 도시한 도면.
도17A 및 도17B는 동기화 패턴의 에러 검출을 도시한 도면.
도18은 본 발명의 일 예를 따른 2T의 최소 심볼 길이를 갖는 코드 워드 및 PR (a, b, a) 시스템의 조합에 기초하여 상태 전이를 도시한 도면.
도19는 본 발명의 일 예를 따른 1T의 최소 심볼 길이를 갖는 코드 워드 및 PR (a, b, a) 시스템의 조합에 기초하여 상태 전이를 도시한 도면.
도20은 본 발명의 일 예를 따른 2T의 최소 심볼 길이를 갖는 코드 워드 및 PR (a, b, c, b, a) 시스템의 조합에 기초하여 상태 전이를 도시한 도면.
도21은 본 발명의 일 예를 따른 1T의 최소 심볼 길이를 갖는 코드 워드 및 PR (a, b, c, b, a) 시스템의 조합에 기초하여 상태 전이를 도시한 도면.
도22는 종래의 주파수 및 위상 제어 장치를 도시한 블록도.
본 발명의 한 양상을 따르면, 주파수 및 위상 제어 장치는 재생 신호를 수신하는 신호 입력부; 클럭 신호에 기초하여 상기 재생 신호를 다수의 비트 디지털 신호로 변환시키는 아날로그/디지털 변환부; 상기 다수의 비트 디지털 신호를 2진 신호로 변환시키는 최대 우도 디코딩부; 상기 2진 신호의 패턴을 검출하는 패턴 검출부; 상기 다수의 비트 디지털 신호 및 클럭 신호가 상기 검출 결과에 기초하여 서로 동기화 되는지를 결정하는 결정부; 및, 상기 검출 결과에 기초하여 상기 클럭 신호의 주파수 및 위상 중 적어도 하나를 조절하여 상기 조절된 클럭 신호를 출력하는 클럭 발생부를 포함한다. 상기 결정부의 결정 결과가 다수의 비트 디지털 신호 및 클럭 신호가 서로 동기화된다는 것을 지시할 때, 상기 최대 우도 디코딩부는 제1 상태 전이 규칙에 기초하여 2진 신호를 발생하고, 상기 결정부의 결정 결과가 다수의 비트 디지털 신호 및 클럭 신호가 서로 동기화되지 않는 다는 것을 지시할 때, 상기 최대 우도 디코딩부는 제2 상태 전이 규칙에 기초하여 2진 신호를 발생시킨다.
본 발명의 일 실시예에서, 상기 제1 상태 전이 규칙의 다수의 상태들 및 다수의 상태 전이 경로들은 규정된 심볼 규칙에 의해 정해진 제1 최소 반전 간격에 기초하여 제한된다. 제2 상태 전이 규칙의 다수의 상태들 및 다수의 상태 전이 경로들은 상기 제1 최소 반전 간격 보다 짧은 제2 최소 반전 간격에 기초하여 제한된다.
본 발명의 일 실시예에서, 상기 제1 최소 반전 간격은 2이며, 상기 제2 최소 반전 간격은 1이며, 상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 10개의 상태 전이 경로들을 포함하고, 상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, b, a) 시스템의 조합에 기초하여 8개의 상태들 및 16개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 상기 제1 최소 반전 간격은 3이며, 상기 제2 최소 반전 간격은 1이며, 상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 8개의 상태 전이 경로들을 포함하고, 상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, b, a) 시스템의 조합에 기초하여 8개의 상태들 및 16개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 상기 제1 최소 반전 간격은 2이며, 상기 제2 최소 반전 간격은 1이며, 상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함하고, 상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 8개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 상기 제1 최소 반전 간격은 3이며, 상기 제2 최소 반전 간격은 1이며, 상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함하고, 상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 8개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 상기 제1 최소 반전 간격은 2이며, 상기 제2 최소 반전 간격은 1이며, 상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, c, b, a) 시스템의 조합에 기초하여 10개의 상태들 및 16개의 상태 전이 경로들을 포함하고, 상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, c, b, a) 시스템의 조합에 기초하여 16개의 상태들 및 32개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 상기 제1 최소 반전 간격은 3이며, 상기 제2 최소 반전 간격은 1이며, 상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, c, b, a) 시스템의 조합에 기초하여 8개의 상태들 및 12개의 상태 전이 경로들을 포함하고, 상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, c, b, a) 시스템의 조합에 기초하여 16개의 상태들 및 32개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 상기 제1 최소 반전 간격은 3이며, 상기 제2 최소 반전 간격은 1이며, 상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 8개의 상태 전이 경로들을 포함하고, 상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 12개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 상기 제1 최소 반전 간격은 3이며, 상기 제2 최소 반전 간격은 2이며, 상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함하고, 상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 상기 제1 최소 반전 간격은 3이며, 상기 제2 최소 반전 간격은 2이며, 상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, c, b, a) 시스템의 조합에 기초하여 8개의 상태들 및 12개의 상태 전이 경로들을 포함하고, 상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, c, b, a) 시스템의 조합에 기초하여 10개의 상태들 및 16개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 검출된 패턴에 포함되는 다수의 동기화 패턴들 간의 간격들은 일련의 규정된 횟수에 대해 정해진 값을 가질 때, 상기 결정부는 다수의 비트 디지털 신호 및 클럭 신호가 서로 동기화된다라고 결정한다. 검출된 패턴에 포함되는 다수의 동기화 패턴들 간의 간격들이 일련의 규정된 횟수에 대해 정해진 값을 갖지 않을 때, 상기 결정부는 다수의 비트 디지털 신호 및 클럭 신호가 서로 동기화되지 않는다라고 결정한다.
본 발명의 또 다른 양상을 따르면, 주파수 및 위상 제어 장치는 재생 신호를 수신하는 신호 입력부; 클럭 신호에 기초하여 상기 재생 신호를 다수의 비트 디지털 신호로 변환시키는 아날로그/디지털 변환부; 상기 다수의 비트 디지털 신호를 2진 신호로 변환시키는 최대 우도 디코딩부; 재생 신호가 규정된 슬라이싱 레벨을 교차하는 다수의 교차점들 중에서 2개의 인접 교차점들 간의 길이를 각각 지시하는 다수의 교차 길이들을 검출하고 2개의 인접 교차 길이들의 합들 중에서 최대값을 검출하는 최대 교차 길이 검출부; 상기 다수의 교차 길이들을 검출하고 상기 2개의 인접 교차 길이들의 합들 중에서 최소값을 검출하는 최소 교차 길이 검출부; 및, 상기 최대값 및 상기 최소값에 기초하여 상기 클럭 신호의 주파수 및 위상 중 적어도 하나를 조절하여 상기 조절된 클럭 신호를 출력하는 클럭 발생부를 포함한다. 상기 최대 교차 길이 검출부는 상기 2진 신호에 기초하여 상기 최대값을 검출한다.
본 발명의 일 실시예에서, 상기 최대 우도 디코딩부는 상태 전이 규칙에 기초하여 2진 신호를 발생시킨다. 상태 전이 규칙의 다수의 상태들 및 다수의 상태 전이 경로들은 규정된 심볼 규칙에 의해 정해진 최소 반전 간격에 기초하여 제한된다.
본 발명의 일 실시예에서, 최소 반전 간격은 2이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 10개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 최소 반전 간격은 3이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 8개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 최소 반전 간격은 2이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 최소 반전 간격은 3이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 최소 반전 간격은 2이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, c, b, a) 시스템의 조합에 기초하여 10개의 상태들 및 16개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 최소 반전 간격은 3이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, c, b, a) 시스템의 조합에 기초하여 8개의 상태들 및 12개의 상태 전이 경로들을 포함한다.
본 발명의 또 다른 양상을 따르면, 최대 우도 디코더는 클럭 신호에 기초하여 발생된 다수의 비트 디지털 신호 및 상기 다수의 비트 디지털 신호 및 클럭 신호가 서로 동기화되는지를 지시하는 플래그를 수신하고 상기 플래그에 기초하여 상기 다수의 비트 디지털 신호를 2진 신호로 변환시키기 위하여 제공된다. 상기 플래그가 상기 다수의 비트 디지털 신호 및 상기 클럭 신호가 서로 동기화 된다라고 지시할 때, 상기 최대 우도 디코더는 제1 상태 전이 규칙에 기초하여 2진 신호를 발생하고, 상기 플래그가 상기 다수의 비트 디지털 신호 및 상기 클럭 신호가 서로 동기화되지 않는다라고 지시할 때, 상기 최대 우도 디코더는 제2 상태 전이 규칙에 기초하여 2진 신호를 발생시킨다.
본 발명의 주파수 및 위상 제어 장치를 따르면, 특정 패턴 길이는 주파수와 위상 동기화 상태와 주파수와 위상 비동기 상태 둘 다에서 최대 우도 디코딩 결과에 기초하여 검출된다. 그러므로, 동기화 패턴 길이 및 최소 패턴 길이는 (i) 재생 신호의 품질이 열악하며, (ii) 데이터 및 동기화 패턴 간의 거리가 짧고, (iii) 최소 패턴이 동기화 패턴 직전 또는 직후에 제공되는 경우 조차도 종래 기술에 비해서 더욱 정확하게 검출될 수 있다. 주파수 에러량 및 위상 에러량이 고 정밀도로 검출될 수 있기 때문에, 재생 클럭 신호는 안정하게 동기화될 수 있다.
본 발명의 주파수 및 위상 제어 장치와 최대 우도 디코더를 따르면, 여러 상태 전이 규칙들이 주파수 및 위상 동기 상태와 주파수 및 위상 비동기 상태에 사용된다. 심볼 규칙을 사용하는 상태 전이 규칙이 주파수 및 위상 동기 상태에 사용되기 때문에, 최대 우도 디코더의 수행성능이 최대로 사용될 수 있다. 주파수 및 위상 비동기 상태에서, 심지어 1T 패턴을 검출할 수 있는 상태 전이 규칙이 사용된다. 따라서, 특정 패턴 길이는 주파수 및 위상 동기 상태와 주파수 및 위상 비동기 상태의 모든 상태들에서 더욱 정확하게 검출될 수 있다.
지금부터, 본 발명이 첨부된 도면들을 참조하여 예들로서 설명될 것이다.
(예 1)
도1은 본 발명의 제1 예를 따른 주파수 및 위상 제어 장치(100)를 도시한 블록도이다.
주파수 및 위상 제어 장치(100)는 파형 등화부(1), 아날로그/디지털 변환기(2), 저 주파수 대역 잡음 억제부(3), 최대 우도 검출기(4), 2진 신호 패턴 검출부(50), 동기화 패턴 간격 검출부(11), 및 클럭 발생부(51)를 포함한다.
2진 신호 패턴 검출부(50)는 제로-교차 길이 검출기(5), 프레임 카운터(6), 최대 패턴 길이 검출기(7), 최소 패턴 길이 검출기(8) 및 사이클 정보 판별기(9)를 포함한다. 클럭 발생부(51)는 주파수 에러 검출기(10), 위상 에러 검출기(12), 주파수 제어 루프 필터(13), 위상 제어 루프 필터(14), 디지털/아날로그 변환기들(15 및 16), 가산기(52) 및 발진부(17)를 포함한다.
파형 등화부(1)는 광 디스크 매체로부터 데이터를 판독하는 광학 헤드부(도시되지 않음) 등으로부터 재생 신호(61)를 수신하는 신호 입력부로서 작용한다. 파형 등화부(1)는 재생 신호(61)를 교정하여 고 주파수 대역을 강조한다. 파형 등화부(1)는 필터를 포함하여 부스트 량 및 차단 주파수를 임의로 설정한다. 필터는 예를 들어, 고차 리플 필터일 수 있다. 아날로그/디지털 변환기(2)는 재생 클럭 신호(63)에 기초하여 파형 등화부(1)로부터 출력되는 재생 신호(62로 라벨된 아날로그 신호)를 다수의 비트 디지털 신호(64)로 변환시킨다. 저 주파수 대역 잡음 억제부(3)는 다수의 비트 디지털 신호(64)에 포함되는 저 주파수 대역 잡음 성분을 억제한다. 저 주파수 대역 잡음 억제부(3)는 다수의 비트 디지털 신호(64)에 포함되는 DC 성분을 검출하는 회로 및 다수의 비트 디지털 신호(64)로부터 상기 검출된 DC 성분을 감산하는 회로를 포함한다. 저 주파수 대역 잡음 억제부(3)는 억제된 저 주파수 대역 잡음 성분을 갖는 다수의 비트 디지털 신호를 출력한다.
최대 우도 디코더(4)는 비터비 알고리즘을 사용하여 다수의 비트 디지털 신호(65)에 대해 최대 우도 디코딩을 수행하여 상기 다수의 비트 디지털 신호(65)를 2진 신호(66)로 변환시킨다. 최대 우도 디코더(4)는 동기화 패턴 간격 검출기(11)로부터 출력되는 동기화 확인 플래그(67)에 기초하여 상태 전이 규칙의 상태들의 수 및 상태 전이들의 수를 변경시킨다.
최대 우도 디코더(4)로부터 출력되는 2진 신호(66)에 기초하여, 제로-교차 길이 검출기(5)는 재생 신호(61)가 슬라이싱 레벨(제로-레벨)을 교차하는 위치들을 연속적으로 검출한다. 다른 말로서, 재생 신호(61)는 이들 위치들에서 "1"에서 "0"으로 또는 "0"에서 "1"로 변경시킨다. 제로-교차 길이 검출기(5)는 재생 클럭 신호(63)에 기초하여 2개의 인접 제로-교차점들 간의 샘플들의 수를 카운트하고 상기 카운트된 값을 제로-교차 길이로서 레지시터(도시되지 않음)에 유지시킨다. 이 제로-교차 길이 검출기(5)는 2개의 인접 제로-교차 길이들의 합을 지시하는 신호(68)를 출력한다. 프레임 카운터(6)는 상기 신호(68) 및 재생 클럭 신호(63)에 기초하여 1 프레임 이상의 특정 기간을 카운트하여 설정한다. 이 프레임 카운터(6)는 설정된 기간을 지시하는 신호(69)를 출력한다.
최대 패턴 길이 검출기(7)는 신호(69)로 지시되는 기간에서 2개의 인접 제로-교차 길이들의 합들 중에서 최대값을 검출하고, 이 최대값을 최대 패턴 길이로서 레지스터(도시되지 않음)에 유지시킨다. 최대 패턴 길이 검출기(7)는 최대 패턴 길이를 지시하는 신호(70)를 출력한다. 최소 패턴 길이 검출기(8)는 신호(69)로 지시되는 기간에서 2개의 인접 제로-교차 길이들의 합들 중에서 최소값을 검출하고, 이 최소값을 최소 패턴 길이로서 레지스터(도시되지 않음)에 유지시킨다. 최소 패턴 길이 검출기(8)는 최소 패턴 길이를 지시하는 신호(71)를 출력한다. 사이클 정보 판별기(9)는 신호(70)로 지시되는 최대 패턴 길이 및 신호(71)로 지시되는 최소 패턴 길이를 비교하고, 최대 패턴 길이 및 최소 패턴 길이의 비(비교 결과)를 사용하여 사이클 정보로서 최적 값을 선택하고, 이 최적값을 지시하는 선택 신호(72)를 출력한다.
주파수 에러 검출기(10)는 이 선택 신호(72)로 지시되는 값 및 최대 패턴 길이 간의 차 또는 이 선택 신호(72)로 지시되는 값 및 최소 패턴 길이 간의 차를 주파수 에러량으로 변환시키고, 이 주파수 에러량을 지시하는 신호(73)를 출력한다. 최대 패턴 길이 및 최소 패턴 길이는 클럭 동기화 시에 검출되어야 한다.
동기화 패턴 간격 검출기(11)는 신호(68), 최대 패턴 길이 검출기(7)로부터 출력되는 동기화 결정 플래그(74) 및 사이클 정보 판별기(9)로부터 출력되는 동기화 패턴 길이를 지시하는 플래그(75)를 사용하여 동기화 패턴들의 위치들을 검출한다. 동기화 패턴 간격 검출기(11)는 동기화 패턴들의 검출된 위치들에 기초하여 인접 동기화 패턴들(동기화 패턴 간격) 간의 간격을 검출한다. 이 간격이 일련의 규정된 횟수에 대해 정해진 값인 경우, 동기화 패턴 간격 검출기(11)는 동기화 확인 플래그(67)를 출력한다.
위상 에러 검출기(12)는 다수의 비트 디지털 신호(65)로부터 다수의 비트 디지털 신호(64)의 위상 정보를 검출한다. 위상 에러 검출기(12)는 위상 정보를 지시하는 신호(76)를 출력한다. 재생 클럭 신호(63)가 다수의 비트 디지털 신호(64)와 동기화되는 것으로 간주되는 상태가 얻어질 때까지, 주파수 제어 루프 필터(13)는 신호(73)로 지시되는 주파수 에러량을 사용하여 재생 클럭 신호(63)의 주파수 제어를 수행한다. 위상 에러 루프 필터(14)는 신호(76)를 사용하여 재생 클럭 신호(63)의 위상 제어를 수행하여, 재생 클럭 신호(63)를 다수의 비트 디지털 신호(64)와 동기시킨다.
디지털/아날로그 변환기(15)는 주파수 제어 루프 필터(13)로부터 출력되는 디지털 신호(77)를 아날로그 신호(79)로 변환시켜 이 아날로그 신호(79)를 출력한다. 디지털/아날로그 변환기(16)는 위상 제어 루프 필터(14)로부터 출력되는 디지털 신호(78)를 아날로그 신호(80)로 변환시켜 이 아날로그 신호(80)를 출력한다. 가산기(52)는 아날로그 신호들(79 및 80)을 가산함으로써 얻어진 신호(81)를 출력한다. 발진기(17)는 신호(81)에 기초하여 재생 클럭 신호(63)를 발생시킨다.
주파수 및 위상 제어 장치(100)의 동작이 부가 설명될 것이다.
파형 등화부(1)는 재생 신호(61)를 교정하여 고 주파수 대역을 강조한다. 아날로그/디지털 변환기(2)는 재생 클럭 신호(63)에 기초하여 파형 등화부(1)로부터 출력되는 재생 신호(62)를 다수의 비트 디지털 신호(64)로 변환시킨다. 다수의 비트 디지털 신호(64)는 재생 클럭 신호(63)와 동위상이다. 이 후에 수행되어야 하는 모든 데이터 처리(카운팅 등)는 재생 클럭 신호(63)에 기초하여 수행된다. 샘플링된 다수의 비트 디지털 신호(64)는 저 주파수 대역 잡음 억제부(3)로 입력되고, 억제된 저 주파수 대역 잡음 성분을 갖는다.
억제된 저 주파수 대역 잡음 성분을 갖는 신호(65)는 최대 우도 디코더(4)로 입력되고 "1" 또는 "0"으로 지시된 2진 신호(66)로 변환된다. 최대 우도 디코더(4)는 동기화 패턴 간격 검출기(11)로부터 출력되는 비동기 상태 및 동기 상태를 식별하기 위하여 제공되는 동기화 확인 플래그(67)에 기초하여, 상태 전이 규칙의 상태들의 수 및 상태 전이들의 수를 변경시킨다. 2진 신호(66)는 제로-교차 길이 검출기(5)로 입력된다.
제로-교차 길이 검출기(5)는 2진 신호(66)가 "1' 에서 "0"으로 또는 "0"에서 "1"로 변경되는 위치들을 연속적으로 검출한다. 재생 클럭 신호(63)에 기초하여, 제로-교차 길이 검출기(5)는 2개의 인접 제로-교차점들 간의 샘플들의 수를 카운트하고 이 카운트된 값을 제로-교차 길이로서 레지스터(도시되지 않음)에 유지시킨다. 최대 패턴 길이 검출기(7) 및 최소 패턴 길이 검출기(8) 각각은 프레임 카운터(6)에 의해 설정된 기간에서 2개의 인접 제로-교차 길이들의 합들의 최대값 및 최소값을 검출하고, 이 최대값 또는 최소값을 레지스터(도시되지 않음)에 유지시킨다. 따라서, 다수의 비트 디지털 신호(64)의 선형 속도 기간에 역비례하는 정보가 얻어진다.
사이클 정보 판별기(9)는 최대 패턴 길이 및 최소 패턴 길이를 비교하고, 최대 패턴 길이 및 최소 패턴 길이의 비(비교 결과)를 사용하여 최적값을 사이클 정보로서 선택한다. 사이클 정보 판별기(9)는 최적값을 지시하는 선택 신호(72)를 주파수 에러 검출기(10)로 출력한다. 선택 신호(72)에 기초하여, 주파수 에러 검출기(10)는 사이클 정보 및 최대 패턴 길이 간의 차 또는 사이클 정보 및 최소 패턴 길이 간의 차를 주파수 에러로 변환시키고 재생 클럭 신호(63)의 주파수 제어를 수행하는데 사용되는 주파수 에러량을 결정한다.
동기화 패턴 간격 검출기(11)는 다수의 비트 디지털 신호(64) 및 재생 클럭 신호(63)가 2진 신호 패턴 검출부(50)에 의해 얻어진 2진 신호(66)의 패턴의 검출 결과에 기초하여 서로 동기화되는 지를 결정하는 결정부로서 작용한다. 동기화 패턴 간격 검출기(11)는 제로-교차 길이 검출기(5)에 의해 출력되는 2개의 인접 제로-교차 길이들의 합을 지시하는 신호, 최대 패턴 길이 검출기(7)로부터 출력되는 동기화 결정 플래그(74) 및 사이클 정보 판별기(9)로부터 출력되는 동기화 패턴 길이를 지시하는 신호(75)를 사용하여 동기화 패턴들의 위치들을 검출한다. 동기화 패턴 간격 검출기(11)는 동기화 패턴들의 검출된 위치들에 기초하여 2개의 인접 동기화 패턴들 간의 간격을 검출한다. 이 간격이 일련의 규정된 횟수에 대해 정해진 값일 때, 동기화 패턴 간격 검출기(11)는 다수의 비트 디지털 신호(64) 및 재생 클럭 신호(63)가 동기 상태에 있다라고 결정한다. 그렇치 않다면, 동기화 패턴 간격 검출기(11)는 다수의 비트 디지털 신호(64) 및 재생 클럭 신호(63)가 비동기 상태에 있다라고 결정한다. 동기화 패턴 간격 검출기(11)는 결정 결과를 지시하는 동기화 확인 플래그를 최대 우도 디코더(4)로 출력한다. 다수의 비트 디지털 신호(64) 및 재생 클럭 신호(63)가 동기 상태로 대체된 후 조차도, 동기화 패턴 간격 검출기(11)는 동기화 패턴 간격이 일련의 다수의 횟수에 대해 정해진 값이 아닐 때 다수의 비트 디지털 신호(64) 및 재생 클럭 신호(63)가 비동기 상태에 있다라고 결정한다.
다수의 비트 디지털 신호(64)의 위상 정보는 저 주파수 대역 잡음 억제부(3)로부터 얻어진 다수의 비트 디지털 신호(65)를 사용하여 위상 에러 검출기(12)에 의해 검출되어, 위상 에러량이 재생 클럭 신호(63) 및 다수의 비트 디지털 신호(64)의 위상 동기화 제어를 수행하기 위하여 결정된다.
재생 클럭 신호(63)가 다수의 비트 디지털 신호(64)와 동기된다라고 간주될 수 있는 상태가 얻어질 때까지, 주파수 제어 루프 필터(13)는 재생 클럭 신호(63)의 주파수를 제어한다. 이와 같은 제어는 주파수 에러량 검출기(10)에 의해 결정되는 주파수 에러량을 사용하여 수행된다. 디지털/아날로그 변환기(15)는 주파수 제어 루프 필터(13)로부터 출력되는 디지털 신호(77)를 아날로그 신호(79)로 변환시켜 이 아날로그 신호(79)를 출력한다.
위상 제어 루프 필터(14)는 위상 에러 검출기(12)에 의해 결정된 위상 에러를 사용하여 위상 제어를 수행함으로써, 재생 클럭 신호(63)를 다수의 비트 디지털 신호(64)와 동기시킨다. 디지털/아날로그 변환기(16)는 위상 제어 루프 필터(14)로부터 출력되는 디지털 신호(78)를 아날로그 신호(80)로 변환시켜 이 아날로그 신호(80)를 출력한다.
아날로그 신호(79) 및 아날로그 신호(80)는 가산기(52)에 의해 모두 가산되고, 발진기(17)는 가산 결과에 기초하여 재생 클럭 신호(63)를 발생시킨다.
상술된 일련의 동작들은 재생 클럭 신호(63)의 주파수 및 위상이 다수의 비트 디지털 신호(64)의 클럭 성분의 주파수 및 위상과 동기화되도록 한다. 따라서, 광 디스크 매체 상에 기록된 데이터는 재생된 클럭 신호(63)를 사용하여 재생될 수 있다.
본 발명의 제1 예를 따르면, 광 디스크 매체로부터 재생된 데이터의 특정 패턴 길이(도16B에서 동기화 패턴(P)의 길이, 즉 검출된 최대 패턴 길이) 및 최소 패턴 길이는 최대 우도 디코더(4)로부터 출력되는 펄스 트레인들의 런-길이들의 조합에 기초하여 식별된다. 최대 우도 디코더(4)는 상이한 상태 전이 규칙들을 사용하여 재생 클럭 신호(63) 및 다수의 비트 디지털 신호(64)가 주파수 및 위상 동기 상태 또는 주파수 및 위상 비동기 상태에 있는지를 결정한다.
지금부터, 제1 예를 따른 주파수 및 위상 제어 장치(100)가 더욱 상세하게 설명될 것이다.
최대 우도 디코더(4)가 설명될 것이다. 이 예에서, 기록 심볼은 2T의 최소 심볼 길이를 갖는다(T는 재생 신호(61)에 포함된 기록 심볼의 1 비트에 대응하는 사이클이고 또한, 재생 클럭 신호(63)의 사이클이다). 최대 우도 디코더(4)는 PR (a, b, b, a) 시스템의 프레미스(premise)를 지닌 비터비 알고리즘을 사용한다. 여기서, "a" 및 "b"는 임의의 수들이다.
도12는 최대 우도 디코더(4)에 의해 사용되는 제1 상태 전이 규칙을 지시하는 상태 전이를 도시한다. 도12에 도시된 상태 전이는 프레미스로서 2T의 최소 반전 간격(최소 심볼 길이) 및 PR(a, b, b, a) 시스템의 조합을 갖는다. 최소 반전 간격은 규정된 심볼 규칙에 의해 정해진다. 제1 상태 전이 규칙의 상태들의 수 및 상태 전이들의 수는 최소 반전 간격에 기초하여 제한된다. 2T의 최소 심볼 길이를 갖는 기록 심볼이 사용될 때, 엔코딩 스트링은 패턴 "010" 도 패턴 "101" 도 포함하지 않는다. 이 경우에, 제1 상태 전이 규칙은 6개의 상태들 및 10개의 경로들을 갖도록 제한된다. 6개의 상태들 및 10개의 경로들에 기초하여 계산된 신호 레벨들은 표1로 요약될 수 있다. 표1에서, "k"는 시간을 지시하는 정수이고, 시간 k-1 에서의 상태는 S(bk-3, bk-2, bk-1)이다.
[표 1]
2T의 최소 반전 간격을 갖는 기록 심볼 및 PR(a, b, b, a) 시스템의 조합에 기초하여 상태 전이들
시간 k-1 에서의 상태 S(bk-3, bk-2, bk-1) 시간 k에서의 입력 bk 신호 레벨
S(0, 0, 0) 0 0
S(0, 0, 0) 1 a
S(0, 0, 1) 1 a+b
S(0, 1, 1) 0 2b
S(0, 1, 1) 1 a+2b
S(1, 0, 0) 0 a
S(1, 0, 0) 1 2a
S(1, 1, 0) 0 a+b
S(1, 1, 1) 0 a+2b
S(1, 1, 1) 1 2a+2b
따라서, "0", "a", "2a", "2b", "a+b", "a+2b" 및 "2a+2b"의 7개의 신호 레벨들이 존재한다. 7개의 신호 레벨들의 값들은 최대 우도 디코더(4)에 의해 최대 우도 디코딩을 수행할 때 사용되는 임계 레벨들이다.
비동기 상태에서, 재생 데이터 스트림은 1T를 포함할 수 있는데, 이는 이하에 보다 상세하게 설명되는 바와 같이 규정된 심볼 규칙에 따라서 존재할 수 없다. 예를 들어, 재생 신호(62)가 다수의 비트 디지털 신호(64)로 변환되고 재생 클럭 신호(63)의 주파수가 입력 재생 신호의 주파수 보다 작은(약 1/2) 경우, 2T는 1T로 결정될 수 있다. 재생 클럭 신호(63)의 주파수가 샘플링되어야 하는 신호의 주파수 보다 작은 상태를 인지하기 위하여, 1T를 검출할 필요가 있다. 그러므로, 비동기 상태에서, 최대 우도 디코더(4)는 제2 상태 전이 규칙에 따라서 최대 우도 디코딩을 수행하고, 이 규칙에 의해 8개의 상태들 및 16개의 경로들이 존재하게 된다. 제2 상태 전이 규칙은 도13에 도시된다. 도13에 도시된 상태 전이는 프레미스로서 1T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, b, a) 시스템의 조합을 갖는다. 제2 상태 전이 규칙의 상태들의 수 및 상태 전이들의 수는 규정된 심볼 규칙에 의해 정해진 2T의 최소 반전 간격 보다 짧은 1T의 최소 반전 간격에 기초하여 제한된다.
다수의 비트 디지털 신호(64) 및 재생 클럭 신호(63)가 동기 상태 또는 비동기 상태인지 여부는 동기화 패턴 간격 검출기(11)에 의해 출력되는 동기화 확인 플래그에 의해 결정된다. 8개의 상태들 및 16개의 경로들에 기초하여 계산된 신호 레벨들은 표2에서 요약될 수 있다. 표2에서, "k"는 시간을 지시하는 정수이고, 시간 k-1에서의 상태는 S(bk-3, bk-2, bk-1)이다.
[표 2]
1T의 최소 반전 간격을 갖는 기록 심볼 및 PR(a, b, b, a) 시스템의 조합에 기초하여 상태 전이들
시간 k-1 에서의 상태 S(bk-3, bk-2, bk-1) 시간 k에서의 입력 bk 신호 레벨
S(0, 0, 0) 0 0
S(0, 0, 0) 1 a
S(0, 0, 1) 0 b
S(0, 0, 1) 1 a+b
S(0, 1, 0) 0 b
S(0, 1, 0) 1 a+2b
S(0, 1, 1) 0 2b
S(0, 1, 1) 1 a+2b
S(1, 0, 0) 0 a
S(1, 0, 0) 1 2a
S(1, 0, 1) 0 a+b
S(1, 0, 1) 1 2a+b
S(1, 1, 0) 0 a+b
S(1, 1, 0) 1 2a+b
S(1, 1, 1) 0 a+2b
S(1, 1, 1) 1 2a+2b
따라서, "0", "a", "b", "2a", "2b", "a+b", "2a+b", "a+2b" 및 "2a+2b"의 9개의 신호 레벨들이 존재한다. 지금부터, 9개의 신호 레벨들의 값들은 di(i= 0 내지 8)로서 지시될 것이다 9개의 신호 레벨들의 값들은 최대 우도 디코더(4)에 의해 최대 우도 디코딩을 수행할 때 사용되는 임계 레벨들이다.
도14A는 특정 구조의 최대 우도 디코더(4)를 도시한 블록도이다. 최대 우도 디코더(4)는 분기 메트릭 계산 회로(34), 경로 메트릭 계산 회로(35) 및 경로 메모리 회로(36)를 포함한다. 분기 메트릭 계산 회로(34)는 억제된 저 주파수 대역 잡음 성분(이는 매 채널 클럭 마다의 입력)을 갖는 다수의 비트 디지털 신호의 분기 메트릭 및 9개의 임계 레벨들(di)(i= 0 내지 8)의 자승 에러인 분기 메트릭을 계산한다. 특히, 분기 메트릭 계산 회로(34)는 수학식 1로 표현되는 분기 메트릭(BMk(i))을 계산한다.
BMk(i) = (yk-di)2
여기서, yk는 억제된 저 주파수 대역 잡음 성분을 갖는 재생 디지털 신호이고 di(i-0, 1,..., 8)는 9개의 임계 레벨들이다.
다음에, 경로 메트릭 계산 회로(35)는 매 채널 클럭 마다 분기 메트릭들의 누적 가산을 수행하여 경로 메트릭을 계산한다. 특히, 경로 메트릭 계산 회로(35)는 수학식 2로 표현되는 경로 메트릭()를 계산한다.
수학식 2에서, "min"은 수학적 심볼이다. 예를 들어, "min[a, b]는 보다 작은 a 및 b 중 하나를 지시한다(a=b일 때, min[a, b]는 a 또는 b중 어느 하나를 지시한다)
경로 메트릭 계산 회로(35)는 선택 신호들[se10, se11, se12, se13, se14, se15, se16, se17]을 계산하여 경로 메트릭을 가장 작게하는 데이터 스트링을 선택하는데, 수학식 3 내지 10에 기초하여 가장 가능한 데이터 스트링을 선택하여 이 결과들을 경로 메모리 회로(36)에 출력한다.
도14B는 경로 메모리 회로(36)의 전형적인 회로 구조이다. 경로 메모리 회로(36)는 다수의 플립 플롭 회로들(141) 및 다수의 선택기들(142)을 포함한다. 경로 메모리 회로(141)는 규정된 후보 스트링들을 저장하고 경로 메트릭 계산 회로(35)로부터 수신된 선택 신호들[se10, se11, se12, se13, se14, se15, se16, se17]에 따라서 가장 가능한 데이터 스트링을 선택한다. 그 후, 경로 메모리 회로(36)는 도시되지 않은 메모리(레지스터)에 선택된 데이터 스트링을 유지시킨다. 최종적으로, 경로 메모리 회로(36)는 "1" 또는 "0"을 지시하는 2진 신호를 출력한다.
동기화 패턴 간격 검출기(11)로부터 출력되는 동기화 확인 플래그(67)가 동기 상태를 도시하는 경우에, 도13에서 점선으로 지시된 상태들 및 경로들은 삭제된다. 도12에 도시된 제1 상태 전이 규칙에 따라서 디코딩이 수행된다. 즉, 경로 메트릭 계산 회로(35)는 수학식 2로부터 도13에서 점선으로 지시된 상태들 및 경로들을 삭제하고 수학식 11로 표현된 경로 메트릭()를 계산한다.
경로 메트릭 계산 회로(35)는, 수학식 3 내지 수학식 10의 경로 메트릭들을 최소로 되게 하는 가장 가능한 데이터 스트링을 선택하기 위한 신호들 중에서, 수학식 11에 대응하는 단지 선택 신호들[se10, se11, se14, se15]만을 계산한다. 그 후, 경로 메트릭 회로(36)는 선택된 데이터 스트링을 도시되지 않은 메모리(레지스터)에 유지시킨다. 최종적으로, 경로 메모리 회로(36)는 "1" 또는 "0"을 지시하는 2진 신호를 출력한다. 데이터 스트링들을 저장하기 위한 경로 메모리 회로(36)의 메모리 길이가 증가될 때, 정확한 값이 선택되는 확률은 높게되지만, 메모리 길이가 너무 길 때, 회로 스케일은 지나치게 확대된다. 따라서, 검출되는 정확한 값의 확률 및 회로 스케일은 균형 관계를 갖는다. 수행성능 및 회로 스케일 중 어느 것이 보다 높은 우선순위를 부여받아야 하는지는 케이스 별로 결정된다.
도2는 최대 패턴 길이 검출기(7)를 도시한다. 최대 패턴 길이 검출기(7)는 동기화 패턴 판별기(20), 비교기(22) 및 레지스터(21)를 포함한다. 최대 패턴 길이 검출기(7)에 접속되는 제로-교차 길이 검출기(5)는 레지스터들(18 및 19)을 포함한다. 제로-교차 길이 검출기(5)는 제로-교차 길이(카운트된 값(18a))를 레지스터들(18 및 19)에 유지시킨다. 동기화 패턴 판별기(20)는 레지스터들(18 및 19)에 유지되는 카운트된 값들을 비교하여 검출된 패턴이 동기화 패턴인지 여부를 결정한다. 비교기(22)는 레지스터들(18 및 19)에 유지되는 카운트된 값들의 합을 지금까지 레지스터(21)에 등록된 값과 비교한다. 이들 카운트된 값들 및 합은 신호(68)에 포함된다.
동기화 패턴 검출기(20)가 검출된 패턴이 동기화 패턴이라고 결정하고 또한 비교기(22)가 새로운 값이 이전 값보다 크다라고 결정할 때에만, 동기화 패턴 판별기(20) 및 비교기(22)는 갱신 허가 신호들(20a 및 22a)을 레지스터(21)로 출력하여 이 레지스터(21)를 갱신한다.
예를 들어, 상술된 차세대 광 디스크 매체에 기록된 데이터 스트링은 9T9T 동기화 패턴들의 연속적인 패턴을 포함한다. 재생 클럭 신호(63)(이는 다수의 비트 디지털 데이터(64)의 클럭 성분과 동기된다)에 기초하여 카운트될 때, 즉, 재생 클럭신호(63)의 주파수가 동기화시에 재생 클럭 신호(63)의 주파수와 동일할 때, 동기화 패턴 길이는 도7A에 도시된 바와 같이 9T+9T=18T가 된다. 재생 클럭 신호(63)가 다수의 비트 디지털 데이터(64)의 클럭 성분의 주파수 보다 2배 높은 주파수에서 발진될 때(즉, 재생 클럭 신호(63)의 주파수가 동기화 시에 재생 클럭 신호(63)의 주파수 보다 2배 높게될 때), 동기화 패턴 길이는 도7B에 도시된 바와 같이 18T+18T=36T가 된다. 재생 클럭 신호(63)가 다수의 비트 디지털 데이터(64)의 클럭 성분의 주파수의 1/2에서 발진될 때(즉, 재생 클럭 신호(63)의 주파수가 동기화 시에 재생 클럭 신호(63)의 주파수의 1/2일 때), 동기화 패턴 길이는 도7C에 도시된 바와 같이 4.5T+4.5T=9T가 된다. (실제로, 동기화 패턴 길이는 4.5T로서 카운트될 수 없음으로, 5T+4T 또는 4T+5T가 된다). 따라서, 다수의 비트 디지털 신호(64) 및 재생 클럭 신호(63)가 서로 동기화되지 않을 때, 18T의 패턴은 검출되지 않는다. 검출된 동기화 패턴 길이 및 18T 간의 차는 사이클 정보가 된다.
근본적으로, 2개의 인접 값들은 재생 클럭 신호(63)의 주파수와 관계없이 1:1의 비를 갖는다. 검출 분산(variance)을 고려하면, 동기화 패턴 판별기(20)는 레지스터(19)의 값이 레지스터(18)의 값의 ±1 내에 있는 한 동기화 패턴이 존재한다라고 결정함으로써 재생 신호로부터 동기화 패턴을 찾는다.
도3은 최소 패턴 검출기(8)를 도시한다. 최소 패턴 검출기(8)는 최소 반전 패턴 판별기(25), 레지스터(26) 및 비교기(27)를 포함한다. 최소 반전 패턴 판별기(25)는 레지스터들(18 및 19)에 유지되는 카운트된 값들을 비교하여 검출된 패턴이 최소 반전 패턴인지를 결정한다. 비교기(27)는 레지스터들(18 및 19)에 유지되는 카운트된 값의 합을 지금까지 레지스터(26)에 등록된 값과 비교한다.
최소 패턴 판별기(25)가 검출된 패턴이 최소 패턴이라고 결정하고 또한 비교기(27)가 새로운 값이 이전 값보다 작다라고 결정할 때에만, 동기화 패턴 판별기(25) 및 비교기(27)는 갱신 허가 신호들(25a 및 27a)를 레지스터(26)로 출력하여 이 레지스터(26)를 갱신한다.
예를 들어, 상술된 차세대 광 디스크 매체에 기록된 데이터 스트링은 2T2T 최소 반전 패턴을 포함한다. 재생 클럭 신호(63)(이는 다수의 비트 디지털 데이터(64)의 클럭 성분과 동기된다)에 기초하여 카운트될 때, 즉, 재생 클럭 신호의 주파수가 동기화시에 재생 클럭 신호(63)의 주파수와 동일할 때, 최소 반전 패턴 길이는 도8A에 도시된 바와 같이 2T+2T=4T가 된다. 재생 클럭 신호(63)가 다수의 비트 디지털 데이터(64)의 클럭 성분의 주파수 보다 2배 높은 주파수에서 발진될 때(즉, 재생 클럭 신호(63)의 주파수가 동기화 시에 재생 클럭 신호(63)의 주파수 보다 2배 높게될 때), 최소 반전 패턴 길이는 도8B에 도시된 바와 같이 4T+4T=8T가 된다. 재생 클럭 신호(63)가 다수의 비트 디지털 데이터(64)의 클럭 성분의 주파수의 1/2에서 발진될 때(즉, 재생 클럭 신호(63)의 주파수가 동기화 시에 재생 클럭 신호(63)의 주파수의 1/2일 때), 최소 반전 패턴 길이는 도8C에 도시된 바와 같이 1T+1T=2T가 된다. 따라서, 다수의 비트 디지털 신호(64) 및 재생 클럭 신호(63)가 서로 동기화되지 않을 때, 4T의 패턴은 검출되지 않는다. 검출된 동기화 패턴 길이 및 4T 간의 차는 사이클 정보 이다.
동기화 패턴의 경우에서 처럼, 2개의 인접 값들은 근본적으로, 재생 클럭 신호(63)의 주파수와 관계없이 1:1의 비를 갖는다. 검출 분산을 고려하면, 최소 반전 패턴 판별기(25)는 레지스터(19)의 값이 레지스터(18)의 값의 ±1 내에 있는 한 최소 반전 패턴이 존재한다라고 결정함으로써 재생 신호로부터 최소 반전 패턴을 찾는다.
따라서, 최대 패턴 길이 검출기(7) 및 최소 패턴 길이 검출기(8)는 함께, 동기화 패턴 및 최소 반전 패턴을 재생 클럭 신호(63)의 주파수 변화에 좌우됨이 없이 안정하게 검출하도록 한다.
도4는 사이클 정보 판별기(9)를 도시한다. 사이클 정보 판별기(9)는 레지스터(28), 레지스터(29) 및 비교기(30)를 포함한다. 레지스터(28)는 프레임 카운터(6)로부터 출력되는 신호(69)에 포함되는 프레임 플래그에 의해 설정되는 기간에서 동기화 패턴 길이의 최대 값을 유지시킨다. 레지스터(29)는 최소 반전 패턴 길이의 최소값을 유지시킨다. 레지스터(28)에 의해 유지되는 값 및 레지스터(29)에 의해 유지되는 값에 기초하여, 비교기(30)는 선택 신호를 발생시켜 최적으로 나타나는 사이클 정보를 선택한다.
예를 들어, 상술된 차세대 광 디스크에서, 동기화 패턴은 9T+9T=18T이고, 최소 반전 패턴은 2T+2T=4T이다. 재생 클럭 신호(63)의 주파수가 변경될 때조차도, 2의 비, 즉 9:2가 유지된다. 따라서, 레지스터(28)의 값 빼기 2개의 최하위 유효 비트들, 즉 원래 값의 1/4이 레지시트(29) 값의 ±1 내에 있을 때, 선택 신호는 고 정밀도로 검출될 수 있는 동기화 패턴 길이가 사이클 정보로서 사용되도록 출력된다. 그렇치 않다면, 선택 신호는 고 정밀도로 검출될 수 있는 최소 반전 패턴 길이가 사이클 정보로서 사용되도록 출력된다. 따라서, 검출 결과는 효율적인 제어를 위하여 사용될 수 있음으로, 주파수 제어는 고속으로 제어될 수 있다. 탐색 동작 뿐만 아니라 재생을 위하여, 동기화 패턴을 검출하는 것이 곤란할 때, 최소 반전 패턴은 우선순위로 검출되고 제어를 위하여 사용된다. 그러므로, 주파수 제어가 수행된다. 동기화 패턴 길이를 지시하는 신호(75) 및 최소 반전 패턴 길이를 지시하는 신호(75a)는 주파수 에러 검출기(10)로 출력된다.
도5는 프레임 카운터(6)를 도시한다. 프레임 카운터(6)는 선택기(31), 카운트된 값 설정 회로(32), 정합 회로(33), 및 카운터(34)를 포함한다. 선택기(31)는 도4에 도시된 사이클 정보 판별기(9)로부터 출력되는 신호들(72, 75, 및 75a)을 수신하고 선택 신호(72)에 기초하여 신호들(72, 75 및 75a)중 한 신호를 선택한다. 카운트된 값 설정 회로(32)는 선택기(31)에 의해 선택된 신호에 기초하여 다음 카운트된 값을 결정한다. 카운트된 값 설정 회로(32) 로부터의 출력 및 재생 클럭 신호(63)에 기초하여 카운팅을 수행하는 카운터(34)로부터의 출력이 서로 정합할 때, 정합 회로(33)는 프레임 플래그를 포함하는 신호(69)를 출력한다. 카운터(34)는 정합 회로(33)로부터 출력되는 프레임 플래그에 의해 리셋된다.
예를 들어, 도9A에 도시된 바와 같은 상술된 차세대 광 디스크에서, 동기화 패턴(91)은 카운트된 값(1932T) 마다 1의 비에서 등거리로 재생 데이터(92)에 존재한다. 재생 클럭 신호(63)에 기초하여 동기화 패턴들간의 간격을 검출할 때, 동기화 패턴들간의 간격은 재생 클럭 신호(63)의 주파수 및 다수의 비트 디지털 신호(64)의 클럭 성분의 주파수 간의 편차에 따라서 가변한다. 재생 클럭 신호(63)의 주파수가 다수의 비트 디지털 데이터(64)의 클럭 성분의 주파수의 1/2일 때(즉, 재생 클럭 신호(63)의 주파수가 위상 동기화 시에 재생 클럭 신호(63)의 주파수의 1/2일 때), 동기화 패턴들 간의 간격은 도9C에 도시된 바와 같이 재생 클럭 신호(63)에 기초하여 카운트된 값(966T)으로서 검출된다. 재생 클럭 신호(63)의 주파수가 다수의 비트 디지털 데이터(64)의 클럭 성분의 주파수 보다 2배 높을 때(즉, 재생 클럭 신호(63)의 주파수가 위상 동기화 시에 재생 클럭 신호(63)의 주파수 보다 2배 높을 때), 동기화 패턴들 간의 간격은 도9B에 도시된 바와 같이 재생 클럭 신호(63)에 기초하여 카운트된 값(3864T)로서 검출된다.
재생 클럭 신호(63)의 주파수가 제어되는 동안, 동기화 패턴들의 검출 간격은 시간에 따라서 가변한다. 그러나, 재생 클럭 신호(63)의 주파수가 변경될 때조차도, 동기화 패턴 간격과 동기화 패턴 길이의 비는 변경됨이 없이 1932/18이 되고, 동기화 패턴 간격 및 최소 반전 패턴 길이의 비는 1932/4가 된다. 그러므로, 동기화 패턴 길이가 선택기(31)에 의해 사이클 정보로서 선택될 때, 카운트된 값 설정 회로(32)는 선택기(31)로부터의 출력 신호를 8비트들 씩 증가시킨다(원래 값을 256과 승산시킬 수 있다). 이 방식으로, 사이클 정보의 검출 기간은 약 2.4 프레임들("프레임"은 동기화 패턴에 의해 범위가 정해진 데이터 단위이다)이 될 수 있다. 최소 반전 패턴 길이가 선택기(31)에 의해 사이클 정보로서 선택될 때, 카운트된 값 설정 회로(32)는 선택기(31)로부터 출력 신호를 9비트들 씩 증가시킨다(원래 값을 512와 승산시킬 수 있다). 이 방식으로, 사이클 정보의 검출 기간은 약 1 프레임이 될 수 있다. 카운트된 값은 카운트된 값 설정 회로(32)에 의해 조절될 비트들의 수를 변경시킴으로써 조절될 수 있다.
프레임 카운터(6)의 이들 기능들은 적어도 하나의 동기화 패턴이 동기화 정보의 검출 기간에 포함되는 상태에 기초하여 사이클 정보의 검출 기간이 최적화되도록 한다. 따라서, 재생 클럭 신호(63)의 주파수는 증가된 속도로 동기화될 수 있다. 동기화 패턴이 사이클 정보를 검출하는 한 기간에 포함되지 않는다면, 주파수 에러는 동기화 패턴 길이로부터 얻어질 수 없다. 그러므로, 한 기간은 적어도 하나의 동기화 패턴을 포함할 필요가 있다. 사이클 정보를 검출하는 한 기간이 고정되면, 동기화 패턴은 존재하지 않거나 주파수 편차 량에 따라서 필요한 동기 패턴 수 보다 많은 패턴 수가 이 기간에 존재한다. 이 경우에, 동기화 패턴의 검출 정밀도 및 검출 효율성은 낮게되어, 주파수 제어에서 피드백을 느리게 한다. 따라서, 동기화에 더 많은 시간이 걸린다.
주파수 에러 검출기(10)는 다음 원리에 따라서 주파수 에러량을 발생시킨다.
예를 들어, 상술된 차세대 광 디스크 매체에 기록된 데이터 스트링은 9T9T 동기화 패턴 및 2T2T 최소 반전 패턴 둘 다를 포함한다. 동기화 패턴 길이 및 최소 반전 패턴 길이 각각은 재생 클럭 신호(63)(이는 다수의 비트 디지털 데이터(64)의 클럭 성분과 동기화 된다)에 기초하여 카운트될 때 도7A 및 도8A에 도시된 바와 같이 18T 및 4T가 된다. 재생 클럭 신호(63)가 다수의 비트 디지털 데이터(64)의 클럭 성분의 주파수 보다 2배 높은 주파수에서 발진될 때, 동기화 패턴 길이 및 최소 반전 길이 각각은 도7B 및 도8B에 도시된 바와 같이 36T 및 8T가 된다. 재생 클럭 신호(63)가 다수의 비트 디지털 데이터(64)의 클럭 성분의 주파수의 1/2에서 발진될 때, 동기화 패턴 길이 및 최소 반전 길이 각각은 도7C 및 도8C에 도시된 바와 같이 9T 및 2T가 된다. 따라서, 다수의 비트 디지털 신호(64) 및 재생 클럭 신호(63)가 서로 동기화되지 않을 때, 18T의 패턴도 4T의 최소 반전 길이도 검출되지 않는다. 검출된 동기화 패턴 길이 빼기 18T 또는 검출된 최소 반전 패턴 길이 빼기 4T는 주파수 에러 신호의 값이 된다. 어느 값이 사용되는 가는 사이클 정보 검출기(9)에 의해 결정된다.
예를 들어, 기록 매체가 일정하게 되도록 회전시키기 위하여 모터의 회전 속도로 재생을 수행하는 CAV 재생에서, 재생 데이터의 선형 속도는 기록 매체의 내부 에리어로부터 외부 에리어로 변경된다. 도10과 관련하여, 예를 들어, 재생 데이터의 주파수와 동기되는 주파수는 매체의 내부 에리어의 위치(A)에서 20MHz가 되고 매체의 외부 에리어의 위치(B)에서 40MHz가 되고, 발진기(17)로부터 출력되는 재생 클럭 신호(63)가 위치(A)에서 재생 데이터(다수의 비트 디지털 신호(64))의 클럭 성분과 동기화 된다라고 가정하자. 해치된 에리어들(102 및 103) 각각은 판독가능한 에리어를 지시한다. 재생 장치의 판독 소자가 위치(A)에서 데이터 재생을 완료하고(기간 104) 나서, 위치(B)에 대해 탐색 한다라고 가정하자. 탐색 동작(기간 105)의 시작 직후, 재생 클럭 신호(63)의 주파수(63a)는 20MHz가 된다. 이 상태에서, 재생 클럭 신호(63)의 주파수(63a)는 재생 데이터(64)의 클럭 성분의 주파수의 1/2이 된다. 그러므로, 위치(B)에서, 재생 클럭 신호(63)에 기초하여 카운트될 때 동기화 패턴 길이는 9T가 되며, 이는 동기화 시에 검출되는 18T의 1/2이다. 유사하게, 위치(B)에서 검출되는 최소 반전 패턴 길이는 2T인데, 이는 동기화 시에 검출되는 4T의 1/2이다. 동기화 패턴 길이 및 최소 반전 패턴 길이가 9:2의 비를 충족할 때, 사이클 정보 판별기(9)는 동기화 패턴 길이가 신뢰할 수 있는 값이라고 결정한다. 그 후, 주파수 에러 검출기(10)는 9T-18T=-9T(검출된 동기화 패턴 길이 빼기 동기화 시에 동기화 패턴 길이)를 지시하는 주파수 에러 신호를 출력한다. 얻어진 주파수 에러 신호가 부의 값을 갖기 때문에, 재생 클럭 신호(63)의 주파수(63a)는 재생 데이터에 포함된 클럭 성분의 주파수 보다 낮게되도록 결정된다. 그러므로, 피드백은 주파수 제어 루프 필터(13) 및 디지털/아날로그 변환기(15)를 통해서 발진기(17)로부터 출력되는 재생 클럭 신호(63)의 주파수(63a)를 증가시키는 방향으로 작용하고(기간 106), 18T의 동기화 패턴 길이는 도10에서 위치(C)에서 검출된다. 따라서, 주파수 제어가 완료된다. 주파수 제어가 완료될 때, 위상 동기화가 시작되고, 재생 클럭 신호(63)의 위상 및 재생 데이터의 위상은 동기화될 수 있다(기간 107). 탐색 후 동작 위상 동기화하는데 걸리는 시간은 탐색 동작 동안 주파수 에러량을 피드백함으로써 단축될 수 있다.
도6은 동기화 패턴 간격 검출기(11)를 도시한다. 동기화 패턴 간격 검출기(11)는 동기화 패턴 위치 검출기(85), 비교기(86), 비교기(37), 간격 검출 카운터(38), 간격 비교기(39), 플래그 카운터들(40 및 41) 및 동기 상태 결정 회로(42)를 포함한다.
비교기(86)는 동기화 패턴 길이를 지시하는 신호(75)와 동기화 패턴 길이의 정해진 값(86b)을 비교하여 이 비교 결과를 출력한다. 비교기(37)는 레지스터(18)로부터의 출력 및 레지스터(19)로부터의 출력의 합과 동기화 패턴의 정해진 값(86b)을 비교하여 이 비교 결과를 출력한다. 동기화 패턴 위치 검출기(85)는 동기화 결정 플래그(74), 비교기(86)로부터의 출력 및 비교기(37)로부터의 출력을 사용하여 동기화 패턴의 위치를 검출하고, 동기화 패턴 플래그(85a)를 출력한다. 간격 검출기 카운터(38)는 동기화 패턴 플래그들(85a) 간의 간격을 카운트하여 각 동기화 패턴 플래그(85a)를 위한 검출된 동기화 패턴 간격을 지시하는 신호(38a)를 출력한다. 동시에, 간격 검출 카운터(38)는 리셋되어 초기화 된다. 간격 비교기(29)는 동기화 패턴 간격이 규정된 조건을 충족하는지를 결정한다. 규정된 조건이 충족될 때, 플래그 카운터(40)가 카운트 업된다. 그렇치 않을 때, 플랙그 카운터(41)가 카운트 업된다. 플래그 카운터들(40 및 41)은 서로 대향되는 상태들에서 리셋된다. 플래그 카운터들(40 및 41) 각각의 카운트된 값은 동일한 동기화 패턴 간격들이 지속되는 횟수를 지시한다. 이와 같은 횟수가 외부 레지스터에 의해 유지되는 규정된 값에 정합할 때, 동기화 상태 결정 회로(420는 규정된 규칙에 따라서 제어 상태를 결정하고 다수의 비트 디지털 신호(64) 및 재생 클럭 신호(63)가 주파수 및 위상 동기 상태 또는 주파수 및 위상 비동기 상태에 있는지를 지시하는 동기화 확인 플래그를 출력한다. 이에 응답하여, 최대 우도 디코더(4)의 제어 상태는 자동적으로 스위칭 된다.
예를 들어, 상술된 차세대 광 디스크에서, 재생 클럭 신호(63)가 다수의 비트 디지털 데이터(64)와 동기화될 때, 동기화 패턴 위치 검출기(85)는 매 1932 카운트들 마다 동기화 패턴 플래그를 검출하고 동기화 간격 카운터(38)는 주파수 및 위상 제어 장치(100)가 정상적으로 동작하는 한 동기화 패턴 간격, 즉 1932의 카운트된 값을 출력한다. 심지어 검출 장애를 고려시에도, 동기화 패턴은 주파수 및 위상 동기 상태에서 일련의 다수의 시간들에서 검출되어야만 한다. 동기화 패턴이 일련의 규정된 횟수 동안 검출될 수 없을 때, 즉 플래그 카운터(41)가 규정된 카운트된 값으로 지속적으로 카운트 업 될 때, 주파수 및 위상 제어 장치(100)는 비정상 상태로서 간주되고 주파수 및 위상의 재동기화가 수행된다. 이와 같은 기능으로 인해, 주파수 및 위상 제어 장치(100)는 비정상 제어 상태를 식별할 수 있다. 주파수 및 위상 제어 장치(100)가 비정상 상태라고 결정될 때, 주파수 및 위상 제어 장치(100)는 자체 복구 동작을 수행한다. 그러므로, 주파수 및 위상 제어 장치(100)는 감소된 시간 기간에서 복구될 수 있다.
위상 에러 검출기(12)가 도11A 및 도11B에 도시된 원리에 기초하여 재생된 데이터에 포함된 클럭 성분의 위상 및 재생 클럭 신호(63)의 위상을 동기화시킨다. 도11A는 재생 클럭 신호의 위상이 다수의 비트 디지털 데이터(64)의 클럭 성분의 위상에 대해서 다소 지연되는 상태를 도시한다. 흑색의 원(A, B, C 및 D) 각각은 제로-교차점 근처의 재생 신호의 샘플링된 포인트를 지시한다. 예를 들어, 재생 신호가 연속적인 2T4T3T 파형으로 형성된다라고 가정하자. 위상의 오프셋 량은 상승 에지들(B 및 D)에서 샘플링된 포인트들의 정보를 사용하고 하강 에지들(A 및 C)에서 샘플링된 포인트들의 극성을 반전시킴으로써 검출될 수 있다. 각 샘플링된 포인트의 진폭 성분은 시간 방향에서 샘플링된 위상에서 오프셋으로 변환되는 것으로 간주될 수 있다. 상승 에지들 및 하강 에지들을 고려시, 제로-교차점 근처의 재생 신호의 진폭 성분을 지시하는 신호가 발생된다. 이 신호가 정의 값을 갖는 것으로 검출될 때, 이는 재생 클럭 신호(63)의 위상이 재생 신호의 클럭 성분의 위상에 대해서 지연된다는 것을 의미한다. 따라서, 재생 클럭 신호(63)의 주파수는 위상 앞서게 하는 방향으로 재생 클럭 신호(63)을 피드백하도록 증가된다. 역으로, 신호가 부의 값을 갖는 것으로 검출될 때, 이는 재생 클럭 신호(63)의 위상이 재생 신호의 클럭 성분의 위상에 대해서 앞서 있다는 것을 의미한다. 따라서, 재생 클럭 신호(63)의 주파수는 위상을 지연시키는 방향으로 재생 클럭 신호를 피드백하도록 감소된다. 이와 같은 제어에 의해, 위상 에러량은 제로에 접근하여, 재생 클럭 신호(63)의 위상이 재생 데이터의 클럭 성분의 위상과 동기되도록 한다. 도11B는 재생 클럭 신호(63)의 위상이 재생 데이터의 클럭 성분의 위상과 동기되는 경우를 도시한다.
본 발명의 제1 예의 주파수 및 위상 제어 장치(100)를 따르면, 특정 패턴 길이가 주파수 및 위상 동기 상태와 주파수 및 위상 비동기 상태 둘 다에서 최대 우도 디코딩 결과에 기초하여 검출된다. 그러므로, 동기화 패턴 길이 및 최소 패턴 길이는 (i) 재생 신호의 품질이 열악하며, (ii) 데이터 및 동기화 패턴 간의 거리가 짧고, (iii) 최소 패턴이 동기화 패턴 직전 또는 직후에 제공되는 경우 조차도 종래 기술에 비해서 더욱 정확하게 검출될 수 있다. 주파수 에러량 및 위상 에러량이 고 정밀도로 검출될 수 있다. 주파수 에러량 및 위상 에러량이 고 정밀도로 검출될 수 있기 때문에, 재생 클럭 신호는 안정하게 동기화될 수 있다.
주파수 및 에러 제어 장치(100)를 따르면, 상이한 상태 전이 규칙들이 주파수 및 위상 동기화 상태와 주파수 및 위상 동기 상태에 사용된다. 주파수 및 위상 동기 상태에서, 심볼 규칙을 사용하는 상태 전이 규칙이 사용된다. 따라서, 최대 우도 디코더(4)의 수행성능은 최대로 사용될 수 있다. 주파수 및 위상 비동기 상태에서, 심지어 1T 패턴을 검출할 수 있는 상태 전이 규칙이 사용된다. 따라서, 특정 패턴 길이는 주파수 및 위상 동기 상태의 모든 상태들과 주파수 및 위상 비동기 상태 상태들에서 보다 정확하게 검출될 수 있다.
(예 2)
도15는 본 발명의 제2 예를 따른 주파수 및 위상 제어 장치(200)를 도시한 블록도이다.
주파수 및 위상 제어 장치(200)는 파형 등화부(1), 아날로그/디지털 변환기(2), 저 주파수 대역 잡음 억제부(3), 최대 우도 검출기(4), 제1 제로-교차 길이 검출부(50a), 제2 제로-교차 길이 검출부(50b), 프레임 카운터(6) 및 클럭 발생부(51a)를 포함한다.
제1 제로-교차 길이 검출부(50a)는 제1 제로-교차 길이 검출기(5a) 및 최대 패턴 길이 검출기(7)를 포함한다. 제2 제로-교차 길이 검출부(50b)는 제2 제로-교차 길이 검출기(5b) 및 최소 패턴 길이 검출기(8)를 포함한다. 클럭 발생부(51a)는 사이클 정보 판별기(9), 주파수 에러 검출기(10), 위상 에러 검출기(12), 주파수 제어 루프 필터(13), 위상 제어 루프 필터(14), 디지털/아날로그 루프 필터(13), 위상 제어 루프 필터(14), 디지털/아날로그 변환기들(15 및 16), 가산기(52) 및 발진부(17)를 포함한다.
파형 등화부(1)는 광 디스크 매체로부터 데이터를 판독하는 광학 헤드부(도시되지 않음) 등으로부터 재생 신호(61)를 수신하는 신호 입력부로서 작용한다. 파형 등화부(1)는 재생 신호(61)를 교정하여 고 주파수 대역을 강조한다. 파형 등화부(1)는 필터를 포함하여 부스트 량 및 차단 주파수를 임의로 설정한다. 필터는 예를 들어, 고차 리플 필터일 수 있다. 아날로그/디지털 변환기(2)는 재생 클럭 신호(63)에 기초하여 파형 등화부(1)로부터 출력되는 재생 신호(아날로그 신호(62))를 다수의 비트 디지털 신호(64)로 변환시킨다. 저 주파수 대역 잡음 억제부(3)는 다수의 비트 디지털 신호(64)에 포함되는 저 주파수 대역 잡음 성분을 억제한다. 저 주파수 대역 잡음 억제부(3)는 다수의 비트 디지털 신호(64)에 포함되는 DC 성분을 검출하는 회로 및 다수의 비트 디지털 신호(64)로부터 상기 검출된 DC 성분을 감산하는 회로를 포함한다.
최대 우도 디코더(4)는 비터비 알고리즘을 사용하여 다수의 비트 디지털 신호(65)에 대해 최대 우도 디코딩을 수행하여 억제된 저 주파수 대역 잡음 성분을 갖는 상기 다수의 비트 디지털 신호(65)를 2진 신호(66)로 변환시킨다.
최대 우도 디코더(4)로부터 출력되는 2진 신호(66)에 기초하여, 제1 제로-교차 길이 검출기(5a)는 재생 신호(61)가 슬라이싱 레벨(제로-레벨)을 교차하는 위치들을 연속적으로 검출한다. 다른 말로서, 재생 신호(61)는 이들 위치들에서 "1"에서 "0"으로 또는 "0"에서 "1"로 변경시킨다. 제1 제로-교차 길이 검출기(5a)는 재생 클럭 신호(63)에 기초하여 2개의 인접 제로-교차점들 간의 샘플들의 수를 카운트하고 상기 카운트된 값을 제로-교차 길이로서 레지시터(도시되지 않음)에 유지시킨다. 제1 제로-교차 길이 검출기(5a)는 2개의 인접 제로-교차 길이들의 합을 지시하는 신호(68a)를 출력한다. 제2 제로-교차 길이 검출기(5b)는 억제된 저 주파수 대역 잡음 성분을 갖는 다수의 비트 디지털 신호(65)로부터 재생 신호(61)가 슬라이싱 레벨(제로-레벨)을 교차하는 위치들을 연속적으로 검출한다. 제2 제로-교차 길이 검출기(5b)는 재생 클럭 신호(63)에 기초하여 2개의 인접 제로-교차점들 간의 샘플들의 수를 카운트하고 상기 카운트된 값을 제로-교차 길이로서 레지시터(도시되지 않음)에 유지시킨다. 제2 제로-교차 길이 검출기(5b)는 2개의 인접 제로-교차 길이들의 합을 지시하는 신호(68b)를 출력한다. 프레임 카운터(6)는 신호들(68a 및 68b) 및 재생 클럭 신호(63)에 기초하여 1 프레임 이상의 특정 기간을 카운트하여 설정한다. 프레임 카운터(6)는 설정된 기간을 지시하는 신호(69)를 출력한다.
최대 패턴 길이 검출기(7)는 신호(69)로 지시되는 기간에서 2개의 인접 제로-교차 길이들의 합들 중에서 최대값을 검출하고, 이 최대값을 최대 패턴 길이로서 레지스터(도시되지 않음)에 유지시킨다. 최대 패턴 길이 검출기(7)는 최대 패턴 길이를 지시하는 신호(70)를 출력한다. 최소 패턴 길이 검출기(8)는 신호(69)로 지시되는 기간에서 2개의 인접 제로-교차 길이들의 합들 중에서 최소값을 검출하고, 이 최소값을 최소 패턴 길이로서 레지스터(도시되지 않음)에 유지시킨다. 최소 패턴 길이 검출기(8)는 최소 패턴 길이를 지시하는 신호(71)를 출력한다. 사이클 정보 판별기(9)는 신호(70)로 지시되는 최대 패턴 길이를 신호(71)로 지시되는 최소 패턴 길이와 비교하고, 최대 패턴 길이 및 최소 패턴 길이의 비(비교 결과)를 사용하여 사이클 정보로서 최적 값을 선택하고, 이 최적값을 지시하는 선택 신호(72)를 출력한다.
주파수 에러 검출기(10)는 선택 신호(72)로 지시되는 값 및 최대 패턴 길이 간의 차 또는 선택 신호(72)로 지시되는 값 및 최소 패턴 길이 간의 차를 주파수 에러량으로 변환시키고, 이 주파수 에러량을 지시하는 신호(73)를 출력한다. 최대 패턴 길이 및 최소 패턴 길이는 클럭 동기화 시에 검출되어야 한다.
위상 에러 검출기(12)는 다수의 비트 디지털 신호(65)로부터 다수의 비트 디지털 신호(64)의 위상 정보를 검출한다. 위상 에러 검출기(12)는 위상 정보를 지시하는 신호(76)를 출력한다. 재생 클럭 신호(63)가 다수의 비트 디지털 신호(64)와 동기화되는 것으로 간주되는 상태가 얻어질 때까지, 주파수 제어 루프 필터(13)는 신호(73)로 지시되는 주파수 에러량을 사용하여 재생 클럭 신호(63)의 주파수 제어를 수행한다. 위상 에러 루프 필터(14)는 신호(76)를 사용하여 재생 클럭 신호(63)의 위상 제어를 수행하여, 재생 클럭 신호(63)를 다수의 비트 디지털 신호(64)와 동기시킨다.
디지털/아날로그 변환기(15)는 주파수 제어 루프 필터(13)로부터 출력되는 디지털 신호(77)를 아날로그 신호(79)로 변환시켜 이 아날로그 신호(79)를 출력한다. 디지털/아날로그 변환기(16)는 위상 제어 루프 필터(14)로부터 출력되는 디지털 신호(78)를 아날로그 신호(80)로 변환시켜 이 아날로그 신호(80)를 출력한다. 가산기(52)는 아날로그 신호들(79 및 80)을 가산함으로써 얻어진 신호(81)를 출력한다. 발진기(17)는 신호(81)에 기초하여 재생 클럭 신호(63)를 발생시킨다.
주파수 및 위상 제어 장치(200)의 동작이 부가 설명될 것이다.
파형 등화부(1)는 재생 신호(61)를 교정하여 고 주파수 대역을 강조한다. 아날로그/디지털 변환기(2)는 재생 클럭 신호(63)에 기초하여 파형 등화부(1)로부터 출력되는 재생 신호(62)를 다수의 비트 디지털 신호(64)로 변환시킨다. 다수의 비트 디지털 신호(64)는 재생 클럭 신호(63)와 동위상이다. 이 후에 수행되어야 하는 모든 데이터 처리(카운팅 등)는 재생 클럭 신호(63)에 기초하여 수행된다. 샘플링된 다수의 비트 디지털 신호(64)는 저 주파수 대역 잡음 억제부(3)로 입력되고, 억제된 저 주파수 대역 잡음 성분을 갖는다.
억제된 저 주파수 대역 잡음 성분을 갖는 신호(65)는 최대 우도 디코더(4)로 입력되고 "1" 또는 "0"으로 지시된 2진 신호(66)로 변환된다. 2진 신호(66)는 제1 제로-교차 길이 검출기(5a)로 입력된다.
제1 제로-교차 길이 검출기(5a)는 2진 신호(66)가 "1' 에서 "0"으로 또는 "0"에서 "1"로 변경되는 위치들을 연속적으로 검출한다. 재생 클럭 신호(63)에 기초하여, 제1 제로-교차 길이 검출기(5a)는 2개의 인접 제로-교차점들 간의 샘플들의 수를 카운트하고 이 카운트된 값을 제로-교차 길이로서 레지스터(도시되지 않음)에 유지시킨다.
제2 제로-교차 길이 검출기(5b)는 재생 신호(61)가 억제된 저 주파수 대역 잡음 성분을 갖는 다수의 비트 디지털 신호(65)로부터 슬라이싱 레벨을 교차하는 위치들을 연속적으로 검출한다. 재생 클럭 신호(63)에 기초하여, 제2 제로-교차 길이 검출기(5b)는 2개의 인접 제로-교차점들 간의 샘플들의 수를 카운트하고 이 카운트된 값을 제로-교차 길이로서 레지스터(도시되지 않음)에 유지시킨다.
최대 패턴 길이 검출기(7) 및 최소 패턴 길이 검출기(8) 각각은 프레임 카운터(6)에 의해 설정된 기간에서 2개의 인접 제로-교차 길이들의 합들의 최대값 및 최소값을 검출하고, 이 최대값 또는 최소값을 레지시터(도시되지 않음)에 유지시킨다. 따라서, 다수의 비트 디지털 신호(64)의 선형 속도 기간에 역비례하는 정보가 얻어진다.
사이클 정보 판별기(9)는 최대 패턴 길이를 최소 패턴 길이와 비교하고, 최대 패턴 길이 및 최소 패턴 길이의 비(비교 결과)를 사용하여 최적값을 사이클 정보로서 선택하고, 최적값을 지시하는 선택 신호(72)를 주파수 에러 검출기(10)로 출력한다. 선택 신호(72)에 기초하여, 주파수 에러 검출기(10)는 사이클 정보 및 최대 패턴 길이 간의 차 또는 사이클 정보 및 최소 패턴 길이 간의 차를 주파수 에러로 변환시키고 재생 클럭 신호(63)의 주파수 제어를 수행하는데 사용되는 주파수 에러량을 결정한다.
다수의 비트 디지털 신호(64)의 위상 정보는 저 주파수 대역 잡음 억제부(3)로부터 얻어진 다수의 비디트 디지털 신호(65)를 사용하여 위상 에러 검출기(12)에 의해 검출되어, 위상 에러량은 재생 클럭 신호(63) 및 다수의 비트 디지털 신호(64)의 위상 동기화 제어를 수행하도록 결정된다.
재생 클럭 신호(63)가 다수의 비트 디지털 신호(64)와 동기화 된다라고 간주될 수 있는 상태가 얻어질 때까지, 주파수 제어 루프 필터(13)는 재생 클럭 신호(63)의 주파수를 제어한다. 이와 같은 제어는 주파수 에러량 검출기(10)에 의해 결정되는 주파수 에러량을 사용하여 수행된다. 디지털/아날로그 변환기(15)는 주파수 제어 루프 필터(13)로부터 출력되는 디지털 신호(77)를 변환시켜 아날로그 신호(79)를 출력한다.
위상 제어 루프 필터(14)는 위상 에러 검출기(12)에 의해 결정되는 위상 에러량을 사용하여 위상 제어를 수행하여, 재생 클럭 신호(63)를 다수의 비트 디지털 신호(64)와 동기시킨다. 디지털/아날로그 변환기(160는 위상 제어 루프 필터(14)로부터 출력되는 디지털 신호를 아날로그 신호(80)로 변환시켜 이 아날로그 신호(80)를 출력한다.
아날로그 신호(79) 및 아날로그 신호(80)는 가산기(52)에 의해 함께 가산되고, 발진기(17)는 가산 결과에 기초하여 재생 클럭 신호(63)를 발생시킨다.
상술된 일련의 동작들은 재생 클럭 신호(63)의 주파수 및 위상이 다수의 비트 디지털 신호(64)의 클럭 성분의 주파수 및 위상과 동기화되도록 한다. 따라서, 광 디스크 매체상에 기록되는 데이터는 재생 클럭 신호(63)를 사용하여 재생될 수 있다.
본 발명의 제2 예를 따르면, 광 디스크 매체로부터 재생되는 단지 특정 패턴 길이(도16B의 동기화 패턴(P)의 길이, 즉 검출된 최대 패턴 길이)만이 최대 우도 디코더(4)로부터 출력되는 펄스 트레인들의 런-길이들의 조합에 기초하여 식별된다. 최대 패턴 길이는 재생 신호가 슬라이싱 레벨을 교차하는 위치를 검출하고 인접 제로-교차점들 간의 제로-교차 길이를 측정함으로써 검출된다.
지금부터, 제2 예를 따른 주파수 및 위상 제어 장치(200)가 더욱 상세하게 설명될 것이다.
제2 예에서, 기록 심볼은 2T의 최소 심볼 길이를 갖고, 최대 우도 디코더(4)는 PR (a, b, b, a) 시스템의 프레미스를 지닌 비터비 알고리즘을 사용한다. 최대 우도 디코더(4)는 도12에 도시된 상태 전이 규칙에 따라서 디코딩을 수행한다. 최대 우도 디코더(4)로부터 출력되는 2진 신호는 최대 패턴 길이를 검출하는데 에만 사용된다. 최대 패턴 길이를 검출하기 위하여, 최대 우도 디코딩 결과는 사용되지 않는다. 최소 패턴 길이는 (저 주파수 대역 잡음 억제부(3)로부터 출력되는) 억제된 저 주파수 대역 잡음 성분을 갖는 다수의 비트 디지털 신호(65)가 슬라이싱 레벨(기준 레벨)을 교차하는 위치들에 기초하여 검출된다. 이 이유는 다음과 같다. 도8과 관련하여 제1 예에서 설명된 바와 같이, 최소 패턴은 주파수 및 위상 동기 상태에서 2T2T로서 검출된다. 재생 클럭 신호(63)의 주파수가 위상 동기화 시에 재생 클럭 신호(63)의 주파수의 1/2이 될 때, 1T1T의 패턴은 검출될 필요가 있지만, 이는 도12에 도시된 상태 전이 규칙에 기초하여 처리됨으로써 검출될 수 없다.
본 발명의 제2 예에서 주파수 및 위상 제어 장치(200)를 따르면, 최대 패턴(동기화 패턴)은 디코딩 결과를 사용하여 검출된다. 최소 패턴은 억제된 저 주파수 대역 잡음 성분을 갖는 신호가 슬라이싱 레벨을 교차하는 위치들에 기초하여 검출된다. 그러므로, 재생 신호의 주파수가 크게 변경될 때조차도(입력 재생 신호의 주파수가 정상 재생 신호 보다 2배 높게 될 때조차도), 최대 패턴 길이 및 최소 패턴 길이는 더욱 정확하게 검출될 수 있다. 따라서, 재생 클럭 신호(63)는 안정하게 동기화될 수 있다.
본 발명의 제1 예에서, 주파수 및 위상 제어 장치(100)는 입력 재생 신호의 주파수가 크게 변경되지 않는, 즉 입력 재생 신호의 주파수가 단지 원래 값의 2배 또는 1/2로 변경되는 시스템 환경에 사용될 때, 최대 우도 디코더(4)는 도12에 도시된 2T의 최소 코드 길이를 갖는 코드 워드 및 PR (a, b, b, a) 시스템의 조합을토대로 상태 전이 규칙에 따라서 항상 디코딩을 수행한다. 이 경우에, 도13에 도시된 상태 전이 규칙으로부터 분기 메트릭의 계산 및 경로 메트릭의 계산을 삭제할 수 있고 또한 최대 우도 디코더(4)로부터 재생 데이터를 위한 후보 스트링들을 유지시키는 경로 메모리를 삭제할 수 있다. 따라서, 최대 우도 디코더(4)의 회로 스케일은 감소될 수 있다.
본 발명의 제1 예에서, 2T의 최소 반전 간격(1,7)을 갖는 RLL 변조 심볼은 기록 심볼로서 사용된다. 본 발명은 또한, 3T의 최소 반전 간격을 갖는 기록 심볼에 적용될 수 있는데, 이는 CDs, DVDs, 등에 사용된다. 이 경우에, 디코딩은 도13에 도시된 상태 전이 규칙에 따라서 수행된다. 주파수 및 위상 비동기 상태에서, 도12에 도시된 상태 전이 규칙으로부터 상태(S2)로부터 상태(S4)로의 경로 전이 및 상태(S5)로부터 상태(S1)로의 경로 전이를 삭제함으로써 얻어진 상태 전이 규칙에 따라서 디코딩이 수행된다. 이 경우에, 주파수 및 위상 비동기 상태에서, 패턴(2T)(도12) 보다 길거나 동일한 패턴들을 삭제하기 위한 상태 전이 규칙이 사용될 수 있다. 그 이유는 동기화된 주파수의 2/3 내지 1.5 배의 범위 내에서 주파수가 변경되는 한 1T 패턴을 검출할 필요가 없기 때문이다.
본 발명의 제2 예에서, 2T의 최소 반전 간격을 갖는 (1, 7) RLL 변조 심볼은 기록 심볼로서 사용된다. 본 발명은 또한 3T의 최소 반전 간격을 갖는 기록 심볼에 적용될 수 있는데, 이는 CDs, DVDs, 등에 대해 사용된다. 이 경우에, 최대 패턴을 검출하기 위하여, 도12에 도시된 상태 전이 규칙으로부터 상태(S2)로부터 상태(S4)로의 경로 전이 및 상태(S5)로부터 상태(S1)로의 경로 전이를 삭제함으로써 얻어진 상태 전이 규칙에 따라서 디코딩이 수행된다. 특히, 주파수 및 위상 동기 상태의 상태 전이 규칙은 6개의 상태들 및 8개의 상태 전이 경로들을 포함한다.
제1 예의 동기 상태에서 그리고 제2 예의 동기 상태 및 비동기 상태 둘 다에서, 최대 우도 디코더(4)는 2T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행한다. 이 상태 전이 규칙은 6개의 상태들 및 10개의 상태 전이 경로들을 포함한다. 제1 예의 비동기 상태에서, 최대 우도 디코더(4)는 1T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행한다. 이 상태 전이 규칙은 8개의 상태들 및 16개의 상태 전이 경로들을 포함한다.
제1 예의 동기 상태에서 그리고 제2 예의 동기 상태 및 비동기 상태 둘 다에서, 최대 우도 디코더(4)는 3T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행할 수 있다. 이 상태 전이 규칙은 6개의 상태들 및 8개의 상태 전이 경로들을 포함한다. 제1 예의 비동기 상태에서, 최대 우도 디코더(4)는 2T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행한다. 이 상태 전이 규칙은 6개의 상태들 및 12개의 상태 전이 경로들을 포함한다.
제1 및 제2 예들에서, 최대 우도 디코더(4)는 PR (a, b, b, a) 시스템의 프레미스를 지닌 비터비 알고리즘을 사용한다. 본 발명은 PR 시스템을 사용하는 것으로 제한되지 않는다. 예를 들어, PR(a, b, a), PR(a, b, b, b a) 및 PR(a, b, c, b, a)를 포함하는 다른 PR 시스템들이 사용될 수 있다. 여기서, "a", "b" 및 "c"는 임의의 상수를 지시한다. 상수들 a, b 및 c는 a=b, a=c, b=c 또는 a=b=c의 관계를 가질 수 있다. 최대 우도 디코더(4)는 임의의 이들 시스템들의 프레미스를 지닌 비터비 알고리즘을 사용하여 디코딩을 수행한다.
PR (a, b, b, a)의 프레미스를 지닌 상태 전이 규칙은 표1 및 표2와 도12 및 도13과 관련하여 상술되었다. PR(a, b, a) 시스템의 프레미스를 지닌 상태 전이 규칙 및 PR(a, b, c, b, a)의 프레미스를 지닌 상태 전이 규칙은 표들 3, 4, 5, 및 6과 도면들 18, 19, 20 및 21과 관련하여 설명될 것이다.
이하의 설명은 2T 또는 1T의 최소 반전 간격을 갖는 기록 심볼의 경우에서 수행될 것이지만, 본 발명은 3T의 최소 반전 간격을 갖는 기록 심볼의 경우에 적용될 수 있다. 이 경우에, 또한, 최대 우도 디코더(4)는 임의의 상술된 시스템들의 프레미스를 지닌 비터비 알고리즘을 사용하여 디코딩을 수행할 수 있다.
표 3은 2T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, a) 시스템의 조합에 기초하여 상태 전이 규칙을 도시한다. 도18은 이와 같은 상태 전이 규칙을 도시한다.
[표 3]
2T의 최소 반전 간격을 갖는 기록 심볼 및 PR(a, b, a) 시스템의 조합에 기초하여 상태 전이들
시간 k-1 에서의 상태 S(bk-3, bk-2, bk-1) 시간 k에서의 입력 bk 신호 레벨
S(0, 0) 0 0
S(0, 0) 1 a
S(0, 1) 1 a+b
S(1, 0) 0 a
S(1, 1) 0 a+b
S(1, 1) 1 2a+b
표4는 1T의 최소 반전 간격을 갖는 기록 심볼 및 PR(a, b, a) 시스템의 조합에 기초하여 상태 전이 규칙을 도시한다. 도19는 이와 같은 상태 전이 규칙을 도시한다.
[표 4]
1T의 최소 반전 간격을 갖는 기록 심볼 및 PR(a, b, a) 시스템의 조합에 기초하여 상태 전이들
시간 k-1 에서의 상태 S(bk-3, bk-2, bk-1) 시간 k에서의 입력 bk 신호 레벨
S(0, 0) 0 0
S(0, 0) 1 a
S(0, 1) 0 b
S(0, 1) 1 a+b
S(1, 0) 0 a
S(1, 0) 1 2a
S(1, 1) 0 a+b
S(1, 1) 1 2a+b
제1 예의 동기 상태에서 그리고 제2 예의 동기 상태 및 비동기 상태 둘 다에서, 최대 우도 디코더(4)는 2T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행한다. 이 상태 전이 규칙은 4개의 상태들 및 6개의 상태 전이 경로들을 포함한다. 제1 예의 비동기 상태에서, 최대 우도 디코더(4)는 1T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행한다. 이 상태 전이 규칙은 4개의 상태들 및 8개의 상태 전이 경로들을 포함한다.
제1 예의 동기 상태에서 그리고 제2 예의 동기 상태 및 비동기 상태 둘 다에서, 최대 우도 디코더(4)는 3T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행할 수 있다. 이 상태 전이 규칙은 4개의 상태들 및 6개의 상태 전이 경로들을 포함한다. 제1 예의 비동기 상태에서, 최대 우도 디코더(4)는 2T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행한다. 이 상태 전이 규칙은 4개의 상태들 및 6개의 상태 전이 경로들을 포함한다.
표5는 2T의 최소 반전 간격을 갖는 기록 심볼 및 PR(a, b, c, b, a) 시스템의 조합에 기초하여 상태 전이 규칙을 도시한다. 도20은 이와 같은 상태 전이 규칙을 도시한다.
[표 5]
2T의 최소 반전 간격을 갖는 기록 심볼 및 PR(a, b, c, b, a) 시스템의 조합에 기초하여 상태 전이들
시간 k-1 에서의 상태 S(bk-4, bk-3, bk-2, bk-1) 시간 k에서의 입력 bk 신호 레벨
S(0, 0, 0, 0) 0 0
S(0, 0, 0, 0) 1 A
S(0, 0, 0, 1) 1 a+b
S(0, 0, 1, 1) 0 B+c
S(0, 0, 1, 1) 1 a+b+c
S(0, 1, 1, 0) 0 B+c
S(0, 1, 1, 1) 0 2b+c
S(0, 1, 1, 1) 1 a+2b+c
S(1, 0, 0, 0) 0 A
S(1, 0, 0, 0) 1 2a
S(1, 0, 0, 1) 1 2a+b
S(1, 1, 0, 0) 0 A+b
S(1, 1, 0, 0) 1 2A+b
S(1, 1, 1, 0) 0 A+b+c
S(1, 1, 1, 1) 0 A+2b+c
S(1, 1, 1, 1) 1 2a+2b+c
표6은 1T의 최소 반전 간격을 갖는 기록 심볼 및 PR(a, b, c, b, a) 시스템의 조합에 기초하여 상태 전이 규칙을 도시한다. 도21은 이와 같은 상태 전이 규칙을 도시한다.
[표 6]
1T의 최소 반전 간격을 갖는 기록 심볼 및 PR(a, b, c, b, a) 시스템의 조합에 기초하여 상태 전이들
제1 예의 동기 상태에서 그리고 제2 예의 동기 상태 및 비동기 상태 둘 다에서, 최대 우도 디코더(4)는 2T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, c, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행한다. 이 상태 전이 규칙은 10개의 상태들 및 16개의 상태 전이 경로들을 포함한다. 제1 예의 비동기 상태에서, 최대 우도 디코더(4)는 1T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, c, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행한다. 이 상태 전이 규칙은 16개의 상태들 및 32개의 상태 전이 경로들을 포함한다.
제1 예의 동기 상태에서 그리고 제2 예의 동기 상태 및 비동기 상태 둘 다에서, 최대 우도 디코더(4)는 3T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, c, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행할 수 있다. 이 상태 전이 규칙은 8개의 상태들 및 12개의 상태 전이 경로들을 포함한다. 제1 예의 비동기 상태에서, 최대 우도 디코더(4)는 2T의 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, c, b, a) 시스템의 조합에 기초하여 상태 전이 규칙에 따라서 디코딩을 수행한다. 이 상태 전이 규칙은 10개의 상태들 및 16개의 상태 전이 경로들을 포함한다.
제1 및 제2 예들에서, 최대 패턴 길이 및 최소 패턴 길이는 (i)펄스 스트링들의 런-길이들의 조합(패턴 정합 방법)을 사용하거나 (ii) 재생 신호가 슬라이싱 레벨을 교차하는 위치들을 검출하여 2개의 인접 제로-교차점들 간의 제로-교차 길이를 측정함으로써 검출된다. 어느 하나가 사용될 수 있다. 즉, 이 측정은 NRZ(Non Return to Zero) 또는 NRZI(Non Return to Zero Inverted)를 사용하여 수행될 수 있다.
본 발명의 주파수 및 위상 제어 장치를 따르면, 특정 패턴 길이는 주파수 및 위상 동기 상태와 주파수 및 위상 비동기 상태 둘 다에서 최대 우도 디코딩 결과에 기초하여 검출된다. 그러므로, 동기화 패턴 길이 및 최소 패턴 길이는 (i) 재생 신호의 품질이 열악하며, (ii) 데이터 및 동기화 패턴 간의 거리가 짧고, (iii) 최소 패턴이 동기화 패턴 직전 또는 직후에 제공되는 경우 조차도 종래 기술에 비해서 더욱 정확하게 검출될 수 있다. 주파수 에러량 및 위상 에러량이 고 정밀도로 검출될 수 있기 때문에, 재생 클럭 신호는 안정하게 동기화될 수 있다.
본 발명의 주파수 및 위상 제어 장치와 최대 우도 디코더를 따르면, 상이한 상태 전이 규칙들이 주파수 및 위상 동기 상태와 주파수 및 위상 비동기 상태에서 사용된다. 심볼 규칙을 사용하는 상태 전이 규칙이 주파수 및 위상 동기 상태에 사용되기 때문에, 최대 우도 디코더의 수행성능은 최대로 사용될 수 있다. 주파수 및 위상 비동기 상태에서, 심지어 1T 패턴을 검출할 수 있는 상태 전이 규칙이 사용된다. 따라서, 특정 패턴 길이는 주파수 및 위상 동기 상태의 모든 상태들에서 그리고 주파수 및 위상 비동기 상태에서 더욱 정확하게 검출될 수 있다.
본 발명의 주파수 및 위상 제어 장치와 최대 우도 디코더는 특히, 클럭 신호에 기초하여 동기화하는데 유용하다.
본 발명의 한 양상을 따르면, 재생 신호를 수신하는 신호 입력부; 클럭 신호에 기초하여 상기 재생 신호를 다수의 비트 디지털 신호로 변환시키는 아날로그/디지털 변환부; 상기 다수의 비트 디지털 신호를 2진 신호로 변환시키는 최대 우도 디코딩부; 상기 2진 신호의 패턴을 검출하는 패턴 검출부; 상기 다수의 비트 디지털 신호 및 클럭 신호가 상기 검출 결과에 기초하여 서로 동기화 되는지를 결정하는 결정부; 및, 상기 검출 결과에 기초하여 상기 클럭 신호의 주파수 및 위상 중 적어도 하나를 조절하여 상기 조절된 클럭 신호를 출력하는 클럭 발생부를 포함한다. 상기 결정부의 결정 결과가 다수의 비트 디지털 신호 및 클럭 신호가 서로 동기화된다는 것을 지시할 때, 상기 최대 우도 디코딩부는 제1 상태 전이 규칙에 기초하여 2진 신호를 발생하고, 상기 결정부의 결정 결과가 다수의 비트 디지털 신호 및 클럭 신호가 서로 동기화되지 않는 다는 것을 지시할 때, 상기 최대 우도 디코딩부는 제2 상태 전이 규칙에 기초하여 2진 신호를 발생시킨다.
본 발명의 또 다른 양상을 따르면, 주파수 및 위상 제어 장치는 재생 신호를 수신하는 신호 입력부; 클럭 신호에 기초하여 상기 재생 신호를 다수의 비트 디지털 신호로 변환시키는 아날로그/디지털 변환부; 상기 다수의 비트 디지털 신호를 2진 신호로 변환시키는 최대 우도 디코딩부; 재생 신호가 규정된 슬라이싱 레벨을 교차하는 다수의 교차점들 중에서 2개의 인접 교차점들 간의 길이를 각각 지시하는 다수의 교차 길이들을 검출하고 2개의 인접 교차 길이들의 합들 중에서 최대값을 검출하는 최대 교차 길이 검출부; 상기 다수의 교차 길이들을 검출하고 상기 2개의 인접 교차 길이들의 합들 중에서 최소값을 검출하는 최소 교차 길이 검출부; 및, 상기 최대값 및 상기 최소값에 기초하여 상기 클럭 신호의 주파수 및 위상 중 적어도 하나를 조절하여 상기 조절된 클럭 신호를 출력하는 클럭 발생부를 포함한다. 상기 최대 교차 길이 검출부는 상기 2진 신호에 기초하여 상기 최대값을 검출한다.
본 발명의 일 실시예에서, 상기 최대 우도 디코딩부는 상태 전이 규칙에 기초하여 2진 신호를 발생시킨다. 상태 전이 규칙의 다수의 상태들 및 다수의 상태 전이 경로들은 규정된 심볼 규칙에 의해 정해진 최소 반전 간격에 기초하여 제한된다.
본 발명의 일 실시예에서, 최소 반전 간격은 2이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 10개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 최소 반전 간격은 3이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 8개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 최소 반전 간격은 2이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 최소 반전 간격은 3이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 최소 반전 간격은 2이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, c, b, a) 시스템의 조합에 기초하여 10개의 상태들 및 16개의 상태 전이 경로들을 포함한다.
본 발명의 일 실시예에서, 최소 반전 간격은 3이고 상기 상태 전이 규칙은 상기 최소 반전 간격을 갖는 기록 심볼 및 PR (a, b, c, b, a) 시스템의 조합에 기초하여 8개의 상태들 및 12개의 상태 전이 경로들을 포함한다.
본 발명의 또 다른 양상을 따르면, 최대 우도 디코더는 클럭 신호에 기초하여 발생된 다수의 비트 디지털 신호 및 상기 다수의 비트 디지털 신호 및 클럭 신호가 서로 동기화되는지를 지시하는 플래그를 수신하고 상기 플래그에 기초하여 상기 다수의 비트 디지털 신호를 2진 신호로 변환시키기 위하여 제공된다. 상기 플래그가 상기 다수의 비트 디지털 신호 및 상기 클럭 신호가 서로 동기화 된다라고 지시할 때, 상기 최대 우도 디코더는 제1 상태 전이 규칙에 기초하여 2진 신호를 발생하고, 상기 플래그가 상기 다수의 비트 디지털 신호 및 상기 클럭 신호가 서로 동기화되지 않는다라고 지시할 때, 상기 최대 우도 디코더는 제2 상태 전이 규칙에 기초하여 2진 신호를 발생시킨다.
본 발명의 원리 및 범위를 벗어남이 없는 각종 다른 수정들은 당업자에게 명백할 것이다. 따라서, 첨부된 청구범위는 본원에 설명된 바로 제한되는 것이 아니라 본 청구범위는 보다 넓게 해석되어야 한다.

Claims (12)

  1. 주파수 및 위상 제어 장치에 있어서,
    재생 신호를 수신하는 신호 입력부;
    클럭 신호에 기초하여 상기 재생 신호를 다수의 비트 디지털 신호로 변환하는 아날로그/디지털 변환부;
    상기 다수의 비트 디지털 신호를 2진 신호로 변환하는 최대 우도(maximum likelihood) 디코딩부;
    상기 2진 신호의 패턴을 검출하는 패턴 검출부;
    상기 검출 결과에 기초하여 상기 다수의 비트 디지털 신호 및 클럭 신호가 서로 동기화되는 지의 여부를 결정하는 결정부; 및,
    상기 검출 결과에 기초하여 상기 클럭 신호의 주파수 및 위상 중 적어도 하나를 조절하고 상기 조절된 클럭 신호를 출력하는 클럭 발생부를 포함하고,
    상기 결정부의 결정 결과가 상기 다수의 비트 디지털 신호와 상기 클럭 신호가 서로 동기화된다는 것을 지시할 때, 상기 최대 우도 디코딩부는 제1 상태 전이 규칙에 기초하여 2진 신호를 발생하고; 상기 결정부의 결정 결과가 상기 다수의 비트 디지털 신호 및 상기 클럭 신호가 서로 동기화되지 않는다는 것을 지시할 때, 상기 최대 우도 디코딩부는 제2 상태 전이 규칙에 기초하여 2진 신호를 발생하는, 주파수 및 위상 제어 장치.
  2. 제1항에 있어서, 상기 제1 상태 전이 규칙의 다수의 상태들 및 다수의 상태 전이 경로들은 규정된 심볼 규칙에 의해 정해진 제1 최소 반전 간격에 제한되고,
    상기 제2 상태 전이 규칙의 다수의 상태들 및 다수의 상태 전이 경로들은 상기 제1 최소 반전 간격 보다 짧은 제2 최소 반전 간격에 기초하여 제한되는, 주파수 및 위상 제어 장치.
  3. 제2항에 있어서, 상기 제1 최소 반전 간격은 2이며,
    상기 제2 최소 반전 간격은 1이며,
    상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 10개의 상태 전이 경로들을 포함하고,
    상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, b, a) 시스템의 조합에 기초하여 8개의 상태들 및 16개의 상태 전이 경로들을 포함하는, 주파수 및 위상 제어 장치.
  4. 제2항에 있어서, 상기 제1 최소 반전 간격은 3이며,
    상기 제2 최소 반전 간격은 1이며,
    상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 8개의 상태 전이 경로들을 포함하고,
    상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, b, a) 시스템의 조합에 기초하여 8개의 상태들 및 16개의 상태 전이 경로들을 포함하는, 주파수 및 위상 제어 장치.
  5. 제2항에 있어서, 상기 제1 최소 반전 간격은 2이며,
    상기 제2 최소 반전 간격은 1이며,
    상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함하고,
    상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 8개의 상태 전이 경로들을 포함하는, 주파수 및 위상 제어 장치.
  6. 제2항에 있어서, 상기 제1 최소 반전 간격은 3이며,
    상기 제2 최소 반전 간격은 1이며,
    상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함하고,
    상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 8개의 상태 전이 경로들을 포함하는, 주파수 및 위상 제어 장치.
  7. 제2항에 있어서, 상기 제1 최소 반전 간격은 2이며,
    상기 제2 최소 반전 간격은 1이며,
    상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, c, b, a) 시스템의 조합에 기초하여 10개의 상태들 및 16개의 상태 전이 경로들을 포함하고,
    상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, c, b, a) 시스템의 조합에 기초하여 16개의 상태들 및 32개의 상태 전이 경로들을 포함하는, 주파수 및 위상 제어 장치.
  8. 제2항에 있어서, 상기 제1 최소 반전 간격은 3이며,
    상기 제2 최소 반전 간격은 1이며,
    상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, c, b, a) 시스템의 조합에 기초하여 8개의 상태들 및 12개의 상태 전이 경로들을 포함하고,
    상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, c, b, a) 시스템의 조합에 기초하여 16개의 상태들 및 32개의 상태 전이 경로들을 포함하는, 주파수 및 위상 제어 장치.
  9. 제2항에 있어서, 상기 제1 최소 반전 간격은 3이며,
    상기 제2 최소 반전 간격은 2이며,
    상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 8개의 상태 전이 경로들을 포함하고,
    상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, b, a) 시스템의 조합에 기초하여 6개의 상태들 및 12개의 상태 전이 경로들을 포함하는, 주파수 및 위상 제어 장치.
  10. 제2항에 있어서, 상기 제1 최소 반전 간격은 3이며,
    상기 제2 최소 반전 간격은 2이며,
    상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함하고,
    상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, a) 시스템의 조합에 기초하여 4개의 상태들 및 6개의 상태 전이 경로들을 포함하는, 주파수 및 위상 제어 장치.
  11. 제2항에 있어서, 상기 제1 최소 반전 간격은 3이며,
    상기 제2 최소 반전 간격은 2이며,
    상기 제1 상태 전이 규칙은 상기 제1 최소 반전 간격을 갖는 기록 심볼과 PR (a, b, c, b, a) 시스템의 조합에 기초하여 8개의 상태들 및 12개의 상태 전이 경로들을 포함하고,
    상기 제2 상태 전이 규칙은 상기 제2 최소 반전 간격을 갖는 기록 심볼과 상기 PR (a, b, c, b, a) 시스템의 조합에 기초하여 10개의 상태들 및 16개의 상태 전이 경로들을 포함하는, 주파수 및 위상 제어 장치.
  12. 제1항에 있어서, 상기 검출된 패턴에 포함되는 복수의 동기화 패턴들 간의 간격들은 일련의 규정된 횟수에 대해 정의된 값을 가질 때, 상기 결정부는 상기 다수의 비트 디지털 신호 및 상기 클럭 신호가 서로 동기화된다라고 결정하고,
    상기 검출된 패턴에 포함되는 복수의 동기화 패턴들 간의 간격들이 일련의 규정된 횟수에 대해 정의된 값을 갖지 않을 때, 상기 결정부는 상기 다수의 비트 디지털 신호 및 상기 클럭 신호가 서로 동기화되지 않는다라고 결정하는, 주파수 및 위상 제어 장치.
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