JP2800758B2 - クロック抽出回路 - Google Patents
クロック抽出回路Info
- Publication number
- JP2800758B2 JP2800758B2 JP8027591A JP2759196A JP2800758B2 JP 2800758 B2 JP2800758 B2 JP 2800758B2 JP 8027591 A JP8027591 A JP 8027591A JP 2759196 A JP2759196 A JP 2759196A JP 2800758 B2 JP2800758 B2 JP 2800758B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- sampling
- clock
- path metric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はクロック抽出回路に
係り、特にディスク状記録媒体に情報を高密度で記録、
再生する装置において再生信号からＰＬＬ回路を用いて
クロックを抽出するクロック抽出回路に関するものであ
る。
係り、特にディスク状記録媒体に情報を高密度で記録、
再生する装置において再生信号からＰＬＬ回路を用いて
クロックを抽出するクロック抽出回路に関するものであ
る。
【０００２】
【従来の技術】近年、コンピュータの高性能化に伴い、
ハードディスク駆動装置（ＨＤＤ）、コンパクトディス
ク・リード・オンリ・メモリ（ＣＤ−ＲＯＭ）などの大
容量ファイル装置が普及してきている。このようなディ
スク状記録媒体上に高密度ディジタル記録された情報を
再生する場合、再生したアナログ信号から同時にクロッ
クを抽出してディジタル情報を検出する。特にファイル
装置の場合には、検出情報の信頼性は、光ディスクでエ
ラーレート１０-5以下、磁気ディスクでは１０-9以下
と、非常に高い精度が要求される。
ハードディスク駆動装置（ＨＤＤ）、コンパクトディス
ク・リード・オンリ・メモリ（ＣＤ−ＲＯＭ）などの大
容量ファイル装置が普及してきている。このようなディ
スク状記録媒体上に高密度ディジタル記録された情報を
再生する場合、再生したアナログ信号から同時にクロッ
クを抽出してディジタル情報を検出する。特にファイル
装置の場合には、検出情報の信頼性は、光ディスクでエ
ラーレート１０-5以下、磁気ディスクでは１０-9以下
と、非常に高い精度が要求される。
【０００３】従って、スピンドルの回転むらに正確に追
従した再生クロックの抽出が必要であり、クロックにジ
ッタが多い場合、ファイル装置の信頼性を著しく損ねて
しまう。そのため、従来のクロック抽出回路では通常は
位相同期ループ（ＰＬＬ：Phase Locked Loop）回路と
呼ばれるフィードバック系を付加してクロックの抽出を
行っている。
従した再生クロックの抽出が必要であり、クロックにジ
ッタが多い場合、ファイル装置の信頼性を著しく損ねて
しまう。そのため、従来のクロック抽出回路では通常は
位相同期ループ（ＰＬＬ：Phase Locked Loop）回路と
呼ばれるフィードバック系を付加してクロックの抽出を
行っている。
【０００４】図１７は従来のクロック抽出回路の一例の
ブロック図を示す。このクロック抽出回路は、位相比較
器２４、ループフィルタ２５及び電圧制御発振器（ＶＣ
Ｏ）２６からなる一巡のフィードバックループ回路であ
るＰＬＬ回路により構成されている。
ブロック図を示す。このクロック抽出回路は、位相比較
器２４、ループフィルタ２５及び電圧制御発振器（ＶＣ
Ｏ）２６からなる一巡のフィードバックループ回路であ
るＰＬＬ回路により構成されている。
【０００５】位相比較器２４は入力パルス列ＲＥＦと出
力クロックＰＣＬＫとの位相を比較して、それらの位相
差に応じた位相誤差信号を出力する。ループフィルタ２
５は上記の入力位相誤差信号の高域成分を抑圧してＶＣ
Ｏ２６に制御電圧として供給する。ＶＣＯ２６はループ
フィルタ２５の出力電圧に応じた周波数のクロック信号
ＰＣＬＫを出力する。このＰＣＬＫは位相比較器２４に
帰還される。これにより、出力クロックＰＣＬＫの周波
数および位相差は入力信号（パルス化データ）ＲＥＦの
周波数に追従して変化する。
力クロックＰＣＬＫとの位相を比較して、それらの位相
差に応じた位相誤差信号を出力する。ループフィルタ２
５は上記の入力位相誤差信号の高域成分を抑圧してＶＣ
Ｏ２６に制御電圧として供給する。ＶＣＯ２６はループ
フィルタ２５の出力電圧に応じた周波数のクロック信号
ＰＣＬＫを出力する。このＰＣＬＫは位相比較器２４に
帰還される。これにより、出力クロックＰＣＬＫの周波
数および位相差は入力信号（パルス化データ）ＲＥＦの
周波数に追従して変化する。
【０００６】
【発明が解決しようとする課題】ところで、近年のマル
チメディアに対応するため、さらなる小型化、高密度フ
ァイル装置が要求されている。これに対して、レーザの
波長に比例し対物レンズの開口数（ＮＡ）に逆比例する
集光径のビームスポットで記録再生を行う光ディスク装
置では、熱雑音の問題およびチルトの問題など単純にビ
ーム系を小さくすることで高密度化を目指すことは困難
である。また、磁気ディスクで、高密度を実現するため
には小さなヘッドで、かつ、サブμｍオーダーのヘッド
浮上量を実現する必要があり、信号品質を上げることは
困難である。
チメディアに対応するため、さらなる小型化、高密度フ
ァイル装置が要求されている。これに対して、レーザの
波長に比例し対物レンズの開口数（ＮＡ）に逆比例する
集光径のビームスポットで記録再生を行う光ディスク装
置では、熱雑音の問題およびチルトの問題など単純にビ
ーム系を小さくすることで高密度化を目指すことは困難
である。また、磁気ディスクで、高密度を実現するため
には小さなヘッドで、かつ、サブμｍオーダーのヘッド
浮上量を実現する必要があり、信号品質を上げることは
困難である。
【０００７】最近、従来から通信の分野で用いられてき
たビタビ検出をファイル装置に応用することで、ほとん
どアイパターンがつぶれてしまった再生波形からも良好
に情報を再生することのできるＰＲＭＬ（Partial Resp
onse Maximum Likelihood）信号処理技術が利用され始
めている。このＰＲＭＬ信号処理技術は、パーシャルレ
スポンス等化方式とビタビ検出方式を組合せた信号処理
方式である。
たビタビ検出をファイル装置に応用することで、ほとん
どアイパターンがつぶれてしまった再生波形からも良好
に情報を再生することのできるＰＲＭＬ（Partial Resp
onse Maximum Likelihood）信号処理技術が利用され始
めている。このＰＲＭＬ信号処理技術は、パーシャルレ
スポンス等化方式とビタビ検出方式を組合せた信号処理
方式である。
【０００８】しかし、高密度記録した媒体からデータを
再生する場合、分解能低下によって再生信号に含まれる
クロック周波数成分のエネルギーが小さくなってしま
い、従来のＰＬＬ回路を用いたクロック抽出回路への入
力信号の信号対雑音比（ＳＮＲ）が低下してしまう。従
って、サンプリングジッタが増加し、検出情報の信頼性
が損なわれてしまう。確かに、ＰＲＭＬ信号処理技術を
用いると分解能が低下した波形からもデータを検出する
ことが理論的に可能であるが再生クロックにジッタが多
い場合、その性能を十分に引き出すことはできない。従
って、低分解能の波形から正確にクロックを抽出するこ
とは高密度記録の大きな課題である。
再生する場合、分解能低下によって再生信号に含まれる
クロック周波数成分のエネルギーが小さくなってしま
い、従来のＰＬＬ回路を用いたクロック抽出回路への入
力信号の信号対雑音比（ＳＮＲ）が低下してしまう。従
って、サンプリングジッタが増加し、検出情報の信頼性
が損なわれてしまう。確かに、ＰＲＭＬ信号処理技術を
用いると分解能が低下した波形からもデータを検出する
ことが理論的に可能であるが再生クロックにジッタが多
い場合、その性能を十分に引き出すことはできない。従
って、低分解能の波形から正確にクロックを抽出するこ
とは高密度記録の大きな課題である。
【０００９】本発明は上記の点に鑑みなされたもので、
低分解能の波形からも正確にクロックを抽出し得るクロ
ック抽出回路を提供することを目的とする。
低分解能の波形からも正確にクロックを抽出し得るクロ
ック抽出回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するため、クロック成分を含む入力信号をサンプリン
グ信号でサンプリングするサンプリング手段と、サンプ
リング手段によりサンプリングして得られたサンプリン
グ値からブランチメトリックを生成する計算ブロック
と、ブランチメトリックを入力として受け、最適位相よ
り所定位相進んだチャネルに対応した第１のＡＣＳ回路
と、ブランチメトリックを入力として受け、最適位相よ
り所定位相遅れたチャネルに対応した第２のＡＣＳ回路
と、一定時間ごとに第１及び第２のＡＣＳ回路のパスメ
トリック値を零クリアする回路手段と、第１及び第２の
ＡＣＳ回路の各出力パスメトリックについてそれぞれ最
小値を選択してそれらの差を出力するパスメトリック差
生成手段と、パスメトリック差を積分する積分器と、積
分器の出力値により発振周波数が可変される信号を出力
し、サンプリング信号としてサンプリング手段に供給す
るディジタル可変周波数発振器とを有する構成としたも
のである。
成するため、クロック成分を含む入力信号をサンプリン
グ信号でサンプリングするサンプリング手段と、サンプ
リング手段によりサンプリングして得られたサンプリン
グ値からブランチメトリックを生成する計算ブロック
と、ブランチメトリックを入力として受け、最適位相よ
り所定位相進んだチャネルに対応した第１のＡＣＳ回路
と、ブランチメトリックを入力として受け、最適位相よ
り所定位相遅れたチャネルに対応した第２のＡＣＳ回路
と、一定時間ごとに第１及び第２のＡＣＳ回路のパスメ
トリック値を零クリアする回路手段と、第１及び第２の
ＡＣＳ回路の各出力パスメトリックについてそれぞれ最
小値を選択してそれらの差を出力するパスメトリック差
生成手段と、パスメトリック差を積分する積分器と、積
分器の出力値により発振周波数が可変される信号を出力
し、サンプリング信号としてサンプリング手段に供給す
るディジタル可変周波数発振器とを有する構成としたも
のである。
【００１１】ここで、積分器の出力値をアナログ信号に
変換する変換回路と、変換回路の出力信号により発振周
波数が可変される信号を出力し、サンプリング信号とし
てサンプリング手段に供給するアナログ可変周波数発振
器とをディジタル可変周波数発振器の代わりに設けても
よい。
変換する変換回路と、変換回路の出力信号により発振周
波数が可変される信号を出力し、サンプリング信号とし
てサンプリング手段に供給するアナログ可変周波数発振
器とをディジタル可変周波数発振器の代わりに設けても
よい。
【００１２】ところで、通信や磁気記録などで用いられ
ている最尤検出方式は、明確な状態遷移を有する再生チ
ャネルの特性を利用して情報の検出を行っている。白色
雑音下で様々な信号レベルが等確率で出現する場合に最
尤検出を行うことを考える。時系列データ値の確率分布
は、複数のガウス分布の和となり、ｉ番目レベルの中心
をａi、分散をσ2とすると、入力値ｘがａiレベルであ
る確率Ｐi（ｘ）は次式となる。
ている最尤検出方式は、明確な状態遷移を有する再生チ
ャネルの特性を利用して情報の検出を行っている。白色
雑音下で様々な信号レベルが等確率で出現する場合に最
尤検出を行うことを考える。時系列データ値の確率分布
は、複数のガウス分布の和となり、ｉ番目レベルの中心
をａi、分散をσ2とすると、入力値ｘがａiレベルであ
る確率Ｐi（ｘ）は次式となる。
【００１３】Ｐi（ｘ）＝ｅｘｐ［−（ｘ−ａi）2 ／
（２σ2）］／（√２πσ2） 時系列入力ｘiがそれぞれｍi番目レベルとなる確率Ｑは
上式の確率の積で表現できる。
（２σ2）］／（√２πσ2） 時系列入力ｘiがそれぞれｍi番目レベルとなる確率Ｑは
上式の確率の積で表現できる。
【００１４】Ｑ＝．．．・Ｐｍi-1（ｘi-1）・Ｐｍ
i（ｘi）・Ｐｍi+1（ｘi+1）・．．． このＱが最大となるｍi（パス）を求めるため、まず上
式の対数をとる。
i（ｘi）・Ｐｍi+1（ｘi+1）・．．． このＱが最大となるｍi（パス）を求めるため、まず上
式の対数をとる。
【００１５】 ｌｏｇＱ＝Σｌｏｇ［Ｐｍi（ｘi）］ ＝Σｌｏｇ［１／（√２πσ2）］−Σ｛（ｘi−ａmi）2／（２σ2 ）｝ Ｑを最大にするためには、上式の第２項を最大にすれば
よい。これは、次式により定義されるＭの中から最小値
を求めることと等価となる。
よい。これは、次式により定義されるＭの中から最小値
を求めることと等価となる。
【００１６】Ｍ＝Σ（ｘi−ａmi）2 通常、上記のＭのことをメトリックという。また、一時
点のメトリックのことをブランチメトリック、あるｍi
の系列に対するメトリック値をパスメトリックという。
点のメトリックのことをブランチメトリック、あるｍi
の系列に対するメトリック値をパスメトリックという。
【００１７】考えられる全てのパスに対して、入力系列
ｘiからパスメトリックを生成し、そのうち最小のパス
メトリックを有するパスを選択する。さらに、パスの各
時点に対応したデータを出力することで最尤検出ができ
る。しかし、無限長のパスの中から１つを選択する処理
を実際の回路で実現することは困難であるため、通常、
ビタビアルゴリズムを用いてパスの選択を漸化的に行う
ことにより実現している。
ｘiからパスメトリックを生成し、そのうち最小のパス
メトリックを有するパスを選択する。さらに、パスの各
時点に対応したデータを出力することで最尤検出ができ
る。しかし、無限長のパスの中から１つを選択する処理
を実際の回路で実現することは困難であるため、通常、
ビタビアルゴリズムを用いてパスの選択を漸化的に行う
ことにより実現している。
【００１８】ビタビアルゴリズムを採用したビタビ検出
器は、一般に、図１６のブロック図に示すようにブラン
チメトリック計算回路２０と、パスメトリックを計算す
るＡＣＳ（Add Compare Select）回路２１と、どのパス
を選択したかを記憶するパスメモリ２２と、検出情報を
決定する最尤判定回路２３から構成されている。
器は、一般に、図１６のブロック図に示すようにブラン
チメトリック計算回路２０と、パスメトリックを計算す
るＡＣＳ（Add Compare Select）回路２１と、どのパス
を選択したかを記憶するパスメモリ２２と、検出情報を
決定する最尤判定回路２３から構成されている。
【００１９】このビタビ検出器では、記録媒体の再生信
号あるいは伝送路を経て入力された信号に基づいて、ブ
ランチメトリック計算回路２０で期待値と実際の入力値
との誤差であるブランチメトリックを計算した後ＡＣＳ
回路２１に入力する。ここで、状態遷移を時間軸上に展
開したトレリス線図を考えると、ＡＣＳ回路２１は、各
時間ごとに、１つの状態に接続されるパスが１本になる
ようにパスの選択を行う。
号あるいは伝送路を経て入力された信号に基づいて、ブ
ランチメトリック計算回路２０で期待値と実際の入力値
との誤差であるブランチメトリックを計算した後ＡＣＳ
回路２１に入力する。ここで、状態遷移を時間軸上に展
開したトレリス線図を考えると、ＡＣＳ回路２１は、各
時間ごとに、１つの状態に接続されるパスが１本になる
ようにパスの選択を行う。
【００２０】選択されたパスはパスメモリ２２に記憶さ
れる。最尤判定回路２３はパスメモリ２２からのパスＤ
１〜Ｄ４と、ＡＣＳ回路２１からの誤差ＰＭ１〜ＰＭ４
が最小のブランチメトリックにより、このときのパスメ
トリック値が最小の最尤パスの選択を行う。この操作を
続けることで、ある時間以前のパスが１本にマージし、
最尤パスが決定される。
れる。最尤判定回路２３はパスメモリ２２からのパスＤ
１〜Ｄ４と、ＡＣＳ回路２１からの誤差ＰＭ１〜ＰＭ４
が最小のブランチメトリックにより、このときのパスメ
トリック値が最小の最尤パスの選択を行う。この操作を
続けることで、ある時間以前のパスが１本にマージし、
最尤パスが決定される。
【００２１】ビタビ検出器では、最新のデータが入力さ
れた現時点から数時点過去のパスは決定できず、可能性
のあるパスが残っている。ＡＣＳ回路２１内のパスメト
リック値は、状態数の数だけ存在するが、そのうちの最
小値は、パスは決定できないが、現時点以前の最小パス
メトリック値を表している。この値はすなわち、入力系
列がどの程度ビタビ検出器内のチャネル特性に一致して
いるのかを示すことになる。
れた現時点から数時点過去のパスは決定できず、可能性
のあるパスが残っている。ＡＣＳ回路２１内のパスメト
リック値は、状態数の数だけ存在するが、そのうちの最
小値は、パスは決定できないが、現時点以前の最小パス
メトリック値を表している。この値はすなわち、入力系
列がどの程度ビタビ検出器内のチャネル特性に一致して
いるのかを示すことになる。
【００２２】さて、パスメトリック値を用いて位相比較
器を構成することを考える。図７に示すように、チャネ
ルの位相のずれがある入力系列に対して位相θのチャネ
ルを有するパスメトリック値を一定長パス毎に計算する
と、位相θで極小値をもつ関数となる。
器を構成することを考える。図７に示すように、チャネ
ルの位相のずれがある入力系列に対して位相θのチャネ
ルを有するパスメトリック値を一定長パス毎に計算する
と、位相θで極小値をもつ関数となる。
【００２３】ここで、π／２進みチャネルに対するパス
メトリック最小値とπ／２遅れチャネルに対するパスメ
トリック最小値を、一定長パスごとに計算した場合、位
相ずれがある入力系列に対して図８のようなパスメトリ
ック値と位相量の関係が得られる。さらにπ／２進みチ
ャネルに対するパスメトリック最小値とπ／２遅れチャ
ネルに対するパスメトリック最小値の差をとると、その
差パスメトリック値と位相量との関係は図９のようにＳ
字型の曲線で表される。すなわち、この差メトリック値
を位相情報としてＶＣＯの出力発振周波数の制御に用い
ることでＰＬＬ回路を構成することが可能である。
メトリック最小値とπ／２遅れチャネルに対するパスメ
トリック最小値を、一定長パスごとに計算した場合、位
相ずれがある入力系列に対して図８のようなパスメトリ
ック値と位相量の関係が得られる。さらにπ／２進みチ
ャネルに対するパスメトリック最小値とπ／２遅れチャ
ネルに対するパスメトリック最小値の差をとると、その
差パスメトリック値と位相量との関係は図９のようにＳ
字型の曲線で表される。すなわち、この差メトリック値
を位相情報としてＶＣＯの出力発振周波数の制御に用い
ることでＰＬＬ回路を構成することが可能である。
【００２４】再生チャネルの特性によって、ビタビ検出
器と同様に、さまざまなＡＣＳ回路構成が考えられる
が、ここでは、（１，７）ＲＬＬ符号に代表されるシン
ボル０の連続する個数の最小値が１となる符号（ｄ＝１
制限）を光ディスク媒体にＮＲＺＩ記録した後、再生す
る場合を考える。再生信号をＰＲ（１，１）チャネル等
化すると、最適位相の状態遷移は図１０に示してあるよ
うに、３値４状態遷移をする。
器と同様に、さまざまなＡＣＳ回路構成が考えられる
が、ここでは、（１，７）ＲＬＬ符号に代表されるシン
ボル０の連続する個数の最小値が１となる符号（ｄ＝１
制限）を光ディスク媒体にＮＲＺＩ記録した後、再生す
る場合を考える。再生信号をＰＲ（１，１）チャネル等
化すると、最適位相の状態遷移は図１０に示してあるよ
うに、３値４状態遷移をする。
【００２５】同図において、再生の状態をＳ０、Ｓ１、
Ｓ２、Ｓ３の４状態とし、状態Ｓ０のときには、次に−
１か０の入力しかあり得ない。もし、−１が入力された
場合、Ｓ0の状態のままであり、０が入力されるとＳ1の
状態に遷移し、次には１の入力しかあり得ない。この規
則を利用してビタビ検出することで、ノイズによるビッ
ト誤りを訂正することができる。図１１は、状態遷移が
図１０で表されるときの再生波形と抽出されるクロック
の位相関係である。
Ｓ２、Ｓ３の４状態とし、状態Ｓ０のときには、次に−
１か０の入力しかあり得ない。もし、−１が入力された
場合、Ｓ0の状態のままであり、０が入力されるとＳ1の
状態に遷移し、次には１の入力しかあり得ない。この規
則を利用してビタビ検出することで、ノイズによるビッ
ト誤りを訂正することができる。図１１は、状態遷移が
図１０で表されるときの再生波形と抽出されるクロック
の位相関係である。
【００２６】しかし、位相が最適位相よりもθだけ進ん
だ場合には、図１２に示すように６値４状態遷移をし、
このときの再生波形と抽出されるクロックの位相関係は
図１３に示すようになる。また、位相が最適位相よりも
θだけ遅れた場合には図１４に示すような６値４状態遷
移になり、このときの再生波形と抽出されるクロックの
位相関係は図１５示すようになる。このように、位相ず
れを状態遷移の形で表現することができ、２つの状態遷
移からパスメトリック値の差として位相量を検出するこ
とが可能となる。
だ場合には、図１２に示すように６値４状態遷移をし、
このときの再生波形と抽出されるクロックの位相関係は
図１３に示すようになる。また、位相が最適位相よりも
θだけ遅れた場合には図１４に示すような６値４状態遷
移になり、このときの再生波形と抽出されるクロックの
位相関係は図１５示すようになる。このように、位相ず
れを状態遷移の形で表現することができ、２つの状態遷
移からパスメトリック値の差として位相量を検出するこ
とが可能となる。
【００２７】上述の位相比較器を構成するためには、ビ
タビ検出器の回路ブロック全ては必要ない。必要なのは
２種のチャネルに対して一定パス長のパスメトリック差
を計算するため回路系である。すなわち、ブランチメト
リック計算ブロックと２つのＡＣＳ回路で構成し、さら
に、一定パス長を計算するために、一定時間ごとにＡＣ
Ｓ回路のパスメトリック値を零クリアする回路手段を付
加することで位相比較器を構成できる。
タビ検出器の回路ブロック全ては必要ない。必要なのは
２種のチャネルに対して一定パス長のパスメトリック差
を計算するため回路系である。すなわち、ブランチメト
リック計算ブロックと２つのＡＣＳ回路で構成し、さら
に、一定パス長を計算するために、一定時間ごとにＡＣ
Ｓ回路のパスメトリック値を零クリアする回路手段を付
加することで位相比較器を構成できる。
【００２８】さらに、２つのＡＣＳ回路の各出力パスメ
トリックについてそれぞれ最小値を選択してそれらの差
を出力し、このパスメトリック差を積分器で積分した値
で可変周波数発振器を制御することでＰＬＬ回路を構成
することができる。これにより、たとえ高密度記録によ
って分解能が低下したチャネルあるいは、再生再生搬送
波電力対雑音電力比（ＣＮＲ）が低く通常のＰＬＬでは
クロックジッタが大きい場合でも、正確に入力信号に位
相同期した信号を可変周波数発振器より出力することが
できる。
トリックについてそれぞれ最小値を選択してそれらの差
を出力し、このパスメトリック差を積分器で積分した値
で可変周波数発振器を制御することでＰＬＬ回路を構成
することができる。これにより、たとえ高密度記録によ
って分解能が低下したチャネルあるいは、再生再生搬送
波電力対雑音電力比（ＣＮＲ）が低く通常のＰＬＬでは
クロックジッタが大きい場合でも、正確に入力信号に位
相同期した信号を可変周波数発振器より出力することが
できる。
【００２９】
【発明の実施の形態】次に、本発明の各実施の形態につ
いて図面と共に説明する。図１は本発明になるクロック
抽出回路の第１の実施の形態のブロック図を示す。この
実施の形態のクロック抽出回路は、ディジタル電圧制御
発振器（ＶＣＯ）１と、例えば記録媒体から再生された
再生信号をサンプリングするＡ／Ｄ変換器２と、Ａ／Ｄ
変換器２の出力信号（サンプル値）が入力されるブラン
チメトリック計算ブロック３と、２つのＡＣＳ回路４及
び５と、２つの最小値選択回路６及び７と、減算器８
と、減算器８の出力信号を積分してＶＣＯ１に制御電圧
として印加する積分器９と、クリア信号をＡＣＳ回路４
及び５に入力して一定時間ごとにＡＣＳ回路４及び５の
パスメトリック値を零クリアする図示しないクリア信号
発生回路とから構成されている。
いて図面と共に説明する。図１は本発明になるクロック
抽出回路の第１の実施の形態のブロック図を示す。この
実施の形態のクロック抽出回路は、ディジタル電圧制御
発振器（ＶＣＯ）１と、例えば記録媒体から再生された
再生信号をサンプリングするＡ／Ｄ変換器２と、Ａ／Ｄ
変換器２の出力信号（サンプル値）が入力されるブラン
チメトリック計算ブロック３と、２つのＡＣＳ回路４及
び５と、２つの最小値選択回路６及び７と、減算器８
と、減算器８の出力信号を積分してＶＣＯ１に制御電圧
として印加する積分器９と、クリア信号をＡＣＳ回路４
及び５に入力して一定時間ごとにＡＣＳ回路４及び５の
パスメトリック値を零クリアする図示しないクリア信号
発生回路とから構成されている。
【００３０】また、図２はＡＣＳ回路４及び５のそれぞ
れの一例の構成図を示す。同図に示すように、ＡＣＳ回
路４及び５は一般のビタビ検出器のＡＣＳ回路と同様
に、一時点以前のパスメトリック値に現在のブランチメ
トリック値を加算器１０によって加算し、最小値選択回
路１１によって最小のパスを選択し、次時点計算のため
にパスメトリック値を遅延回路１２によって保持してお
く構成である。
れの一例の構成図を示す。同図に示すように、ＡＣＳ回
路４及び５は一般のビタビ検出器のＡＣＳ回路と同様
に、一時点以前のパスメトリック値に現在のブランチメ
トリック値を加算器１０によって加算し、最小値選択回
路１１によって最小のパスを選択し、次時点計算のため
にパスメトリック値を遅延回路１２によって保持してお
く構成である。
【００３１】ただし、ＡＣＳ回路４及び５は選択したパ
スがどちらであるかを示す情報信号は必要ないため、そ
の情報信号を出力していない点と、パスメトリックを零
クリアするための制御信号を有している点がビタビ検出
器のＡＣＳ回路と異なる点である。
スがどちらであるかを示す情報信号は必要ないため、そ
の情報信号を出力していない点と、パスメトリックを零
クリアするための制御信号を有している点がビタビ検出
器のＡＣＳ回路と異なる点である。
【００３２】次に、図１の実施の形態の動作について説
明する。ＶＣＯ１の出力発振信号はサンプリング信号と
してＡ／Ｄ変換器２に供給され、ここで入力再生信号が
サンプリングされてサンプル値ｘiとされた後、通常の
ビタビ検出器と同様にブランチメトリック計算ブロック
３によってブランチメトリックが計算される。メトリッ
ク値自体は演算中では必要なく、その差が問題となるの
で（ｘi−ａn）2の計算のうちｘ2 iの項は必要ないた
め、ブランチメトリック計算ブロック３は実際には定数
乗算器と定数加算器で構成できる。
明する。ＶＣＯ１の出力発振信号はサンプリング信号と
してＡ／Ｄ変換器２に供給され、ここで入力再生信号が
サンプリングされてサンプル値ｘiとされた後、通常の
ビタビ検出器と同様にブランチメトリック計算ブロック
３によってブランチメトリックが計算される。メトリッ
ク値自体は演算中では必要なく、その差が問題となるの
で（ｘi−ａn）2の計算のうちｘ2 iの項は必要ないた
め、ブランチメトリック計算ブロック３は実際には定数
乗算器と定数加算器で構成できる。
【００３３】ブランチメトリック計算ブロック３により
計算されたブランチメトリック値（ｘi＋α）2、（ｘi
＋１）2、（ｘi＋β）2、（ｘi−α）2、（ｘi−１）2
及び（ｘi−β）2は、θ進み位相チャネルを有する第１
のＡＣＳ回路４と、θ遅れ位相チャネルを有する第２の
ＡＣＳ回路５にそれぞれ入力されて、各時点ごとにパス
の選択が行われて、パスメトリックが生成される（ただ
し、０＜θ＜π）。
計算されたブランチメトリック値（ｘi＋α）2、（ｘi
＋１）2、（ｘi＋β）2、（ｘi−α）2、（ｘi−１）2
及び（ｘi−β）2は、θ進み位相チャネルを有する第１
のＡＣＳ回路４と、θ遅れ位相チャネルを有する第２の
ＡＣＳ回路５にそれぞれ入力されて、各時点ごとにパス
の選択が行われて、パスメトリックが生成される（ただ
し、０＜θ＜π）。
【００３４】ただし、第１のＡＣＳ回路４と第２のＡＣ
Ｓ回路５にそれぞれ入力される６つのブランチメトリッ
ク値は、図２にも示したように、上から順にブランチメ
トリックａ、ｂ、ｃ、ｄ、ｅ及びｆとすると、第１のＡ
ＣＳ回路４の入力ブランチメトリックａ、ｂ、ｃ、ｄ、
ｅ及びｆは、（ｘi＋α）2、（ｘi＋１）2、（ｘi＋
β）2、（ｘi−α）2、（ｘi−１）2及び（ｘi−β）2
であり、第２のＡＣＳ回路５の入力ブランチメトリック
ａ、ｂ、ｃ、ｄ、ｅ及びｆは、（ｘi＋β）2、（ｘi＋
１）2、（ｘi＋α）2、（ｘi−β）2、（ｘi−１）2及
び（ｘi−α）2である。
Ｓ回路５にそれぞれ入力される６つのブランチメトリッ
ク値は、図２にも示したように、上から順にブランチメ
トリックａ、ｂ、ｃ、ｄ、ｅ及びｆとすると、第１のＡ
ＣＳ回路４の入力ブランチメトリックａ、ｂ、ｃ、ｄ、
ｅ及びｆは、（ｘi＋α）2、（ｘi＋１）2、（ｘi＋
β）2、（ｘi−α）2、（ｘi−１）2及び（ｘi−β）2
であり、第２のＡＣＳ回路５の入力ブランチメトリック
ａ、ｂ、ｃ、ｄ、ｅ及びｆは、（ｘi＋β）2、（ｘi＋
１）2、（ｘi＋α）2、（ｘi−β）2、（ｘi−１）2及
び（ｘi−α）2である。
【００３５】このようにして、第１のＡＣＳ回路４によ
り生成されて出力される複数のパスメトリック値は、最
小値選択回路６により最小パスメトリックが選択され
る。同様に、第２のＡＣＳ回路５により生成されて出力
される複数のパスメトリック値は、最小値選択回路７に
より最小パスメトリックが選択される。
り生成されて出力される複数のパスメトリック値は、最
小値選択回路６により最小パスメトリックが選択され
る。同様に、第２のＡＣＳ回路５により生成されて出力
される複数のパスメトリック値は、最小値選択回路７に
より最小パスメトリックが選択される。
【００３６】これら最小値選択回路６及び７によりそれ
ぞれ選択された、進みチャネルからの最小パスメトリッ
ク値と遅れチャネルの最小パスメトリック値は、減算器
７にそれぞれ供給されて減算されることにより、差パス
メトリックとして生成される。この差パスメトリックは
図９と共に説明したように、最適位相に対する位相情報
を有する。この位相情報を有する差パスメトリックは、
積分器９により積算された後、ディジタルＶＣＯ１に制
御信号として印加され、その出力発振信号周波数を可変
制御する。
ぞれ選択された、進みチャネルからの最小パスメトリッ
ク値と遅れチャネルの最小パスメトリック値は、減算器
７にそれぞれ供給されて減算されることにより、差パス
メトリックとして生成される。この差パスメトリックは
図９と共に説明したように、最適位相に対する位相情報
を有する。この位相情報を有する差パスメトリックは、
積分器９により積算された後、ディジタルＶＣＯ１に制
御信号として印加され、その出力発振信号周波数を可変
制御する。
【００３７】これにより、図１に示す回路は一巡するフ
ィードバックループ、すなわちフェーズロックトループ
（ＰＬＬ）を回路構成する。ただし、パスメトリックは
一定期間ごとにクリア信号により零クリアする。このよ
うにして、ディジタルＶＣＯ１からは入力再生信号に位
相同期した、再生信号中のクロックが抽出されて出力さ
れる。
ィードバックループ、すなわちフェーズロックトループ
（ＰＬＬ）を回路構成する。ただし、パスメトリックは
一定期間ごとにクリア信号により零クリアする。このよ
うにして、ディジタルＶＣＯ１からは入力再生信号に位
相同期した、再生信号中のクロックが抽出されて出力さ
れる。
【００３８】なお、積分器９に入力する差パスメトリッ
ク値は、パスメトリック値がクリアされる直前の値を用
いることで位相情報のＳＮＲが向上するため、更新タイ
ミング信号が必要であるが、パスメトリック値のクリア
タイミングと同一で代用可能である。また、ディジタル
ＶＣＯ１は、周知のように例えば固定発振器とパルス付
加および除去回路と分周器から構成されるようなものを
用いることで実現できる。
ク値は、パスメトリック値がクリアされる直前の値を用
いることで位相情報のＳＮＲが向上するため、更新タイ
ミング信号が必要であるが、パスメトリック値のクリア
タイミングと同一で代用可能である。また、ディジタル
ＶＣＯ１は、周知のように例えば固定発振器とパルス付
加および除去回路と分周器から構成されるようなものを
用いることで実現できる。
【００３９】次に、本発明の第２の実施の形態について
説明する。図３は本発明になるクロック抽出回路の第２
の実施の形態のブロック図を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。デ
ィスク装置としてのスループットを向上させるために転
送速度を上げる必要がある場合には、図１の第１の実施
の形態のようなディジタルＶＣＯ１を用いた構成では、
ＶＣＯ内部の固定発振器の周波数が高くなり入力信号に
応じて出力発振周波数を可変動作させることが困難にな
る場合がある。
説明する。図３は本発明になるクロック抽出回路の第２
の実施の形態のブロック図を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。デ
ィスク装置としてのスループットを向上させるために転
送速度を上げる必要がある場合には、図１の第１の実施
の形態のようなディジタルＶＣＯ１を用いた構成では、
ＶＣＯ内部の固定発振器の周波数が高くなり入力信号に
応じて出力発振周波数を可変動作させることが困難にな
る場合がある。
【００４０】そこで、この実施の形態では図３に示すよ
うに、ディジタルＶＣＯ１に代えてバリキャップを用い
たアナログＶＣＯ１４を設けたものである。このアナロ
グＶＣＯ１４は、入力アナログ電圧に対応した周波数ク
ロックを発振でき、高速動作にも十分対応が可能であ
る。
うに、ディジタルＶＣＯ１に代えてバリキャップを用い
たアナログＶＣＯ１４を設けたものである。このアナロ
グＶＣＯ１４は、入力アナログ電圧に対応した周波数ク
ロックを発振でき、高速動作にも十分対応が可能であ
る。
【００４１】従って、図３の第２の実施の形態では、位
相情報を有する差パスメトリックは積分器９により積算
された後、Ｄ／Ａ変換器１３によりアナログ信号に変換
された後、アナログＶＣＯ１４に制御信号として印加さ
れ、その出力発振信号周波数を可変制御する。なお、積
分器８及びＤ／Ａ変換器１３はそれぞれ同じ更新信号に
よりクリアされる。これにより、ディスク装置としての
スループットを向上させるために転送速度を上げる必要
がある場合でも、高速動作可能なアナログＶＣＯ１４の
発振周波数を制御することで、入力再生信号に位相同期
したクロックを抽出してアナログＶＣＯ１４から出力す
ることができる。
相情報を有する差パスメトリックは積分器９により積算
された後、Ｄ／Ａ変換器１３によりアナログ信号に変換
された後、アナログＶＣＯ１４に制御信号として印加さ
れ、その出力発振信号周波数を可変制御する。なお、積
分器８及びＤ／Ａ変換器１３はそれぞれ同じ更新信号に
よりクリアされる。これにより、ディスク装置としての
スループットを向上させるために転送速度を上げる必要
がある場合でも、高速動作可能なアナログＶＣＯ１４の
発振周波数を制御することで、入力再生信号に位相同期
したクロックを抽出してアナログＶＣＯ１４から出力す
ることができる。
【００４２】次に、本発明の第３の実施の形態について
説明する。図４は本発明になるクロック抽出回路の第３
の実施の形態のブロック図を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。図
４に示す第３の実施の形態は、パスメトリック値の零ク
リア信号を、ＶＣＯ１の出力発振信号を分周する分周回
路１５によって生成している点に特徴がある。
説明する。図４は本発明になるクロック抽出回路の第３
の実施の形態のブロック図を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。図
４に示す第３の実施の形態は、パスメトリック値の零ク
リア信号を、ＶＣＯ１の出力発振信号を分周する分周回
路１５によって生成している点に特徴がある。
【００４３】図４において、ディジタルＶＣＯ１の出力
発振信号は、Ａ／Ｄ変換器２にサンプリング信号として
印加される一方、分周器１５により分周されてクリア信
号とされた後、ＡＣＳ回路４及び５と積分器９にそれぞ
れ供給され一定時間毎にこれらをクリアする。
発振信号は、Ａ／Ｄ変換器２にサンプリング信号として
印加される一方、分周器１５により分周されてクリア信
号とされた後、ＡＣＳ回路４及び５と積分器９にそれぞ
れ供給され一定時間毎にこれらをクリアする。
【００４４】次に、本発明の第４の実施の形態について
説明する。図５は本発明になるクロック抽出回路の第４
の実施の形態のブロック図を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。こ
の実施の形態は、図５に示すように、減算器８の出力減
算信号（差パスメトリック値）を加算器１６によりオフ
セット定数と加算した後、積分器９に入力する構成であ
る。
説明する。図５は本発明になるクロック抽出回路の第４
の実施の形態のブロック図を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。こ
の実施の形態は、図５に示すように、減算器８の出力減
算信号（差パスメトリック値）を加算器１６によりオフ
セット定数と加算した後、積分器９に入力する構成であ
る。
【００４５】すなわち、記憶媒体の特性および記録時の
非線形性によっては、ＡＣＳ回路４及び５から出力され
る２つのパスメトリック値の差と位相量の間に若干のオ
フセットが生じることが予想される。そこで、この実施
の形態では、このオフセットを補正するために、減算器
８の出力差パスメトリック値に加算器１６によりオフセ
ットを加えることで、情報検出の信頼性を上げることが
できる。
非線形性によっては、ＡＣＳ回路４及び５から出力され
る２つのパスメトリック値の差と位相量の間に若干のオ
フセットが生じることが予想される。そこで、この実施
の形態では、このオフセットを補正するために、減算器
８の出力差パスメトリック値に加算器１６によりオフセ
ットを加えることで、情報検出の信頼性を上げることが
できる。
【００４６】次に、本発明の第５の実施の形態について
説明する。図６は本発明になるクロック抽出回路の第５
の実施の形態のブロック図を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。こ
の実施の形態は、図６に示すように、例えばＦＩＦＯメ
モリのような第１及び第２のｎ段のメモリ１７及び１８
とＶＣＯ１の出力発振周波数よりもｎ倍以上高周波数を
発振する発振器１９を設けた点に特徴がある。
説明する。図６は本発明になるクロック抽出回路の第５
の実施の形態のブロック図を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。こ
の実施の形態は、図６に示すように、例えばＦＩＦＯメ
モリのような第１及び第２のｎ段のメモリ１７及び１８
とＶＣＯ１の出力発振周波数よりもｎ倍以上高周波数を
発振する発振器１９を設けた点に特徴がある。
【００４７】図６において、Ａ／Ｄ変換器２によりＡ／
Ｄ変換されて得られたサンプル値は、第１のｎ段のメモ
リ１７に入力されて格納され、ＶＣＯ１の出力発振信号
（クロック）が入力される毎にメモリ内容が更新（シフ
ト）される。更新された直後のｎ段のメモリ１７の内容
は、第２のｎ段メモリ１８に並列出力されて格納（コピ
ー）される。
Ｄ変換されて得られたサンプル値は、第１のｎ段のメモ
リ１７に入力されて格納され、ＶＣＯ１の出力発振信号
（クロック）が入力される毎にメモリ内容が更新（シフ
ト）される。更新された直後のｎ段のメモリ１７の内容
は、第２のｎ段メモリ１８に並列出力されて格納（コピ
ー）される。
【００４８】第２のｎ段のメモリ１８とブランチメトリ
ック計算ブロック３と２つのＡＣＳ回路４及び５は、Ｖ
ＣＯ１の出力クロックとは別の、第２の発振器１９の出
力発振信号が第２のクロックＣＬＫ２として入力されて
動作する。第２のクロックＣＬＫ２でｎ段のメモリ１８
からシリアルに出力されたｎ個のデータ列は、ブランチ
メトリック計算ブロック３に供給されてパスメトリック
更新し、ＡＣＳ回路４及び５と最小値選択回路６及び７
を通して減算器８で差パスメトリックとして生成され
る。
ック計算ブロック３と２つのＡＣＳ回路４及び５は、Ｖ
ＣＯ１の出力クロックとは別の、第２の発振器１９の出
力発振信号が第２のクロックＣＬＫ２として入力されて
動作する。第２のクロックＣＬＫ２でｎ段のメモリ１８
からシリアルに出力されたｎ個のデータ列は、ブランチ
メトリック計算ブロック３に供給されてパスメトリック
更新し、ＡＣＳ回路４及び５と最小値選択回路６及び７
を通して減算器８で差パスメトリックとして生成され
る。
【００４９】以上の動作は、ＶＣＯ１から出力されるク
ロックの１周期時間以内に行われる。このような構成に
することで、ＶＣＯ１から出力される１クロックごとに
位相情報を検出することができ、図３に示した第２の実
施の形態よりも高速な追従動作が可能となる。ただし、
ＡＣＳ回路４及び５を高速動作させる必要があるため、
データ転送レートが高い場合や、状態数が多い場合には
回路構成が困難となることがある。
ロックの１周期時間以内に行われる。このような構成に
することで、ＶＣＯ１から出力される１クロックごとに
位相情報を検出することができ、図３に示した第２の実
施の形態よりも高速な追従動作が可能となる。ただし、
ＡＣＳ回路４及び５を高速動作させる必要があるため、
データ転送レートが高い場合や、状態数が多い場合には
回路構成が困難となることがある。
【００５０】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えば第３乃至第５の実施の形態に
おいてディジタルＶＣＯ１に代えてＤ／Ａ変換器とアナ
ログＶＣＯを用いることも可能である。
れるものではなく、例えば第３乃至第５の実施の形態に
おいてディジタルＶＣＯ１に代えてＤ／Ａ変換器とアナ
ログＶＣＯを用いることも可能である。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
ブランチメトリック計算ブロックと第１及び第２のＡＣ
Ｓ回路とパスメトリック差生成手段により２種のチャネ
ルに対して一定パス長のパスメトリック差を計算し、一
定時間毎にパスメトリック値をゼロクリアすることで位
相比較器として動作し、このパスメトリック差を積分し
て可変周波数発振器の出力発振周波数を可変制御するこ
とにより、ＰＬＬ回路を構成することができるため、た
とえ高密度記録によって分解能が低下したチャネルある
いはＣＮＲが低く、通常のＰＬＬ回路ではクロックジッ
タが大きい場合でも、正確に入力再生信号に位相同期し
て再生信号からクロックを抽出することができる。
ブランチメトリック計算ブロックと第１及び第２のＡＣ
Ｓ回路とパスメトリック差生成手段により２種のチャネ
ルに対して一定パス長のパスメトリック差を計算し、一
定時間毎にパスメトリック値をゼロクリアすることで位
相比較器として動作し、このパスメトリック差を積分し
て可変周波数発振器の出力発振周波数を可変制御するこ
とにより、ＰＬＬ回路を構成することができるため、た
とえ高密度記録によって分解能が低下したチャネルある
いはＣＮＲが低く、通常のＰＬＬ回路ではクロックジッ
タが大きい場合でも、正確に入力再生信号に位相同期し
て再生信号からクロックを抽出することができる。
【図１】本発明の第１の実施の形態のブロック図であ
る。
る。
【図２】ＡＣＳ回路の一例の構成図である。
【図３】本発明の第２の実施の形態のブロック図であ
る。
る。
【図４】本発明の第３の実施の形態のブロック図であ
る。
る。
【図５】本発明の第４の実施の形態のブロック図であ
る。
る。
【図６】本発明の第５の実施の形態のブロック図であ
る。
る。
【図７】位相ずれのある入力系列の最小パスメトリック
値を示すグラフである。
値を示すグラフである。
【図８】π／２進み位相チャネルとπ／２遅れ位相チャ
ネルの最小パスメトリック値を示すグラフである。
ネルの最小パスメトリック値を示すグラフである。
【図９】π／２進み位相チャネルとπ／２遅れ位相チャ
ネルの最小パスメトリック値の差を示すグラフである。
ネルの最小パスメトリック値の差を示すグラフである。
【図１０】位相ずれ量０のときの状態遷移図である。
【図１１】位相ずれ量０の再生波形とサンプリングクロ
ックとの関係を示す図である。
ックとの関係を示す図である。
【図１２】位相がθだけ進んだときの状態遷移図であ
る。
る。
【図１３】位相がθだけ進んだときの再生波形とサンプ
リングクロックとの関係を示す図である。
リングクロックとの関係を示す図である。
【図１４】位相がθだけ遅れたときの状態遷移図であ
る。
る。
【図１５】位相がθだけ遅れたときの再生波形とサンプ
リングクロックとの関係を示す図である。
リングクロックとの関係を示す図である。
【図１６】一般的なビタビ検出器構成を示すブロック図
である。
である。
【図１７】従来のクロック抽出回路の一例のブロック図
である。
である。
１、２６ ディジタル電圧制御発振器（ＶＣＯ） ２ Ａ／Ｄ変換器 ３ ブランチメトリック計算ブロック ４、５、２１ ＡＣＳ回路 ６、７、１１ 最小値選択回路 ８ 減算器 ９ 積分器 １０、１６ 加算器 １２ 遅延回路 １３ Ｄ／Ａ変換器 １４ アナログ電圧制御発振器（ＶＣＯ） １５ 分周器 １７、１８ ｎ段のメモリ １９ 発振器 ２２ パスメモリ ２３ 最尤判定回路
Claims (5)
- 【請求項１】 クロック成分を含む入力信号をサンプリ
ング信号でサンプリングするサンプリング手段と、 該サンプリング手段によりサンプリングして得られたサ
ンプリング値からブランチメトリックを生成する計算ブ
ロックと、 該ブランチメトリックを入力として受け、最適位相より
所定位相進んだチャネルに対応した第１のＡＣＳ回路
と、 該ブランチメトリックを入力として受け、最適位相より
所定位相遅れたチャネルに対応した第２のＡＣＳ回路
と、 一定時間ごとに前記第１及び第２のＡＣＳ回路のパスメ
トリック値を零クリアする回路手段と、 前記第１及び第２のＡＣＳ回路の各出力パスメトリック
についてそれぞれ最小値を選択してそれらの差を出力す
るパスメトリック差生成手段と、 前記パスメトリック差を積分する積分器と、 前記積分器の出力値により発振周波数が可変される信号
を出力し、前記サンプリング信号として前記サンプリン
グ手段に供給するディジタル可変周波数発振器とを有す
ることを特徴とするクロック抽出回路。 - 【請求項２】 前記ディジタル可変周波数発振器の出力
信号を分周し、その分周出力信号を前記第１及び第２の
ＡＣＳ回路及び前記積分器へパスメトリックゼロクリア
信号として供給する分周回路を設けたことを特徴とする
請求項１記載のクロック抽出回路。 - 【請求項３】 前記パスメトリック差生成手段の出力パ
スメトリック差にオフセットを加算して前記積分器へ入
力する加算回路を設けたことを特徴とする請求項１記載
のクロック抽出回路。 - 【請求項４】 前記サンプリング手段の出力信号を前記
ディジタル可変周波数発振器の出力信号毎に更新記憶す
るｎ段の第１の記憶回路と、前記第１の記憶回路の記憶
値をコピーする第２の記憶回路と、前記ディジタル可変
周波数発振器の出力信号のｎ倍以上の周波数を発振して
前記第２の記憶回路とブランチメトリック計算ブロック
と第１及び第２のＡＣＳ回路にクロックとして入力する
発振器を有することを特徴とする請求項１記載のクロッ
ク抽出回路。 - 【請求項５】 前記積分器の出力値をアナログ信号に変
換する変換回路と、該変換回路の出力信号により発振周
波数が可変される信号を出力し、前記サンプリング信号
として前記サンプリング手段に供給するアナログ可変周
波数発振器とを前記ディジタル可変周波数発振器の代わ
りに設けたことを特徴とする請求項１乃至４のうちいず
れか一項記載のクロック抽出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8027591A JP2800758B2 (ja) | 1996-02-15 | 1996-02-15 | クロック抽出回路 |
| US08/801,570 US5991914A (en) | 1996-02-15 | 1997-02-18 | Clock recovery using maximum likelihood sequence estimation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8027591A JP2800758B2 (ja) | 1996-02-15 | 1996-02-15 | クロック抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219068A JPH09219068A (ja) | 1997-08-19 |
| JP2800758B2 true JP2800758B2 (ja) | 1998-09-21 |
Family
ID=12225198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8027591A Expired - Lifetime JP2800758B2 (ja) | 1996-02-15 | 1996-02-15 | クロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800758B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4987843B2 (ja) * | 2007-12-28 | 2012-07-25 | パナソニック株式会社 | 位相誤差検出装置、波形整形装置及び光ディスク装置 |
| WO2012147392A1 (ja) | 2011-04-27 | 2012-11-01 | 三菱電機株式会社 | 信号処理装置、信号処理方法、及び光ディスク装置 |
-
1996
- 1996-02-15 JP JP8027591A patent/JP2800758B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09219068A (ja) | 1997-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100983991B1 (ko) | 주파수 및 위상 제어 장치와 최대 우도 디코더 | |
| US6587407B1 (en) | Information reproducing method and information reproducing device | |
| JPH1031869A (ja) | 再生装置 | |
| JP2877109B2 (ja) | 情報検出装置および情報検出方法 | |
| JPH1091965A (ja) | データ再生装置 | |
| JPH1186441A (ja) | データ復調方法及びこれを用いた光ディスク装置 | |
| JP2002358734A (ja) | データ再生装置に用いられるクロック調整装置、オフセット検出装置及びデータ再生装置 | |
| US6157604A (en) | Sampled amplitude read channel employing a baud rate estimator for digital timing recovery in an optical disk storage device | |
| EP1111606B1 (en) | Clock adjustment apparatus for a data reproduction system and an apparatus having a data reproduction system including such a clock adjustment apparatus | |
| JP2002197660A (ja) | 記録状態検出装置およびこれを備えた情報記録再生装置 | |
| JP2800758B2 (ja) | クロック抽出回路 | |
| US20030161235A1 (en) | Information-reproducing apparatus equipped with PLL circuit | |
| WO2006100981A1 (ja) | 情報記録媒体、情報再生装置、情報再生方法 | |
| US7525887B2 (en) | Playback signal processing apparatus and optical disc device | |
| JP4537125B2 (ja) | 光ディスク装置 | |
| JP2003016732A (ja) | 光ディスク装置 | |
| JP2830776B2 (ja) | 高密度記録向けクロック抽出方式 | |
| JP2000182335A (ja) | Ｐｌｌ回路及びそれを備えた光ディスク装置 | |
| US6721256B2 (en) | Phase detection using sampled data | |
| JP3174212B2 (ja) | ビタビ復号方式およびビタビ復号器ならびにデータ記録再生装置 | |
| JP2001110146A (ja) | 再生装置 | |
| JPH1186443A (ja) | 情報再生装置および再生方法 | |
| JP3428525B2 (ja) | 記録情報再生装置 | |
| JP4072746B2 (ja) | 再生装置 | |
| JP4433437B2 (ja) | 再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070710 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080710 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090710 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100710 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110710 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110710 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120710 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130710 Year of fee payment: 15 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |