JP2006504217A - 周波数位相制御装置および最尤復号器 - Google Patents
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Abstract
Description
図1は本発明の実施の形態1における周波数位相制御装置100のブロック図である。
ここで、ykは、低域雑音成分が抑制された再生デジタル信号であり、di(i=0,1,…,8)は9レベルの閾値である。
PMk S0=min[PMk−1 S0+BMk(0),PMk−1 S5+BMk(1)]
PMk S1=min[PMk−1 S0+BMk(1),PMk−1 S5+BMk(3)]
PMk S6=min[PMk−1 S1+BMk(2),PMk−1 S7+BMk(5)]
PMk S2=min[PMk−1 S1+BMk(5),PMk−1 S7+BMk(6)]
PMk S3=min[PMk−1 S3+BMk(8),PMk−1 S2+BMk(7)]
PMk S4=min[PMk−1 S3+BMk(7),PMk−1 S2+BMk(4)]
PMk S7=min[PMk−1 S4+BMk(6),PMk−1 S6+BMk(5)]
PMk S5=min[PMk−1 S4+BMk(5),PMk−1 S6+BMk(2)]
式2において、“min”は、数学記号であり、例えば、min[a,b]は、aおよびbのうちの小さい方(a=bのときはいずれか一方)を表す。
(式3)
PMk−1 S0+BMk(0)>=PMk−1 S5+BMk(1)のとき、Sel0=1
PMk−1 S0+BMk(0)< PMk−1 S5+BMk(1)のとき、Sel0=0
(式4)
PMk−1 S0+BMk(1)>=PMk−1 S5+BMk(3)のとき、Sel1=1
PMk−1 S0+BMk(1)< PMk−1 S5+BMk(3)のとき、Sel1=0
(式5)
PMk−1 S1+BMk(2)>=PMk−1 S7+BMk(5)のとき、Sel2=1
PMk−1 S1+BMk(2)< PMk−1 S7+BMk(5)のとき、Sel2=0
(式6)
PMk−1 S1+BMk(5)>=PMk−1 S7+BMk(6)のとき、Sel3=1
PMk−1 S1+BMk(5)< PMk−1 S7+BMk(6)のとき、Sel3=0
(式7)
PMk−1 S3+BMk(8)>=PMk−1 S2+BMk(7)のとき、Sel4=1
PMk−1 S3+BMk(8)< PMk−1 S2+BMk(7)のとき、Sel4=0
(式8)
PMk−1 S3+BMk(7)>=PMk−1 S2+BMk(4)のとき、Sel5=1
PMk−1 S3+BMk(7)< PMk−1 S2+BMk(4)のとき、Sel5=0
(式9)
PMk−1 S4+BMk(6)>=PMk−1 S6+BMk(5)のとき、Sel6=1
PMk−1 S4+BMk(6)< PMk−1 S6+BMk(5)のとき、Sel6=0
(式10)
PMk−1 S4+BMk(5)>=PMk−1 S6+BMk(2)のとき、Sel7=1
PMk−1 S4+BMk(5)< PMk−1 S6+BMk(2)のとき、Sel7=0
図14Bに本発明の実施の形態におけるパス・メモリ回路36の回路構成の一例を示す。パス・メモリ回路36は、複数のフリップフロップ141およびセレクタ142を備える。パス・メモリ回路36は、所定の候補列を格納しており、パス・メトリック演算回路35から受け取った選択信号[sel0、sel1、sel2、sel3、sel4、sel5、sel6、sel7]に従って尤も確からしいデータ列系列を選択し、メモリ(レジスタ)に確保する。最終的には、“1”または“0”を表す2値化信号を出力する。
PMk S0=min[PMk−1 S0+BMk(0),PMk−1 S5+BMk(1)]
PMk S1=min[PMk−1 S0+BMk(1),PMk−1 S5+BMk(3)]
PMk S2= PMk−1 S1+BMk(5)
PMk S3=min[PMk−1 S3+BMk(8),PMk−1 S2+BMk(7)]
PMk S4=min[PMk−1 S3+BMk(7),PMk−1 S2+BMk(4)]
PMk S5= PMk−1 S4+BMk(5)
そして、パス・メトリック演算回路35は、式11に対応して、上記で示した式3〜式10のパス・メトリックが最小になる最も確からしいデータ系列を選択するための信号のうち[sel0、sel1、sel4、sel5]のみを計算し、パス・メモリ回路36に出力する。パス・メモリ回路36は、所定の候補列を格納しており、パス・メトリック演算回路35から受け取った選択信号[sel0、sel1、sel4、sel5]に従って尤も確からしいデータ列系列を選択し、メモリ(レジスタ)に確保する。最終的には、“1”または“0”を表す2値化信号を出力する。データ列を格納するパス・メモリ回路36のメモリ長は、長くすると、正しい値が選択される確率が高くなるが、逆に長すぎると回路規模が大きくなる。したがって、正しく選択される確率と回路規模とはトレードオフ関係にあり、性能と回路規模とを照らし合わせて決められる。
図15は、本発明の実施の形態2における周波数位相制御装置200のブロック図である。
2 アナログ・デジタルコンバータ
3 低域雑音抑圧部
4 最尤復号器
5 ゼロクロス長検出器
6 フレームカウンタ
7 最大パターン長検出器
8 最小パターン長検出器
9 周期情報判定器
10 周波数誤差検出器
11 同期パターン間隔検出器
12 位相誤差検出器
13 周波数制御用ループフィルタ
14 位相制御用ループフィルタ
15 デジタル・アナログコンバータ
16 デジタル・アナログコンバータ
17 発信器
Claims (12)
- 再生信号を入力する信号入力部と、
クロック信号に基づいて前記再生信号を多ビットデジタル信号に変換するアナログデジタル変換部と、
前記多ビットデジタル信号を2値化信号へ変換する最尤復号部と、
前記2値化信号のパターンを検出するパターン検出部と、
前記検出した結果に基づいて、前記多ビットデジタル信号と前記クロック信号とが同期しているか否かを判定する判定部と、
前記検出した結果に基づいて前記クロック信号の周波数および位相のうちの少なくとも一方を調整し、前記調整したクロック信号を出力するクロック発信部と
を備え、
前記最尤復号部は、前記多ビットデジタル信号と前記クロック信号とが同期していることを前記判定した結果が示す場合には、第1状態遷移則に基づいて2値化信号を生成し、前記多ビットデジタル信号と前記クロック信号とが同期していないことを前記判定した結果が示す場合には、第2状態遷移則に基づいて2値化信号を生成する、周波数位相制御装置。 - 前記第1状態遷移則は、所定の符号規則によって規定されている第1最小反転間隔に基づいて状態数および状態遷移パス数が制限されており、
前記第2状態遷移則は、前記第1最小反転間隔よりも短い第2最小反転間隔に基づいて状態数および状態遷移パス数が制限されている、請求項1に記載の周波数位相制御装置。 - 前記第1最小反転間隔は2であり、
前記第2最小反転間隔は1であり、
前記第1状態遷移則は、最小反転間隔が2である記録符号とPR(a、b、b、a)方式との組み合わせに基づいた6個の状態と10個の状態遷移パスとを含み、
前記第2状態遷移則は、最小反転間隔が1である記録符号とPR(a、b、b、a)方式との組み合わせに基づいた8個の状態と16個の状態遷移パスとを含む、請求項2に記載の周波数位相制御装置。 - 前記第1最小反転間隔は3であり、
前記第2最小反転間隔は1であり、
前記第1状態遷移則は、最小反転間隔が3である記録符号とPR(a、b、b、a)方式との組み合わせに基づいた6個の状態と8個の状態遷移パスとを含み、
前記第2状態遷移則は、最小反転間隔が1である記録符号とPR(a、b、b、a)方式との組み合わせに基づいた8個の状態と16個の状態遷移パスとを含む、請求項2に記載の周波数位相制御装置。 - 前記第1最小反転間隔は2であり、
前記第2最小反転間隔は1であり、
前記第1状態遷移則は、最小反転間隔が2である記録符号とPR(a、b、a)方式との組み合わせに基づいた4個の状態と6個の状態遷移パスとを含み、
前記第2状態遷移則は、最小反転間隔が1である記録符号とPR(a、b、a)方式との組み合わせに基づいた4個の状態と8個の状態遷移パスとを含む、請求項2に記載の周波数位相制御装置。 - 前記第1最小反転間隔は3であり、
前記第2最小反転間隔は1であり、
前記第1状態遷移則は、最小反転間隔が3である記録符号とPR(a、b、a)方式との組み合わせに基づいた4個の状態と6個の状態遷移パスとを含み、
前記第2状態遷移則は、最小反転間隔が1である記録符号とPR(a、b、a)方式との組み合わせに基づいた4個の状態と8個の状態遷移パスとを含む、請求項2に記載の周波数位相制御装置。 - 前記第1最小反転間隔は2であり、
前記第2最小反転間隔は1であり、
前記第1状態遷移則は、最小反転間隔が2である記録符号とPR(a、b、c、b、a)方式との組み合わせに基づいた10個の状態と16個の状態遷移パスとを含み、
前記第2状態遷移則は、最小反転間隔が1である記録符号とPR(a、b、c、b、a)方式との組み合わせに基づいた16個の状態と32個の状態遷移パスとを含む、請求項2に記載の周波数位相制御装置。 - 前記第1最小反転間隔は3であり、
前記第2最小反転間隔は1であり、
前記第1状態遷移則は、最小反転間隔が3である記録符号とPR(a、b、c、b、a)方式との組み合わせに基づいた8個の状態と12個の状態遷移パスとを含み、
前記第2状態遷移則は、最小反転間隔が1である記録符号とPR(a、b、c、b、a)方式との組み合わせに基づいた16個の状態と32個の状態遷移パスとを含む、請求項2に記載の周波数位相制御装置。 - 前記第1最小反転間隔は3であり、
前記第2最小反転間隔は2であり、
前記第1状態遷移則は、最小反転間隔が3である記録符号とPR(a、b、b、a)方式との組み合わせに基づいた6個の状態と8個の状態遷移パスとを含み、
前記第2状態遷移則は、最小反転間隔が2である記録符号とPR(a、b、b、a)方式との組み合わせに基づいた6個の状態と12個の状態遷移パスとを含む、請求項2に記載の周波数位相制御装置。 - 前記第1最小反転間隔は3であり、
前記第2最小反転間隔は2であり、
前記第1状態遷移則は、最小反転間隔が3である記録符号とPR(a、b、a)方式との組み合わせに基づいた4個の状態と6個の状態遷移パスとを含み、
前記第2状態遷移則は、最小反転間隔が2である記録符号とPR(a、b、a)方式との組み合わせに基づいた4個の状態と6個の状態遷移パスとを含む、請求項2に記載の周波数位相制御装置。 - 前記第1最小反転間隔は3であり、
前記第2最小反転間隔は2であり、
前記第1状態遷移則は、最小反転間隔が3である記録符号とPR(a、b、c、b、a)方式との組み合わせに基づいた8個の状態と12個の状態遷移パスとを含み、
前記第2状態遷移則は、最小反転間隔が2である記録符号とPR(a、b、c、b、a)方式との組み合わせに基づいた10個の状態と16個の状態遷移パスとを含む、請求項2に記載の周波数位相制御装置。 - 前記判定部は、前記検出されたパターンに含まれる複数の同期パターン同士の間隔が、所定回数連続して規定の値である場合には、前記多ビットデジタル信号と前記クロック信号とが同期していると判定し、
前記判定部は、前記検出されたパターンに含まれる複数の同期パターン同士の間隔が、所定回数連続して規定の値でない場合には、前記多ビットデジタル信号と前記クロック信号とが同期していないと判定する、請求項1に記載の周波数位相制御装置。
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