JPH11185397A - 位相同期制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力されるディジタル情報信号の信号パター
ンに依存することなく安定した誤差信号を出力すること
のできる位相同期制御回路を提供すること。 【解決手段】 入力されるディジタル情報信号の仮判別
結果が[+１]又は[-１]の時は、仮判別を行ったサンプリ
ングタイミングの前後のサンプリングタイミングにおけ
るサンプリング値の差を誤差成分として出力し、前記仮
判別結果として[+１]又は[-１]が連続する間は、前記誤
差成分を加算して加算信号を得、前記加算信号が得られ
る頻度に応じて前記加算信号を増幅した信号を誤差信号
として出力する。また、前記加算信号を各サンプリング
タイミング毎に誤差信号として繰り返し出力し、新たに
加算信号が得られる度に前記誤差信号のレベルを更新す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は伝送されたディジタ
ル情報信号の位相同期制御を行う位相同期制御回路に関
する。

【０００２】

【従来の技術】伝送されるディジタル情報信号の値を正
しく検出するためには、データ存在時刻の信号サンプル
のレベル平均値を所定値に制御するレベル制御と、サン
プリングクロックをデータ存在点時刻に一致させるビッ
ト同期制御が必要である。

【０００３】特に、磁気記録再生装置等で再生されたデ
ィジタル情報信号は、信号の高域成分が欠落して波形が
なまったり（波形の輪郭がはっきりしなくなり、誤認識
の原因となる）、記録再生の機構（メカ）系を通ること
によるジッタ等の変動成分が生じたり、ノイズの影響等
により所定の信号レベルを得られなかったりする。

【０００４】この変動成分によってサンプリングクロッ
クと信号の位相とがずれてしまうと、サンプリングクロ
ックに基づいてデータ存在時刻で行う信号サンプルが本
来の値を得ることができず、正しい検出を行うことがで
きない。

【０００５】そこで、最尤検出のアルゴリズムによりデ
ィジタル情報信号に重畳するノイズ／ゲインに影響を受
けないでディジタル情報信号の値を判別することがで
き、更に、レベル制御ループや自動等化ループ等に組み
込む必要がない為にこれらから影響を受けない位相同期
制御回路（特願平８−３５２２５２号）が本出願人によ
り提案されていた。

【０００６】図９は本出願人による先願の位相同期制御
回路を説明するブロック図、図１０は図９に示した位相
同期制御回路における誤差信号出力部を説明するブロッ
ク図、図１１は前記誤差信号出力部の動作を説明する図
である。

【０００７】図９に示すように、本出願人による先願の
位相同期制御回路は、図示しない回転ドラムに搭載され
た磁気ヘッドがテープを走査することによって得た再生
信号を所定レベルに増幅する増幅器１００、前記増幅器
１００からの増幅信号をディジタルサンプリングした信
号（例えば、８ビットでレベルを表す信号）に変換する
Ａ／Ｄ変換器１０１、前記Ａ／Ｄ変換器１０１からのデ
ィジタル信号波形を波形等化するディジタル等化器１０
２、前記ディジタル等化器１０２を介して波形等化され
たディジタル信号の値を判別し、ディジタル情報を表す
２値信号（例えば、［１］、［０］）を出力するビタビ
検出回路１０３、前記Ａ／Ｄ変換器１０１からのディジ
タル信号を仮判別し、誤差信号を出力する誤差信号出力
部１、前記誤差信号出力部１に基づく誤差信号をＤ／Ａ
変換するＤ／Ａ変換器１０５、前記Ｄ／Ａ変換器１０５
からの出力を積分出力して信号の低域成分を出力するフ
ィルタ１０６、前記フィルタ１０６からの信号の電圧値
に応じて発振周波数を制御し、前記Ａ／Ｄ変換器１０
１、ディジタル等化器１０２及びビタビ検出回路１０３
に制御したサンプリングクロックを夫々供給するＶＣＯ
１０７とから構成される。

【０００８】ここでは図示しないが、前記Ａ／Ｄ変換器
１０１の前段には前記増幅器１００からの再生信号の雑
音除去を行うフィルタ、前記ディジタル等化器１０２の
前段にはディジタル変換された信号のＤＣ（直流）レベ
ルを除去するＤＣ除去回路が構成される。前記ＤＣ除去
回路によってディジタル信号の直流成分を除去したら、
前記ディジタル等化器１０２でディジタル信号波形の波
形等化を行う。

【０００９】波形等化されたディジタル信号は前記ビタ
ビ検出回路１０３において２値判定（例えば、［１］、
［０］）された後、図示しない伝送路へ供給される。こ
の伝送路は、例えば、ディジタル情報信号処理回路等で
構成され、２値のディジタル情報信号の誤り訂正、デシ
ャッフリング等の再生処理を行い、この情報信号に含ま
れる映像又は音声等の情報を復元する。

【００１０】ここで、前記位相同期制御回路における誤
差信号出力部１は、図１０に示すように、前記Ａ／Ｄ変
換器１０１から入力される信号をディジタル情報信号の
１サンプリングクロック分ずつ遅延する遅延素子１１、
１２、前記Ａ／Ｄ変換器１０１から入力される信号と、
前記遅延素子１２からの遅延信号とのレベル差を演算す
る演算回路１３、前記遅延素子１１からの遅延信号（例
えば、８ビットでレベルを表す信号）を最尤検出のアル
ゴリズムにより[+１]、[-１]、[０]のいずれかの値に仮
判別する仮判別回路１６、前記演算回路１３の出力信号
を反転する反転回路１４、また、前記仮判別回路１６の
仮判別結果が[+１]の時は前記演算回路１３からの信
号、[-１]の時は前記反転回路１４からの信号を誤差信
号として選択出力する切換回路１５とから構成される。
なお、前記仮判別回路１６の仮判別結果が[０]の時は、
前記切換回路１５は誤差信号を出力しない。

【００１１】ここで、前記演算回路１３は、前記Ａ／Ｄ
変換器１０１から入力される信号と前記遅延素子１１、
１２を介した遅延信号とのレベル差を演算することによ
り、そのとき仮判別されるディジタル情報信号に対して
１サンプリングクロック前と１サンプリングクロック後
の値のレベル差を得る。

【００１２】図１１は、仮判別を行うサンプリングタイ
ミングａに対し、１サンプリングクロック前のサンプリ
ングタイミングａ−１、１サンプリングクロック後のサ
ンプリングタイミングａ＋１におけるサンプリング値を
示す図である。ここで、図１１（Ａ）は各サンプリング
タイミングと入力信号の位相がほぼ一致している状態、
（Ｂ）は各サンプリングタイミングに対して入力信号の
位相がθだけ遅れている場合、（Ｃ）は各サンプリング
タイミングに対して入力信号の位相がθだけ進んでいる
場合を示している。

【００１３】そして、前記演算回路１３は、サンプリン
グタイミングａ−１のサンプリング値からサンプリング
タイミングａ＋１のサンプリング値を引いた値、即ち図
１１（Ｂ）においては「Ｘa-1」−「Ｘa+1」の値、図１
１（Ｃ）における「Ｙa-1」−「Ｙa+1」の値を得る。

【００１４】前記切換回路１５は、前記仮判別回路１６
の仮判別結果が[+１]の場合は、前記演算回路１３から
の信号を誤差信号として端子ｃからそのまま出力し、[-
１]の場合は前記演算回路１３からの信号を前記反転回
路１４にて反転させた信号を誤差信号として端子ａから
出力し、[０]の場合は誤差信号を出力しない。

【００１５】この時、前記切換回路１５からの出力信号
が「＋」の場合は、入力信号の位相が進んでいると見做
して、サンプリングクロックの位相を進ませる方向に前
記電圧制御発振器１０８の発振周波数を制御し、前記切
換回路１５からの出力信号が「−」の場合は、入力信号
の位相が遅れていると見做して、サンプリングクロック
の位相を遅らせる方向に制御する。

【００１６】ここで、図１２（Ａ）又は図１２（Ｂ）に
示すようなディジタル情報信号が前記誤差信号出力部１
に入力された場合を想定する。この時、図１２（Ａ）は
入力されるディジタル情報信号のデータ存在点時刻と黒
丸印で示すサンプリングタイミングとがほぼ一致してい
る場合、図１２（Ｂ）は入力されるディジタル情報信号
のデータ存在点時刻が黒丸印で示すサンプリングタイミ
ングに対し位相差θ分だけ遅れている場合を示してい
る。

【００１７】また、図１２（Ｃ）は、図１２（Ｂ）に示
すサンプリングタイミングで仮判別を行った時の前記仮
判別回路１６の仮判別結果、図１２（Ｄ）は図１２
（Ｂ）に示すタイミングでサンプリングが行われた場合
の前記切換回路１５が出力する誤差信号を示している。

【００１８】例えば、図１２（Ｂ）に示した信号が入力
された場合、仮判別回路１６がサンプリングタイミング
ｃで[+１]と仮判別すると、演算回路１３は、サンプリ
ングタイミングｂの信号値からサンプリングタイミング
ｄの信号値を引くので、「＋」の誤差信号が出力され、
次のサンプリングタイミングｄで仮判別回路１６が[-
１]と仮判別すると、演算回路１３はサンプリングタイ
ミングｃの信号値からサンプリングタイミングｅの信号
値を引いた上で符号を反転させた「−」の誤差信号が出
力され、次のサンプリングタイミングｅで仮判別回路１
６が[+１]と仮判別すると、演算回路１３はサンプリン
グタイミングｄの信号値からサンプリングタイミングｆ
の信号値を引くので「−」の誤差信号が出力される。更
にタイミングｆで仮判別回路が[０]と仮判別すると誤差
信号は出力されない。以下上記の動作が各サンプリング
タイミング毎に行われて、図１２（Ｄ）の如く誤差信号
となる。

【００１９】

【発明が解決しようとする課題】ここで上記した位相同
期制御回路における課題として、以下のようなものがあ
る。 （１）前記誤差信号出力部１は、前記仮判別回路１６の
仮判別結果が[+１]又は[-１]の場合にのみ誤差信号を出
力している為、仮判別結果として[０]が連続した場合に
は、位相差が存在するにも拘わらず誤差信号を発生しな
い。従って、[+１]又は[-１]が頻繁に発生する情報信号
の場合は、誤差信号が得られる回数が多く、位相差の補
正にあまり時間を要しないものの、[０]が長い間連続す
る情報信号の場合は、得られる誤差信号だけでは位相差
の補正に長い時間を要してしまう。

【００２０】（２）[+１]と[-１]とが連続するデータを
有する情報信号が入力された場合、[+１]と[-１]との連
続における最初の[+１]又は[-１]のサンプリングタイミ
ング（以下、「先頭タイミング」と記す）、そして[+
１]と[-１]との連続における最後の[+１]又は[-１]のサ
ンプリングタイミング（以下、「最終タイミング」と記
す）、即ち図１２（Ｄ）に示す如くサンプリングタイミ
ングｃ（先頭タイミング）及びサンプリングタイミング
ｅ（最終タイミング）では、誤差信号として不必要に大
きな値が出力される為、後段に設けられたＤ／Ａ変換器
１０５のレンジを制限してしまい微少な誤差信号が再現
しにくい。

【００２１】（３）誤差信号として不必要に大きな値が
出力される場合は、前記フィルタ１０６においてそのフ
ィルタ定数を切り換えることによりゲイン調整を行うこ
とが可能であったが、部品点数の増加につながってい
た。

【００２２】（４）図１２（Ｄ）に示す如く、例えば先
頭タイミングｃと最終タイミングｅとの間サンプリング
タイミングｄにおける誤差信号は、位相差情報を殆ど含
んでいないなど数々の問題が生じている。

【００２３】

【課題を解決する為の手段】以上の課題を解決する為
に、本発明に係る位相同期制御回路は、伝送されたディ
ジタル情報信号の位相同期制御を行う位相同期制御回路
において、アナログ信号形態で供給されるディジタル情
報をディジタル情報信号に変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段のサンプリングタイミングを制御す
るサンプリングタイミング制御手段と、前記Ａ／Ｄ変換
手段からのディジタル情報信号のデータ列を基に、前記
ディジタル情報信号を最も確からしい[+１]、[０]又は
[-１]の値に仮判別する仮判別手段と、前記仮判別手段
における仮判別結果が[+１]又は[-１]の時に、前記仮判
別手段にて仮判別を行ったサンプリングタイミングの前
後の各サンプリングタイミングでの前記Ａ／Ｄ変換手段
からの各ディジタル情報信号の差を位相誤差成分として
出力する位相誤差成分出力手段と、前記仮判別手段の仮
判別結果が[+１]又は[-１]の値を示す間は、前記位相誤
差成分出力手段から出力される位相誤差成分を各サンプ
リングタイミング毎に加算し、この後前記仮判別結果が
[+１]又は[-１]の値から[０]の値に変化した時に前記位
相誤差成分の加算信号を出力し、前記加算信号を出力す
る頻度に応じて前記加算信号を増幅した信号を誤差信号
として出力する誤差信号出力手段とを備え、前記サンプ
リングタイミング制御手段は、前記誤差信号出力手段か
ら出力される誤差信号に基づいて前記Ａ／Ｄ変換手段の
サンプリングタイミングを制御するための制御信号を出
力することを特徴とする。

【００２４】また、本発明に係る位相同期制御回路は、
伝送されたディジタル情報信号の位相同期制御を行う位
相同期制御回路において、アナログ信号形態で供給され
るディジタル情報をディジタル情報信号に変換するＡ／
Ｄ変換手段と、前記Ａ／Ｄ変換手段のサンプリングタイ
ミングを制御するサンプリングタイミング制御手段と、
前記Ａ／Ｄ変換手段からのディジタル情報信号のデータ
列を基に、前記ディジタル情報信号を最も確からしい[+
１]、[０]又は[-１]の値に仮判別する仮判別手段と、前
記仮判別手段における仮判別結果が[+１]又は[-１]の時
に、前記仮判別手段にて仮判別を行ったサンプリングタ
イミングの前後の各サンプリングタイミングでの前記Ａ
／Ｄ変換手段からの各ディジタル情報信号の差を位相誤
差成分として出力する位相誤差成分出力手段と、前記仮
判別手段の仮判別結果が[+１]又は[-１]の値を示す間
は、前記位相誤差成分出力手段から出力される位相誤差
成分を各サンプリングタイミング毎に加算し、前記仮判
別結果が[+１]又は[-１]の値から[０]の値に変化した時
に前記位相誤差成分の加算信号を誤差信号として出力す
ると共に、この後の各サンプリングタイミングでは、次
の加算信号が出力されるまで前記誤差信号を繰り返し出
力する誤差信号出力手段とを備え、前記サンプリングタ
イミング制御手段は、前記誤差信号出力手段から出力さ
れる誤差信号に基づいて前記Ａ／Ｄ変換手段のサンプリ
ングタイミングを制御するための制御信号を出力するこ
とを特徴とし、更に、前記仮判別手段の仮判別結果が[+
１]又は[-１]の値を示す間は、前記Ａ／Ｄ変換手段の各
サンプリングタイミング毎に前記位相誤差成分出力手段
から出力される位相誤差成分を前記誤差信号としてその
まま出力することを特徴とし、更に、前記仮判別手段の
仮判別結果が[０]の値から[+１]又は[-１]の値に変化し
たサンプリングタイミング及び前記仮判別手段の仮判別
結果が[+１]又は[-１]の値から[０]の値に変化した直前
のサンプリングタイミングにて、前記位相誤差成分出力
手段から出力される位相誤差成分を前記誤差信号として
そのまま出力することを特徴とし、また、前記仮判別手
段で[０]の値が所定回数連続していると計数して以降、
前記誤差信号出力手段は前記加算信号が新たに出力され
るまで前記誤差信号の出力を停止することを特徴とする
ものである。

【００２５】

【発明の実施の形態】図１は本発明の実施例に係る位相
同期制御回路を説明するブロック図、図２は第１の実施
例に係る位相同期制御回路の誤差信号出力部２を説明す
るブロック図、図３は第１の実施例に係る位相同期制御
回路の誤差信号出力部２の動作を説明する為の図であ
る。

【００２６】また、図４は第２の実施例に係る位相同期
制御回路の誤差信号出力手段２ｂを説明するブロック
図、図５は第２の実施例に係る位相同期制御回路の誤差
信号出力部２の動作を説明する為の図、図６は第３の実
施例に係る位相同期制御回路の誤差信号出力手段２ｂを
説明するブロック図、図７は第４の実施例に係る位相同
期制御回路の誤差信号出力手段２ｂを説明するブロック
図、図８は第３及び第４の実施例に係る位相同期制御回
路の誤差信号出力部２の動作を説明する為の図である。

【００２７】図１に示した如く、本発明に係る位相同期
制御回路は、誤差信号出力部２を本出願人による先願の
位相同期制御回路における誤差信号出力部１と同一の構
成である誤差成分出力手段２ａ、そして、新しく追加し
た誤差信号出力手段２ｂから構成し、本出願人による先
願の位相同期制御回路における誤差信号を利用して更に
精度の高い誤差信号を得ようとするものである。

【００２８】なお、ここで図１における増幅器１００、
Ａ／Ｄ変換器１０１、ディジタル等化器１０２、ビタビ
検出回路１０３、Ｄ／Ａ変換器１０５、フィルタ１０６
及びＶＣＯ１０７に関しては、本出願人による先願の位
相同期制御回路と同一構成である為、詳しい説明は省略
する。

【００２９】ここでは、まず本発明に係る位相同期制御
回路の第１の実施例について説明する。図２は本発明の
第１の実施例に係る位相同期制御回路の誤差信号出力部
２を説明するブロック図であり、前記誤差信号出力部２
は、前記先願の位相同期制御回路における誤差信号出力
部１と同一の構成である誤差成分出力手段２ａと本位相
同期制御回路の要部となる誤差信号出力手段２ｂとから
構成される。

【００３０】そして、前述の如く前記誤差成分出力手段
２ａにおける遅延素子１１、１２、演算回路１３、反転
回路１４、切換回路１５及び仮判別回路１６に関して
は、先願の位相同期制御回路における仮判別手段１と同
一構成である為、詳しい説明は省略するが、本発明の実
施例に係る位相同期制御回路の誤差信号出力部２には演
算回路及び切換回路が複数設けられている為、ここでは
誤差信号出力手段２ａにおける演算回路１３を第１の演
算回路、そして切換回路１５を第１の切換回路とする。

【００３１】本位相同期制御回路の要部である前記誤差
信号出力手段２ｂにおいて、２０は前記誤差成分出力手
段２ａから出力される誤差成分と後述する遅延素子２２
から出力される信号とが共に入力され、それぞれの信号
を加算した信号を出力する第２の演算回路、２１は端子
Ｈに前記第２の演算回路２０からの信号が入力され、端
子Ｌに無信号レベルの信号が入力され、後述する切換信
号発生回路からのＣＴＬ１に基づき選択的に信号が出力
される第２の切換回路２１、２２は前記第２の切換回路
２１からの信号を前記誤差信号出力部２に入力されるデ
ィジタル情報信号の１サンプリングクロック分だけ遅延
する遅延素子であり、前記遅延素子２２の出力信号が前
記第２の演算回路２０に入力される。

【００３２】また、２３は端子Ｈに前記第２の演算回路
２０からの信号が入力され、端子Ｌに無信号レベルの信
号が入力され、後述する切換信号発生回路２５からのＣ
ＴＬ２に基づき選択的に信号が出力される第３の切換回
路、２４は前記第３の切換回路２３からの出力信号を前
記切換信号発生回路２５からのカウント信号に基づき増
幅するゲイン回路である。そして、２５は前記誤差成分
出力手段２ａにおける仮判別回路１６の仮判別結果が入
力され、ＣＴＬ１、ＣＴＬ２及びカウント信号を出力す
る切換信号発生回路である。

【００３３】次に、本発明の第１の実施例に係る位相誤
差信号制御回路の誤差信号出力部２の動作を図２及び図
３を用いて説明する。図３（Ａ）に示す如く、入力され
るディジタル情報信号のデータ存在点時刻が黒丸印で示
すサンプリングタイミングに対し位相差θ分だけ遅れて
いる場合、前述したと同様に、仮判別回路１６から図３
（Ｂ）に示した仮判別結果が出力され、これに伴って図
３（Ｃ）の如く誤差成分が前記第２の演算回路２０の一
端に入力される。

【００３４】前記誤差信号出力手段２ｂにおける切換信
号発生回路２５は、誤差成分出力手段２ａにおける仮判
別回路１６の仮判別結果に基づき、図３（Ｄ）に示すＣ
ＴＬ１、図３（Ｅ）に示すＣＴＬ２、そして図示しない
カウント信号を出力する。

【００３５】ここで、図３（Ｄ）に示すＣＴＬ１とは、
前記仮判別回路１６の仮判別結果が[+１]又は[-１]の時
にＨの信号を出力し、仮判別結果が[０]の時にＬの信号
を出力するコントロール信号であり、図３（Ｅ）に示す
ＣＴＬ２とは、最終タイミングの次のサンプリングタイ
ミングでＨの信号を出力し、それ以外のサンプリングタ
イミングではＬの信号を出力するコントロール信号であ
る。また、ここでは図示しないが、カウント信号とは、
各サンプリングタイミング毎にカウントが行われ、ＣＴ
Ｌ２のＨのタイミングでリセットされるカウント値が出
力される信号である。

【００３６】まず、第２の演算回路２０、第２の切換回
路２１及び遅延素子２２よりなるループでは、前記誤差
成分出力手段２ａにおける仮判別回路１６の仮判別結果
が[+１]又は[-１]の間、例えば、図３におけるサンプリ
ングタイミングｃからｅまでの間はＣＴＬ１の信号がＨ
である為、第２の切換回路２１は端子Ｈ側に接続され、
第２の切換回路２１には第２の演算回路２０からの信号
が入力される。

【００３７】この際、第３の切換回路２３は、端子Ｌ側
に接続され、無信号レベルとなっている。そして、第２
の切換回路２１からの信号が遅延素子２２にて１サンプ
リングクロックだけ遅延して出力される為、第２の演算
回路２０では、図３（Ｃ）に示す各サンプリングタイミ
ングにおける誤差成分が積算される。

【００３８】第２の演算回路２０は、サンプリングタイ
ミングｃで、サンプリングタイミングｃの誤差成分を出
力し、この誤差成分が遅延素子２２に入力される。そし
て、次のサンプリングタイミングｄで、遅延素子２２が
出力するサンプリングタイミングｃの誤差成分と第１の
切換回路１５が出力するサンプリングタイミングｄの誤
差成分を加算した加算信号を出力し、この加算信号が遅
延素子２２に入力される。

【００３９】そして、次のサンプリングタイミングｅ
で、遅延素子２２が出力するサンプリングタイミングｃ
とｄの誤差成分を加算した加算信号と第１の切換回路１
５が出力するサンプリングタイミングｅの誤差成分を加
算した加算信号を出力し、この加算信号が遅延素子２２
に入力される。しかし、この間は前記第３の切換回路２
３が端子Ｌ側に接続されている為、前記第３の切換回路
２３からは前記誤差成分を加算した信号は出力されな
い。

【００４０】そして、サンプリングタイミングｆにおい
ては、前記仮判別回路１６の仮判別結果が[０]である
為、ＣＴＬ１の信号がＬとなり、前記第２の切換回路２
１は端子Ｌ側に接続され、無信号レベルとなる一方、Ｃ
ＬＴ２の信号がＨとなり、前記第３の切換回路２３は、
端子Ｈ側に接続される。

【００４１】この時前記第２の演算回路２０は、遅延素
子２２が出力するサンプリングタイミングｃとｄとｅの
誤差成分を加算した加算信号と第１の切換回路１５が出
力する無信号レベルの信号を加算した加算信号を出力す
る。従って、前記第３の切換回路２３は、前記第２の演
算回路２０から出力されるサンプリングタイミングｃと
ｄとｅの誤差成分を加算した信号を出力することにな
り、図３（Ｆ）に示す誤差成分の加算信号が出力され
る。

【００４２】そして、ゲイン回路２４には切換信号発生
回路２５の働きにより、ＣＴＬ２において前回Ｈが発生
してからのカウント値が入力されており、前記ゲイン回
路２４は、図３（Ｆ）に示す前記第３の切換回路２３か
らの出力信号を前記切換信号発生回路２５からのカウン
ト値を乗算して増幅した図３（Ｇ）に示す如く誤差信号
を出力する。

【００４３】なお、ここでサンプリングタイミングｆに
おける誤差信号は、ＣＴＬ２で前回Ｈが出力された図示
しないサンプリングタイミングからのカウント値に応じ
て増幅された誤差信号である。そして、図３（Ｇ）に示
す誤差信号が前記Ｄ／Ａ変換器１０５にてアナログ信号
に変換された後に前記フィルタ１０６にて低域成分のみ
取り出して前記ＶＯＣ１０７に入力される。

【００４４】この様な構成により、仮判別結果が[+１]
又は[-１]を示す間は前記誤差成分出力手段２ａから出
力される誤差成分を加算して加算信号を得、加算信号を
得る頻度に応じて前記加算信号を増幅した信号を誤差信
号として出力する為、入力されるディジタル情報信号の
信号パターンに依存することなく安定した誤差信号を出
力することができる。

【００４５】次に本発明の第２の実施例に係る位相同期
制御回路について説明する。第２の実施例に係る位相同
期制御回路は、第１の実施例に係る位相同期制御回路の
誤差信号出力手段２ｂを図４に示す通りに変更して構成
したものである。

【００４６】誤差信号出力手段において、３０は前記誤
差成分出力手段２ａから出力される誤差成分と後述する
遅延素子３２から出力される信号とが共に入力され、そ
れぞれの信号を加算した信号を出力する第３の演算回
路、３１は端子Ｌに前記第３の演算回路３０からの信号
が入力され、端子Ｈに無信号レベルの信号が入力され、
前記切換信号発生回路２５からのＣＴＬ２に基づき選択
的に信号が出力される第４の切換回路、３２は第４の切
換回路３１からの信号を、前記誤差信号出力部２に入力
されるディジタル情報信号の１サンプリングクロック分
だけ遅延する遅延素子であり、前記遅延素子３２の出力
信号が前記第３の演算回路３０に入力される。

【００４７】また、３３は前記遅延素子３２からの信号
が入力され、前記切換信号発生回路２５からのＣＴＬ２
のＨのタイミングで保持するデータが更新されるラッ
チ、３４は端子Ｈに前記遅延素子３２からの信号が入力
され、端子Ｌに前記ラッチ３３からの信号が入力され、
前記切換信号発生回路２５からのＣＴＬ２に基づき選択
的に信号が出力される第５の切換回路である。

【００４８】次に、本発明の第２の実施例に係る位相同
期制御回路の誤差信号出力部２の動作を図４及び図５を
用いて説明する。なお、ここでは第１の実施例と同様の
ディジタル情報信号が誤差成分出力手段２ａに入力され
た場合を考え、前記第３の演算回路３０の一端には、第
１の実施例の時と同様に図５（Ｂ）に示す如く誤差成分
が入力され、図５（Ａ）は仮判別回路１６の仮判別結果
を示している。

【００４９】まず、第３の演算回路３０、第４の切換回
路３１、遅延素子３２よりなるループでは、図５（Ｃ）
に示すＣＴＬ２の信号がＬの時は第４の切換回路３１
は、端子Ｌ側に接続され、前記第４の切換回路３１には
第３の演算回路３０からの信号が入力される。

【００５０】そして、第４の切換回路３１からの信号を
遅延素子３２にて１サンプリングクロックだけ遅延して
出力している為、第３の演算回路３０では、図５（Ｂ）
に示す各サンプリングタイミングにおける誤差成分が積
算される。

【００５１】第３の演算回路３０は、サンプリングタイ
ミングｃで、サンプリングタイミングｃの誤差成分を出
力し、この誤差成分が遅延素子３２に入力される。そし
て、次のサンプリングタイミングｄで、遅延素子３２が
出力するサンプリングタイミングｃの誤差成分と第１の
切換回路１５が出力するサンプリングタイミングｄの誤
差成分を加算した加算信号を出力し、この加算信号が遅
延素子３２に入力される。

【００５２】そして、次のサンプリングタイミングｅ
で、遅延素子３２が出力するサンプリングタイミングｃ
とｄの誤差成分を加算した加算信号と第１の切換回路１
５が出力するサンプリングタイミングｅの誤差成分を加
算した加算信号を出力し、この加算信号が遅延素子３２
に入力される。

【００５３】そして、サンプリングタイミングｆにおい
ては、前記仮判別回路１６の仮判別結果が[０]に変化し
た為、ＣＴＬ２の信号がＨとなり、前記第４の切換回路
３１は端子Ｈ側に接続され、無信号レベルとなり、前記
第５の切換回路３４は端子Ｈ側に接続される。この時前
記遅延素子３２が出力するサンプリングタイミングｃと
ｄとｅの誤差成分を加算した信号は、ラッチ３３に取り
込まれると同時に、第５の切換回路３４から出力され
る。

【００５４】そして、サンプリングタイミングｇにおい
ては、ＣＴＬ２の信号がＬとなり、第５の切換回路３４
は端子Ｌ側に接続され、第５の切換回路３４は、前記ラ
ッチ３３に保持されるサンプリングタイミングｃとｄと
ｅの誤差成分を加算した信号を出力する。

【００５５】従って、第５の切換回路３４は図５（Ｅ）
に示す如く、先頭タイミングから最終タイミングまでの
誤差成分の加算信号を最終タイミングの次のサンプリン
グタイミングから出力して次に発生する最終タイミング
までその信号を保持し、最終タイミングの次に発生する
サンプリングタイミングで誤差成分の加算信号を更新し
た誤差信号を出力する。

【００５６】なお、ここでサンプリングタイミングｂ乃
至ｅの誤差信号は、サンプリングタイミングａ以前の図
示しないサンプリングタイミングにおいて出力された誤
差成分の加算信号を保持した誤差信号である。

【００５７】この様な構成により、仮判別結果が[+１]
又は[-１]を示す間は前記誤差成分出力手段２ａから出
力される誤差成分を加算して加算信号を得、新たな加算
信号が得られるまでは、各サンプリングタイミング毎に
前記加算信号を誤差信号として出力し続ける為、入力さ
れるディジタル情報信号の信号パターンに依存すること
なく安定した誤差信号を出力することができる。

【００５８】次に本発明の第３の実施例に係る位相同期
制御回路について説明する。第３の実施例に係る位相同
期制御回路は、図６に示す通り、第２の実施例に係る位
相同期制御回路の誤差信号出力手段における第５の切換
回路３４の後段に、更に第６の切換回路３５を追加した
ものである。

【００５９】ここで、第６の切換回路３５は、端子Ｈに
誤差信号成分出力手段２ａの誤差成分が入力され、端子
Ｌに第５の切換回路３４の出力が入力されて、ＣＴＬ１
に基づき切換えられている。

【００６０】次に、第３の実施例に係る位相同期制御回
路の誤差信号出力部２の動作を図６及び図８を用いて説
明する。なお、ここで図８（Ａ）は、仮判別回路１６の
仮判別結果、図８（Ｂ）は第１の切換回路１５から出力
される誤差成分、図８（Ｆ）は第５の切換回路３４の出
力信号を示している。

【００６１】図８（Ｆ）に示す信号を前記第５の切換回
路３４が出力すると、第６の切換回路３５は、図８
（Ｃ）に示す切換信号発生回路２５からのＣＴＬ１に基
づき、仮判別結果が[+１]又は[-１]の時は端子Ｈ側に接
続されて、図８（Ｂ）に示す前記誤差成分出力手段２ａ
における第１の切換回路１５からの誤差成分を誤差信号
としてそのまま出力し、仮判別結果が[０]の時は端子Ｌ
側に接続せれて図７（Ｆ）に示す前記第５の切換回路３
４からの信号を誤差信号として出力する。即ち、前記第
６の切換回路３５からは、図８（Ｇ）に示す信号が出力
される。

【００６２】この様な構成により、仮判別結果が[+１]
又は[-１]を示す間は前記誤差成分出力手段２ａから出
力される誤差成分を加算して加算信号を得、前記加算信
号と前記誤差成分とを誤差信号として選択的に出力する
為、入力されるディジタル情報信号の信号パターンに依
存することなく安定した誤差信号を出力することができ
る。

【００６３】次に本発明の第４の実施例に係る位相同期
制御回路について説明する。第４の実施例に係る位相同
期制御回路は、図７に示す通り図６に示す第３の実施例
に係る位相同期制御回路と同一の回路構成であるもの
の、前記第６の切換回路３５が前記切換信号発生回路２
５からのＣＴＬ３により選択的に切換られる点が異な
る。

【００６４】なお、図８（Ｅ）に示すＣＴＬ３とは、先
頭タイミング及び最終タイミングでＨの信号を出力し、
それ以外のサンプリングタイミングでＬの信号を出力す
るコントロール信号である。

【００６５】ここで、第４の実施例に係る位相同期制御
回路の誤差信号出力部２の動作を図７及び図８を用いて
説明する。図８（Ｆ）に示す信号を前記第５の切換回路
３４が出力すると、第６の切換回路３５は、図８（Ｅ）
に示す切換信号発生回路２５からのＣＴＬ３に基づき、
先頭タイミング及び最終タイミングでは端子Ｈ側に接続
されて、図８（Ｂ）に示す前記誤差成分出力手段２ａに
おける第１の切換回路１５からの誤差成分をそのまま誤
差信号として出力し、それ以外のサンプリングタイミン
グでは端子Ｌ側に接続され、図８（Ｆ）に示す前記第５
の切換回路３４からの信号を誤差信号として出力する。
即ち、前記第６の切換回路３５からは、図８（Ｈ）に示
す信号が出力される。

【００６６】なお、前記第２乃至第４の実施例に係る位
相同期制御回路では、前記カウント信号におけるカウン
ト値が所定回数に達した場合、前記誤差信号出力手段２
ｂが誤差信号の出力を停止し、前記仮判別回路１６の値
が[+１]又は[-１]から[０]に変化するまで誤差信号を出
力しないようＣＴＬ１、ＣＴＬ２及びＣＴＬ３を制御し
ている。

【００６７】そして、前記第１の実施例に係る位相同期
制御回路では、ゲイン回路２４での信号の増幅率を、通
常再生、高速再生、スロー再生等のモードに応じて変化
させることが可能である。

【００６８】なお、本位相同期制御回路は、例えば、デ
ィジタルＶＴＲのようにディジタル情報信号を記録再生
する記録再生装置において再生された信号の位相同期制
御を行うことを前提にしたが、ディジタル情報信号の伝
送路を用いるものであればそのメディアに限定されるも
のではなく、ディジタルディスクの記録再生装置、通信
モデム、ゴーストキャンセラ等の信号送受信装置等に用
いても良いことは言うまでもない。

【００６９】

【発明の効果】本発明に係る位相同期制御回路では、仮
判別結果が[+１]又は[-１]を示す間は前記誤差成分出力
手段２ａから出力される誤差成分を加算して加算信号を
得、加算信号を得る頻度に応じて前記加算信号を増幅し
た信号を誤差信号として出力する為、入力されるディジ
タル情報信号の信号パターンに依存することなく安定し
た誤差信号を出力することができ、位相差の補正が素早
く行われる。

【００７０】また、本発明に係る位相同期制御回路で
は、仮判別結果が[+１]又は[-１]を示す間は前記誤差成
分出力手段２ａから出力される誤差成分を加算して加算
信号を得、新たな加算信号が得られるまでは、各サンプ
リングタイミング毎に前記加算信号を誤差信号として出
力し続ける為、入力されるディジタル情報信号の信号パ
ターンに依存することなく安定した誤差信号を出力する
ことができ、位相差の補正が素早く行われる。

【００７１】更に、本発明に係る位相同期制御回路で
は、仮判別結果が[+１]又は[-１]を示す間は前記誤差成
分出力手段２ａから出力される誤差成分を加算して加算
信号を得、新たな加算信号が得られるまでは、各サンプ
リングタイミング毎に前記加算信号を誤差信号として出
力し続ける為、不必要に大きい誤差信号を出力すること
がない。従って、前記Ｄ／Ａ変換器における入力レンジ
を広く設定する必要がなく、前記Ｄ／Ａ変換器の出力す
る信号の精度を上げることが可能であるのみならず、前
記フィルタ１０６にゲイン切換手段を設ける必要がな
く、部品点数を削減することが可能となる。

【００７２】更に、本発明に係る位相同期制御回路で
は、仮判別結果が[+１]又は[-１]を示す間は前記誤差成
分出力手段２ａから出力される誤差成分を加算して加算
信号を得、前記加算信号と前記誤差成分とを誤差信号と
して選択的に出力する為、入力されるディジタル情報信
号の信号パターンに依存することなく安定した誤差信号
を出力することができ、位相差の補正が素早く行われ
る。

【００７３】更に、本発明に係る位相同期制御回路で
は、[０]の値が所定回数連続して判別された場合に誤差
信号の出力を停止する為、入力されるディジタル情報信
号の信号パターンに依存することなく安定した誤差信号
を出力することができ、位相差の補正が素早く行われ
る。

【００７４】

【図面の簡単な説明】

【図１】本発明の実施例に係る位相同期制御回路を説明
するブロック図である。

【図２】本発明の第１の実施例に係る位相同期制御回路
の誤差信号出力部を説明するブロック図である。

【図３】本発明の第１の実施例に係る位相同期制御回路
の誤差信号出力部の動作を説明する為の図である。

【図４】本発明の第２の実施例に係る位相同期制御回路
の誤差信号出力手段を説明するブロック図である。

【図５】本発明の第２の実施例に係る位相同期制御回路
の誤差信号出力部の動作を説明する為の図である。

【図６】本発明の第３の実施例に係る位相同期制御回路
の誤差信号出力手段を説明するブロック図である。

【図７】本発明の第４の実施例に係る位相同期制御回路
の誤差信号出力手段を説明するブロック図である。

【図８】本発明の第３及び第４の実施例に係る位相同期
制御回路の誤差信号出力部の動作を説明する為の図であ
る。

【図９】本出願人による先願の位相同期制御回路を説明
するブロック図である。

【図１０】図９に示した位相同期制御回路の誤差信号出
力部を説明するブロック図である。

【図１１】図９に示した位相同期制御回路の誤差信号出
力部における演算回路での演算処理を説明する為の図で
ある。

【図１２】図９に示した位相同期制御回路の誤差信号出
力部の動作を説明する為の図である。

【符号の説明】

１、２…誤差信号出力部 ２ａ…誤差成分出力手段 ２ｂ…誤差信号出力手段 １１、１２、２２、３２…遅延素子 １３…演算回路、第１の演算回路 １４…反転回路 １５…切換回路、第１の切換回路 １６…仮判別回路 ２０…第２の演算回路 ２１…第２の切換回路 ２３…第３の切換回路 ２４…ゲイン回路 ２５…切換信号発生回路 ３０…第３の演算回路 ３１…第４の切換回路 ３３…ラッチ ３４…第５の切換回路 ３５…第６の切換回路 １００…増幅器 １０１…Ａ／Ｄ変換器 １０２…ディジタル等化器 １０３…ビタビ検出回路 １０５…Ｄ／Ａ変換器 １０６…フィルタ １０７…ＶＣＯ

Claims (5)

【特許請求の範囲】
1. 【請求項１】伝送されたディジタル情報信号の位相同期
   制御を行う位相同期制御回路において、 アナログ信号形態で供給されるディジタル情報をディジ
   タル情報信号に変換するＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段のサンプリングタイミングを制御す
   るサンプリングタイミング制御手段と、 前記Ａ／Ｄ変換手段からのディジタル情報信号のデータ
   列を基に、前記ディジタル情報信号を最も確からしい[+
   １]、[０]又は[-１]の値に仮判別する仮判別手段と、 前記仮判別手段における仮判別結果が[+１]又は[-１]の
   時に、前記仮判別手段にて仮判別を行ったサンプリング
   タイミングの前後の各サンプリングタイミングでの前記
   Ａ／Ｄ変換手段からの各ディジタル情報信号の差を位相
   誤差成分として出力する位相誤差成分出力手段と、 前記仮判別手段の仮判別結果が[+１]又は[-１]の値を示
   す間は、前記位相誤差成分出力手段から出力される位相
   誤差成分を各サンプリングタイミング毎に加算し、この
   後前記仮判別結果が[+１]又は[-１]の値から[０]の値に
   変化した時に前記位相誤差成分の加算信号を出力し、前
   記加算信号を出力する頻度に応じて前記加算信号を増幅
   した信号を誤差信号として出力する誤差信号出力手段と
   を備え、 前記サンプリングタイミング制御手段は、前記誤差信号
   出力手段から出力される誤差信号に基づいて前記Ａ／Ｄ
   変換手段のサンプリングタイミングを制御するための制
   御信号を出力することを特徴とする位相同期制御回路。
2. 【請求項２】伝送されたディジタル情報信号の位相同期
   制御を行う位相同期制御回路において、 アナログ信号形態で供給されるディジタル情報をディジ
   タル情報信号に変換するＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段のサンプリングタイミングを制御す
   るサンプリングタイミング制御手段と、 前記Ａ／Ｄ変換手段からのディジタル情報信号のデータ
   列を基に、前記ディジタル情報信号を最も確からしい[+
   １]、[０]又は[-１]の値に仮判別する仮判別手段と、 前記仮判別手段における仮判別結果が[+１]又は[-１]の
   時に、前記仮判別手段にて仮判別を行ったサンプリング
   タイミングの前後の各サンプリングタイミングでの前記
   Ａ／Ｄ変換手段からの各ディジタル情報信号の差を位相
   誤差成分として出力する位相誤差成分出力手段と、 前記仮判別手段の仮判別結果が[+１]又は[-１]の値を示
   す間は、前記位相誤差成分出力手段から出力される位相
   誤差成分を各サンプリングタイミング毎に加算し、前記
   仮判別結果が[+１]又は[-１]の値から[０]の値に変化し
   た時に前記位相誤差成分の加算信号を誤差信号として出
   力すると共に、この後の各サンプリングタイミングで
   は、次の加算信号が出力されるまで前記誤差信号を繰り
   返し出力する誤差信号出力手段とを備え、 前記サンプリングタイミング制御手段は、前記誤差信号
   出力手段から出力される誤差信号に基づいて前記Ａ／Ｄ
   変換手段のサンプリングタイミングを制御するための制
   御信号を出力することを特徴とする位相同期制御回路。
3. 【請求項３】前記仮判別手段の仮判別結果が[+１]又は
   [-１]の値を示す間は、前記Ａ／Ｄ変換手段の各サンプ
   リングタイミング毎に前記位相誤差成分出力手段から出
   力される位相誤差成分を前記誤差信号としてそのまま出
   力することを特徴とする請求項２記載の位相同期制御回
   路。
4. 【請求項４】前記仮判別手段の仮判別結果が[０]の値か
   ら[+１]又は[-１]の値に変化したサンプリングタイミン
   グ及び前記仮判別手段の仮判別結果が[+１]又は[-１]の
   値から[０]の値に変化した直前のサンプリングタイミン
   グにて、前記位相誤差成分出力手段から出力される位相
   誤差成分を前記誤差信号としてそのまま出力することを
   特徴とする請求項２記載の位相同期制御回路。
5. 【請求項５】前記仮判別手段で[０]の値が所定回数連続
   していると計数して以降、前記誤差信号出力手段は前記
   加算信号が新たに出力されるまで前記誤差信号の出力を
   停止することを特徴とする請求項２乃至４記載のうちい
   ずれか１項記載の位相同期制御回路。