JP2002025202A - クロック抽出回路 - Google Patents
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- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0063—Elements of loops
- H04L2027/0067—Phase error detectors
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- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0071—Control of loops
Abstract
(57)【要約】
【課題】 記録媒体に記録されたデータの再生等に用い
るクロック抽出系の動作をより速く安定化する。 【解決手段】 従来のデジタル型フィードバック制御に
よりクロック信号を抽出するためのフィードバック要素
である位相誤差検出部２０に加えて、アナログ−デジタ
ル変換器１５の内部に設けられた比較器の出力等をもと
に位相誤差を検出するためのフィードフォワード要素で
ある位相誤差検出部３０を設け、後者のループゲインを
適応的に制御調整できる構成とする。
るクロック抽出系の動作をより速く安定化する。 【解決手段】 従来のデジタル型フィードバック制御に
よりクロック信号を抽出するためのフィードバック要素
である位相誤差検出部２０に加えて、アナログ−デジタ
ル変換器１５の内部に設けられた比較器の出力等をもと
に位相誤差を検出するためのフィードフォワード要素で
ある位相誤差検出部３０を設け、後者のループゲインを
適応的に制御調整できる構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、光ディスクや磁気
ディスク等の記録媒体に記録されたデジタルデータを再
生するためのデジタル情報再生装置において、記録デー
タに同期したクロック信号を抽出するためのクロック抽
出回路に関するものである。
ディスク等の記録媒体に記録されたデジタルデータを再
生するためのデジタル情報再生装置において、記録デー
タに同期したクロック信号を抽出するためのクロック抽
出回路に関するものである。
【０００２】
【従来の技術】デジタル情報再生装置では、記録媒体か
らの再生信号（アナログ信号）をデータ（デジタル値）
として識別するために、記録データに同期したクロック
信号を抽出する必要がある。クロック抽出回路はそのた
めの回路であり、再生信号からクロック信号を抽出する
ものである。抽出されたクロック信号は、アナログ−デ
ジタル変換器（ＡＤＣ）におけるサンプリングクロック
として、またデジタルフィルタ、ビタビ復号器等のシス
テムクロックとして使用される。
らの再生信号（アナログ信号）をデータ（デジタル値）
として識別するために、記録データに同期したクロック
信号を抽出する必要がある。クロック抽出回路はそのた
めの回路であり、再生信号からクロック信号を抽出する
ものである。抽出されたクロック信号は、アナログ−デ
ジタル変換器（ＡＤＣ）におけるサンプリングクロック
として、またデジタルフィルタ、ビタビ復号器等のシス
テムクロックとして使用される。
【０００３】従来のクロック抽出回路は、単一ループの
フィードバック制御でクロック信号を抽出するものであ
った。すなわち、ＡＤＣのデジタル出力又はこの出力を
デジタルフィルタで波形補正した後のデジタル信号を入
力とし、この入力とクロック信号との位相誤差を検出し
て、当該位相誤差が０になるように電圧制御発振器（Ｖ
ＣＯ）の発振周波数を調整するものであった。ＶＣＯか
ら出力されたクロック信号は、サンプリングクロックと
してＡＤＣへフィードバックされる。
フィードバック制御でクロック信号を抽出するものであ
った。すなわち、ＡＤＣのデジタル出力又はこの出力を
デジタルフィルタで波形補正した後のデジタル信号を入
力とし、この入力とクロック信号との位相誤差を検出し
て、当該位相誤差が０になるように電圧制御発振器（Ｖ
ＣＯ）の発振周波数を調整するものであった。ＶＣＯか
ら出力されたクロック信号は、サンプリングクロックと
してＡＤＣへフィードバックされる。
【０００４】
【発明が解決しようとする課題】上記従来のクロック抽
出回路では、データ転送レートが高くなるとＡＤＣのク
ロック遅延の増加や、デジタルフィルタの演算をパイプ
ライン処理で実現することによるクロック遅延の増加を
招くことになる。すなわち、フィードバックループのク
ロック遅延が増加するため、ループゲインを大きくとる
ことができない。このため、周波数引き込み範囲が狭
く、また位相引き込みの完了までに長時間を要すること
となる。
出回路では、データ転送レートが高くなるとＡＤＣのク
ロック遅延の増加や、デジタルフィルタの演算をパイプ
ライン処理で実現することによるクロック遅延の増加を
招くことになる。すなわち、フィードバックループのク
ロック遅延が増加するため、ループゲインを大きくとる
ことができない。このため、周波数引き込み範囲が狭
く、また位相引き込みの完了までに長時間を要すること
となる。
【０００５】本発明の目的は、周波数引き込み範囲が広
く、高速な位相引き込みを達成できるクロック抽出回路
を提供することにある。
く、高速な位相引き込みを達成できるクロック抽出回路
を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のクロック抽出回路は、従来のデジタル型フ
ィードバック制御によりクロック信号を抽出するための
第１のクロック抽出部（フィードバック部）の他に、ア
ナログ系のフィードフォワード要素又はクロック遅延が
少ないフィードバック要素を用いて構成した第２のクロ
ック抽出部を組み合わせ、かつ第２のクロック抽出部の
ループゲインを適応的に制御調整できる構成とした。
に、本発明のクロック抽出回路は、従来のデジタル型フ
ィードバック制御によりクロック信号を抽出するための
第１のクロック抽出部（フィードバック部）の他に、ア
ナログ系のフィードフォワード要素又はクロック遅延が
少ないフィードバック要素を用いて構成した第２のクロ
ック抽出部を組み合わせ、かつ第２のクロック抽出部の
ループゲインを適応的に制御調整できる構成とした。
【０００７】
【発明の実施の形態】図１は、本発明に係るクロック抽
出回路の構成例を示している。図１において、１１は記
録媒体、１２は再生ヘッド、１３は再生信号の振幅補正
用のアンプ、１４はアナログフィルタ、１５はアナログ
−デジタル変換器（ＡＤＣ）、１６は波形補正用のデジ
タルフィルタ、１７はビタビ復号器、２０はデジタルフ
ィルタ１６の出力をもとに位相誤差を検出するためのフ
ィードバック系位相誤差検出部（第１の位相誤差検出
部）、３０はＡＤＣ１５の内部に設けられた比較器の出
力をもとに位相誤差を検出するためのフィードフォワー
ド系位相誤差検出部（第２の位相誤差検出部）、４０は
制御電圧生成部、５０は電圧制御発振器（ＶＣＯ）であ
る。
出回路の構成例を示している。図１において、１１は記
録媒体、１２は再生ヘッド、１３は再生信号の振幅補正
用のアンプ、１４はアナログフィルタ、１５はアナログ
−デジタル変換器（ＡＤＣ）、１６は波形補正用のデジ
タルフィルタ、１７はビタビ復号器、２０はデジタルフ
ィルタ１６の出力をもとに位相誤差を検出するためのフ
ィードバック系位相誤差検出部（第１の位相誤差検出
部）、３０はＡＤＣ１５の内部に設けられた比較器の出
力をもとに位相誤差を検出するためのフィードフォワー
ド系位相誤差検出部（第２の位相誤差検出部）、４０は
制御電圧生成部、５０は電圧制御発振器（ＶＣＯ）であ
る。
【０００８】第１の位相誤差検出部２０において、２１
はデジタルフィルタ１６の出力とクロック信号との位相
誤差を検出して出力するための位相比較器、２２はデジ
タル量をアナログ量に変換するためのデジタル−アナロ
グ変換器（ＤＡＣ）である。第２の位相誤差検出部３０
において、３１はＡＤＣ１５の内部に設けられた比較器
の出力を入力とし、位相誤差を検出するための位相比較
器、３２はデジタル量をアナログ量に変換するためのＤ
ＡＣ、３３は位相比較器３１のゲインを外部入力である
ゲイン制御信号により制御するためのゲイン制御部であ
る。位相誤差の検出方式としては、再生信号がゼロクロ
スするポイントを検出し、その時のサンプル値を位相誤
差として求める方法などが用いられる。制御電圧生成部
４０は、加算器４１と、平滑用のループフィルタ４２と
からなる。クロック抽出ループは、位相誤差が０となる
ようにＶＣＯ５０の出力であるクロック信号の位相を変
化させる。
はデジタルフィルタ１６の出力とクロック信号との位相
誤差を検出して出力するための位相比較器、２２はデジ
タル量をアナログ量に変換するためのデジタル−アナロ
グ変換器（ＤＡＣ）である。第２の位相誤差検出部３０
において、３１はＡＤＣ１５の内部に設けられた比較器
の出力を入力とし、位相誤差を検出するための位相比較
器、３２はデジタル量をアナログ量に変換するためのＤ
ＡＣ、３３は位相比較器３１のゲインを外部入力である
ゲイン制御信号により制御するためのゲイン制御部であ
る。位相誤差の検出方式としては、再生信号がゼロクロ
スするポイントを検出し、その時のサンプル値を位相誤
差として求める方法などが用いられる。制御電圧生成部
４０は、加算器４１と、平滑用のループフィルタ４２と
からなる。クロック抽出ループは、位相誤差が０となる
ようにＶＣＯ５０の出力であるクロック信号の位相を変
化させる。
【０００９】図１の構成によれば、記録媒体１１に記録
されたデジタルデータは、再生ヘッド１２によりアナロ
グの再生信号に変換される。この再生アナログ信号は、
アンプ１３により振幅が補正され、アナログフィルタ１
４によりノイズとなる高周波成分の除去処理やビタビ復
号器１７の特性に対応した波形等化処理がなされる。こ
れらの処理がなされた再生アナログ信号は、ＡＤＣ１５
に入力される。ＡＤＣ１５は、ＶＣＯ５０の出力である
クロック信号に同期してアナログフィルタ１４の出力を
サンプリングしデジタル信号に変換して出力する。ＡＤ
Ｃ１５の出力であるデジタル信号はデジタルフィルタ１
６により波形補正され、ビタビ復号器１７により最尤復
号が行われる。
されたデジタルデータは、再生ヘッド１２によりアナロ
グの再生信号に変換される。この再生アナログ信号は、
アンプ１３により振幅が補正され、アナログフィルタ１
４によりノイズとなる高周波成分の除去処理やビタビ復
号器１７の特性に対応した波形等化処理がなされる。こ
れらの処理がなされた再生アナログ信号は、ＡＤＣ１５
に入力される。ＡＤＣ１５は、ＶＣＯ５０の出力である
クロック信号に同期してアナログフィルタ１４の出力を
サンプリングしデジタル信号に変換して出力する。ＡＤ
Ｃ１５の出力であるデジタル信号はデジタルフィルタ１
６により波形補正され、ビタビ復号器１７により最尤復
号が行われる。
【００１０】以上のようにしてデータを復号すると同時
に、再生信号に同期したクロック信号を得るために、フ
ィードバック系の位相誤差とフィードフォワード系の位
相誤差とを用いてＶＣＯ５０の制御電圧を決定する。図
１の構成におけるクロック抽出回路の特徴は、フィード
バック系のループに加えて、フィードフォワード系のル
ープを設け、フィードフォワード系のループゲインを適
応的に切り替えるゲイン制御機能を有する点である。本
構成では、デジタルフィルタ１６の出力とＡＤＣ１５の
内部比較器の出力との２つのポイントから、それぞれ第
１及び第２の位相誤差検出部２０，３０で位相誤差を検
出している。ＡＤＣ１５の内部で使用される比較器の出
力から求められる位相誤差は、ＡＤＣ１５自体が有する
クロック遅延をも小さくすることができるので、クロッ
ク抽出ループのゲインを大きくとることができる。しか
しながら、デジタルフィルタ１６による波形補正を実施
する前のデータを使用するため高精度であるとはいえな
い。一方、デジタルフィルタ１６の出力を用いて検出し
た位相誤差は、ＡＤＣ１５の比較器出力を用いて検出し
たものと比較して、フィルタ演算に要するクロックサイ
クル数だけ、遅延が大きくなる。このためループゲイン
を小さくする必要がある。しかしながら、デジタルフィ
ルタ１６による波形補正を実施した後のデータ、つまり
波形干渉成分や雑音成分の除去等の補正演算が行われた
後のデータであるため、より高精度であるといえる。
に、再生信号に同期したクロック信号を得るために、フ
ィードバック系の位相誤差とフィードフォワード系の位
相誤差とを用いてＶＣＯ５０の制御電圧を決定する。図
１の構成におけるクロック抽出回路の特徴は、フィード
バック系のループに加えて、フィードフォワード系のル
ープを設け、フィードフォワード系のループゲインを適
応的に切り替えるゲイン制御機能を有する点である。本
構成では、デジタルフィルタ１６の出力とＡＤＣ１５の
内部比較器の出力との２つのポイントから、それぞれ第
１及び第２の位相誤差検出部２０，３０で位相誤差を検
出している。ＡＤＣ１５の内部で使用される比較器の出
力から求められる位相誤差は、ＡＤＣ１５自体が有する
クロック遅延をも小さくすることができるので、クロッ
ク抽出ループのゲインを大きくとることができる。しか
しながら、デジタルフィルタ１６による波形補正を実施
する前のデータを使用するため高精度であるとはいえな
い。一方、デジタルフィルタ１６の出力を用いて検出し
た位相誤差は、ＡＤＣ１５の比較器出力を用いて検出し
たものと比較して、フィルタ演算に要するクロックサイ
クル数だけ、遅延が大きくなる。このためループゲイン
を小さくする必要がある。しかしながら、デジタルフィ
ルタ１６による波形補正を実施した後のデータ、つまり
波形干渉成分や雑音成分の除去等の補正演算が行われた
後のデータであるため、より高精度であるといえる。
【００１１】そこで、図１のクロック抽出回路では、記
録媒体１１からの読み出し動作が開始すると同時に、こ
れら２つのループを同時に動作させる。このとき、フィ
ードフォワード系のループゲインがフィードバック系の
ループゲインと比較して十分大きくなるようにゲイン制
御する。すなわち、まず粗い引き込み動作を行う。次
に、ある程度時間が経過した後、フィードフォワード系
のループゲインがフィードバック系のループゲインに対
して小さくなるようにゲイン制御を行う。
録媒体１１からの読み出し動作が開始すると同時に、こ
れら２つのループを同時に動作させる。このとき、フィ
ードフォワード系のループゲインがフィードバック系の
ループゲインと比較して十分大きくなるようにゲイン制
御する。すなわち、まず粗い引き込み動作を行う。次
に、ある程度時間が経過した後、フィードフォワード系
のループゲインがフィードバック系のループゲインに対
して小さくなるようにゲイン制御を行う。
【００１２】以上のとおり、クロック抽出回路にフィー
ドバック系のループとフィードフォワード系のループと
を有する構成とし、フィードフォワード系のループゲイ
ンを適応的に制御することで、より高精度で高速な引き
込みを行うことが可能となる。なお、図１中に一点鎖線
で示すように、デジタルフィルタ１６の出力に代えてＡ
ＤＣ１５の出力をフィードバック系位相誤差検出部２０
へ入力するようにしてもよい。
ドバック系のループとフィードフォワード系のループと
を有する構成とし、フィードフォワード系のループゲイ
ンを適応的に制御することで、より高精度で高速な引き
込みを行うことが可能となる。なお、図１中に一点鎖線
で示すように、デジタルフィルタ１６の出力に代えてＡ
ＤＣ１５の出力をフィードバック系位相誤差検出部２０
へ入力するようにしてもよい。
【００１３】図２は、本発明に係るクロック抽出回路の
他の構成例を示している。本構成は、デジタルフィルタ
１６の出力をもとに位相誤差を検出するためのフィード
バック系位相誤差検出部（第１の位相誤差検出部）２０
に加えて、これよりクロック遅延が少ないＡＤＣ１５の
出力をもとに位相誤差を検出するためのフィードバック
系位相誤差検出部（第２の位相誤差検出部）３０ａを設
けたものである。その他の点は図１の構成と同様である
ので、詳細な説明は省略する。
他の構成例を示している。本構成は、デジタルフィルタ
１６の出力をもとに位相誤差を検出するためのフィード
バック系位相誤差検出部（第１の位相誤差検出部）２０
に加えて、これよりクロック遅延が少ないＡＤＣ１５の
出力をもとに位相誤差を検出するためのフィードバック
系位相誤差検出部（第２の位相誤差検出部）３０ａを設
けたものである。その他の点は図１の構成と同様である
ので、詳細な説明は省略する。
【００１４】図２の構成におけるクロック抽出回路の特
徴は、デジタルフィルタ１６の出力を用いて位相誤差を
検出するためのフィードバック系の第１のループに加え
て、ＡＤＣ１５の出力を用いて位相誤差を検出するため
のフィードバック系の第２のループを設け、後者のルー
プゲインを適応的に切り替えるゲイン制御機能を有する
点である。ＡＤＣ１５の出力から求められる位相誤差
は、クロック遅延を小さくすることができるので、クロ
ック抽出ループのゲインを大きくとることができる。し
かしながら、デジタルフィルタ１６による波形補正を実
施する前のデータを使用するため高精度であるとはいえ
ない。一方、デジタルフィルタ１６の出力を用いて検出
した位相誤差は、ＡＤＣ１５の出力を用いて検出したも
のと比較して、フィルタ演算に要するクロックサイクル
数だけ、遅延が大きくなる。このためループゲインを小
さくする必要がある。しかしながら、デジタルフィルタ
１６による波形補正を実施した後のデータ、つまり波形
干渉成分や雑音成分の除去等の補正演算が行われた後の
データであるため、より高精度であるといえる。
徴は、デジタルフィルタ１６の出力を用いて位相誤差を
検出するためのフィードバック系の第１のループに加え
て、ＡＤＣ１５の出力を用いて位相誤差を検出するため
のフィードバック系の第２のループを設け、後者のルー
プゲインを適応的に切り替えるゲイン制御機能を有する
点である。ＡＤＣ１５の出力から求められる位相誤差
は、クロック遅延を小さくすることができるので、クロ
ック抽出ループのゲインを大きくとることができる。し
かしながら、デジタルフィルタ１６による波形補正を実
施する前のデータを使用するため高精度であるとはいえ
ない。一方、デジタルフィルタ１６の出力を用いて検出
した位相誤差は、ＡＤＣ１５の出力を用いて検出したも
のと比較して、フィルタ演算に要するクロックサイクル
数だけ、遅延が大きくなる。このためループゲインを小
さくする必要がある。しかしながら、デジタルフィルタ
１６による波形補正を実施した後のデータ、つまり波形
干渉成分や雑音成分の除去等の補正演算が行われた後の
データであるため、より高精度であるといえる。
【００１５】そこで、図２のクロック抽出回路では、記
録媒体１１からの読み出し動作が開始すると同時に、こ
れら２つのループを同時に動作させる。このとき、第１
のループのループゲインに対し第２のループのループゲ
インが十分大きくなるようにゲイン制御する。すなわ
ち、粗い引き込み動作を行う。次に、ある程度時間が経
過した後、第２のループのループゲインが第１のループ
のループゲインに対して小さくなるようにゲイン制御を
行う。
録媒体１１からの読み出し動作が開始すると同時に、こ
れら２つのループを同時に動作させる。このとき、第１
のループのループゲインに対し第２のループのループゲ
インが十分大きくなるようにゲイン制御する。すなわ
ち、粗い引き込み動作を行う。次に、ある程度時間が経
過した後、第２のループのループゲインが第１のループ
のループゲインに対して小さくなるようにゲイン制御を
行う。
【００１６】以上のとおり、クロック抽出回路にＡＤＣ
１５の出力を用いて位相誤差を検出するためのフィード
バックループと、デジタルフィルタ１６の出力を用いて
位相誤差を検出するためのフィードバックループとを有
する構成とし、前者のループゲインを適応的に制御する
ことで、より高精度で高速な引き込みを行うことが可能
となる。
１５の出力を用いて位相誤差を検出するためのフィード
バックループと、デジタルフィルタ１６の出力を用いて
位相誤差を検出するためのフィードバックループとを有
する構成とし、前者のループゲインを適応的に制御する
ことで、より高精度で高速な引き込みを行うことが可能
となる。
【００１７】図３は、本発明に係るクロック抽出回路の
更に他の構成例を示している。本構成は、デジタルフィ
ルタ１６の出力をもとに位相誤差を検出するためのフィ
ードバック系位相誤差検出部（第１の位相誤差検出部）
２０に加えて、アナログフィルタ１４の出力をもとに位
相誤差を検出するためのフィードフォワード系位相誤差
検出部（第２の位相誤差検出部）３０ｂを設けたもので
ある。第２の位相誤差検出部３０ｂにおいて、３１ａは
アナログフィルタ１４の出力を入力とし、アナログ量で
位相誤差を検出するための位相比較器、３２ａは位相比
較器３１ａの出力に応じて出力電流量が可変であるチャ
ージポンプ、３３ａは位相比較器３１ａのゲインを外部
入力であるゲイン制御信号により制御するためのゲイン
制御部である。その他の点は図１の構成と同様であるの
で、詳細な説明は省略する。
更に他の構成例を示している。本構成は、デジタルフィ
ルタ１６の出力をもとに位相誤差を検出するためのフィ
ードバック系位相誤差検出部（第１の位相誤差検出部）
２０に加えて、アナログフィルタ１４の出力をもとに位
相誤差を検出するためのフィードフォワード系位相誤差
検出部（第２の位相誤差検出部）３０ｂを設けたもので
ある。第２の位相誤差検出部３０ｂにおいて、３１ａは
アナログフィルタ１４の出力を入力とし、アナログ量で
位相誤差を検出するための位相比較器、３２ａは位相比
較器３１ａの出力に応じて出力電流量が可変であるチャ
ージポンプ、３３ａは位相比較器３１ａのゲインを外部
入力であるゲイン制御信号により制御するためのゲイン
制御部である。その他の点は図１の構成と同様であるの
で、詳細な説明は省略する。
【００１８】図３の構成におけるクロック抽出回路の特
徴は、デジタルフィルタ１６の出力を用いて位相誤差を
検出するためのフィードバック系のループに加えて、ア
ナログフィルタ１４の出力を用いて位相誤差を検出する
ためのフィードフォワード系のループを設け、後者のル
ープゲインを適応的に切り替えるゲイン制御機能を有す
る点である。アナログフィルタ１４の出力から求められ
る位相誤差は、演算がアナログで行われるため、デジタ
ルクロック遅延を小さくすることができるので、クロッ
ク抽出ループのゲインを大きくとることができる。しか
しながら、デジタルフィルタ１６による波形補正を実施
する前のデータを使用するため高精度であるとはいえな
い。一方、デジタルフィルタ１６の出力を用いて検出し
た位相誤差は、アナログフィルタ１４の出力を用いて検
出したものと比較して、フィルタ演算に要するクロック
サイクル数だけ、遅延が大きくなる。このためループゲ
インを小さくする必要がある。しかしながら、デジタル
フィルタ１６による波形補正を実施した後のデータ、つ
まり波形干渉成分や雑音成分の除去等の補正演算が行わ
れた後のデータであるため、より高精度であるといえ
る。
徴は、デジタルフィルタ１６の出力を用いて位相誤差を
検出するためのフィードバック系のループに加えて、ア
ナログフィルタ１４の出力を用いて位相誤差を検出する
ためのフィードフォワード系のループを設け、後者のル
ープゲインを適応的に切り替えるゲイン制御機能を有す
る点である。アナログフィルタ１４の出力から求められ
る位相誤差は、演算がアナログで行われるため、デジタ
ルクロック遅延を小さくすることができるので、クロッ
ク抽出ループのゲインを大きくとることができる。しか
しながら、デジタルフィルタ１６による波形補正を実施
する前のデータを使用するため高精度であるとはいえな
い。一方、デジタルフィルタ１６の出力を用いて検出し
た位相誤差は、アナログフィルタ１４の出力を用いて検
出したものと比較して、フィルタ演算に要するクロック
サイクル数だけ、遅延が大きくなる。このためループゲ
インを小さくする必要がある。しかしながら、デジタル
フィルタ１６による波形補正を実施した後のデータ、つ
まり波形干渉成分や雑音成分の除去等の補正演算が行わ
れた後のデータであるため、より高精度であるといえ
る。
【００１９】そこで、図３のクロック抽出回路では、記
録媒体１１からの読み出し動作が開始すると同時に、こ
れら２つのループを同時に動作させる。このとき、フィ
ードフォワード系のループゲインがフィードバック系の
ループゲインと比較して十分大きくなるようにゲイン制
御する。すなわち、まず粗い引き込み動作を行う。次
に、ある程度時間が経過した後、フィードフォワード系
のループゲインがフィードバック系のループゲインに対
して小さくなるようにゲイン制御を行う。
録媒体１１からの読み出し動作が開始すると同時に、こ
れら２つのループを同時に動作させる。このとき、フィ
ードフォワード系のループゲインがフィードバック系の
ループゲインと比較して十分大きくなるようにゲイン制
御する。すなわち、まず粗い引き込み動作を行う。次
に、ある程度時間が経過した後、フィードフォワード系
のループゲインがフィードバック系のループゲインに対
して小さくなるようにゲイン制御を行う。
【００２０】以上のとおり、クロック抽出回路にデジタ
ルフィルタ１６の出力を用いるフィードバック系のルー
プとアナログフィルタ１４の出力を用いるフィードフォ
ワード系のループとを有する構成とし、フィードフォワ
ード系のループゲインを適応的に制御することで、より
高精度で高速な引き込みを行うことが可能となる。な
お、図３中に一点鎖線で示すように、デジタルフィルタ
１６の出力に代えてＡＤＣ１５の出力をフィードバック
系位相誤差検出部２０へ入力するようにしてもよい。
ルフィルタ１６の出力を用いるフィードバック系のルー
プとアナログフィルタ１４の出力を用いるフィードフォ
ワード系のループとを有する構成とし、フィードフォワ
ード系のループゲインを適応的に制御することで、より
高精度で高速な引き込みを行うことが可能となる。な
お、図３中に一点鎖線で示すように、デジタルフィルタ
１６の出力に代えてＡＤＣ１５の出力をフィードバック
系位相誤差検出部２０へ入力するようにしてもよい。
【００２１】図４は、図１〜図３中のゲイン制御信号の
生成例を示している。図４において、６１は記録媒体１
１からの記録データの読み出し動作を制御するためのコ
ントローラ、６２はクロックカウンタ、６３はレジス
タ、６４は比較器である。図４の例によれば、コントロ
ーラ６１からのリード開始信号に同期してクロック信号
のパルスをクロックカウンタ６２でカウントし、そのカ
ウント値とユーザが予めレジスタ６３に設定した値とが
等しくなった時に、第２の位相誤差検出部３０，３０
ａ，３０ｂのゲインを引き下げるように、ゲイン制御信
号をＬＯＷからＨＩに変化させる。
生成例を示している。図４において、６１は記録媒体１
１からの記録データの読み出し動作を制御するためのコ
ントローラ、６２はクロックカウンタ、６３はレジス
タ、６４は比較器である。図４の例によれば、コントロ
ーラ６１からのリード開始信号に同期してクロック信号
のパルスをクロックカウンタ６２でカウントし、そのカ
ウント値とユーザが予めレジスタ６３に設定した値とが
等しくなった時に、第２の位相誤差検出部３０，３０
ａ，３０ｂのゲインを引き下げるように、ゲイン制御信
号をＬＯＷからＨＩに変化させる。
【００２２】図５は、図１〜図３中のゲイン制御信号の
他の生成例を示している。図５において、７１はユーザ
が予め設定するしきい値（＋側及び−側）を格納するた
めのしきい値設定器、７２は第２の位相誤差検出部３
０，３０ａ，３０ｂで検出された位相誤差がしきい値設
定器７１の値で決定された範囲内に収まっているときに
ＨＩを出力するための比較器、７３は比較器７２の出力
がＨＩの期間であるサイクル数をカウントし、ＨＩの期
間が予め設定された長さだけ続いた場合にＨＩを出力す
るためのシーケンサである。図５の例によれば、粗い引
き込み動作が完了して第２の位相誤差検出部３０，３０
ａ，３０ｂにより検出された位相誤差が定常状態になっ
た時点で、そのゲインを引き下げるように、ゲイン制御
信号をＬＯＷからＨＩに変化させる。
他の生成例を示している。図５において、７１はユーザ
が予め設定するしきい値（＋側及び−側）を格納するた
めのしきい値設定器、７２は第２の位相誤差検出部３
０，３０ａ，３０ｂで検出された位相誤差がしきい値設
定器７１の値で決定された範囲内に収まっているときに
ＨＩを出力するための比較器、７３は比較器７２の出力
がＨＩの期間であるサイクル数をカウントし、ＨＩの期
間が予め設定された長さだけ続いた場合にＨＩを出力す
るためのシーケンサである。図５の例によれば、粗い引
き込み動作が完了して第２の位相誤差検出部３０，３０
ａ，３０ｂにより検出された位相誤差が定常状態になっ
た時点で、そのゲインを引き下げるように、ゲイン制御
信号をＬＯＷからＨＩに変化させる。
【００２３】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、従来のデジタル型フィードバック制御による第１の
クロック抽出部の他に、アナログ系のフィードフォワー
ド要素又はクロック遅延が少ないフィードバック要素を
用いて構成した第２のクロック抽出部を設け、かつ第２
のクロック抽出部のループゲインを適応的に制御調整で
きる構成としたので、安定で高速な位相引き込みを達成
できるクロック抽出回路を提供することができる。
ば、従来のデジタル型フィードバック制御による第１の
クロック抽出部の他に、アナログ系のフィードフォワー
ド要素又はクロック遅延が少ないフィードバック要素を
用いて構成した第２のクロック抽出部を設け、かつ第２
のクロック抽出部のループゲインを適応的に制御調整で
きる構成としたので、安定で高速な位相引き込みを達成
できるクロック抽出回路を提供することができる。
【図１】本発明に係るクロック抽出回路の構成例を示す
ブロック図である。
ブロック図である。
【図２】本発明に係るクロック抽出回路の他の構成例を
示すブロック図である。
示すブロック図である。
【図３】本発明に係るクロック抽出回路の更に他の構成
例を示すブロック図である。
例を示すブロック図である。
【図４】図１〜図３中のゲイン制御信号の生成例を示す
ブロック図である。
ブロック図である。
【図５】図１〜図３中のゲイン制御信号の他の生成例を
示すブロック図である。
示すブロック図である。
１１ 記録媒体 １２ 再生ヘッド １３ アンプ（増幅手段） １４ アナログフィルタ １５ ＡＤＣ（サンプリング手段） １６ デジタルフィルタ（波形補正手段） １７ ビタビ復号器 ２０ 位相誤差検出部（第１の位相誤差検出手段） ２１ 位相比較器 ２２ ＤＡＣ ３０，３０ａ，３０ｂ 位相誤差検出部（第２の位相誤
差検出手段） ３１，３１ａ 位相比較器 ３２ ＤＡＣ ３２ａ チャージポンプ ３３，３３ａ ゲイン制御部 ４０ 制御電圧生成部（制御信号生成手段） ４１ 加算器 ４２ ループフィルタ ５０ ＶＣＯ（発振手段） ６１ コントローラ ６２ クロックカウンタ ６３ レジスタ ６４ 比較器 ７１ しきい値設定器 ７２ 比較器 ７３ シーケンサ
差検出手段） ３１，３１ａ 位相比較器 ３２ ＤＡＣ ３２ａ チャージポンプ ３３，３３ａ ゲイン制御部 ４０ 制御電圧生成部（制御信号生成手段） ４１ 加算器 ４２ ループフィルタ ５０ ＶＣＯ（発振手段） ６１ コントローラ ６２ クロックカウンタ ６３ レジスタ ６４ 比較器 ７１ しきい値設定器 ７２ 比較器 ７３ シーケンサ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C053 FA23 HA40 JA30 KA07 KA11 KA12 5D044 BC01 BC02 CC01 CC04 GM12 GM13 GM18 GM40 5J106 BB04 CC02 CC21 CC37 DD17 DD36 DD38 GG01 GG06 HH01 KK02 KK08 5K047 AA02 CC12 GG11 MM38 MM43 MM46 MM50 MM60 MM63
Claims (5)
- 【請求項１】 記録媒体からの再生アナログ信号をもと
に記録データに同期したクロック信号を抽出するための
クロック抽出回路であって、 前記記録媒体からの再生アナログ信号の振幅を補正して
出力するための増幅手段と、 前記増幅手段の出力を入力とし波形等化して出力するた
めのアナログフィルタと、 前記クロック信号に従って前記アナログフィルタの出力
をサンプリングしデジタル信号に変換して出力するため
のサンプリング手段と、 前記サンプリング手段の出力を入力とし前記クロック信
号に従って波形補正を行って出力するための波形補正手
段と、 前記サンプリング手段の出力と前記波形補正手段の出力
のうち少なくとも１つを入力とし前記クロック信号との
位相誤差を検出して出力するための第１の位相誤差検出
手段と、 前記サンプリング手段の内部に設けられた比較器の出力
を入力とし前記クロック信号との位相誤差を検出して出
力するための第２の位相誤差検出手段と、 前記第１及び第２の位相誤差検出手段の各々の出力から
周波数制御信号を生成して出力するための制御信号生成
手段と、 前記制御信号生成手段の出力に応じて前記クロック信号
の周波数を変更して出力するための発振手段とを備え、 前記第２の位相誤差検出手段はゲイン制御信号によりゲ
イン調整が行われることを特徴とするクロック抽出回
路。 - 【請求項２】 記録媒体からの再生アナログ信号をもと
に記録データに同期したクロック信号を抽出するための
クロック抽出回路であって、 前記記録媒体からの再生アナログ信号の振幅を補正して
出力するための増幅手段と、 前記増幅手段の出力を入力とし波形等化して出力するた
めのアナログフィルタと、 前記クロック信号に従って前記アナログフィルタの出力
をサンプリングしデジタル信号に変換して出力するため
のサンプリング手段と、 前記サンプリング手段の出力を入力とし前記クロック信
号に従って波形補正を行って出力するための波形補正手
段と、 前記波形補正手段の出力を入力とし前記クロック信号と
の位相誤差を検出して出力するための第１の位相誤差検
出手段と、 前記サンプリング手段の出力を入力とし前記クロック信
号との位相誤差を検出して出力するための第２の位相誤
差検出手段と、 前記第１及び第２の位相誤差検出手段の各々の出力から
周波数制御信号を生成して出力するための制御信号生成
手段と、 前記制御信号生成手段の出力に応じて前記クロック信号
の周波数を変更して出力するための発振手段とを備え、 前記第２の位相誤差検出手段はゲイン制御信号によりゲ
イン調整が行われることを特徴とするクロック抽出回
路。 - 【請求項３】 記録媒体からの再生アナログ信号をもと
に記録データに同期したクロック信号を抽出するための
クロック抽出回路であって、 前記記録媒体からの再生アナログ信号の振幅を補正して
出力するための増幅手段と、 前記増幅手段の出力を入力とし波形等化して出力するた
めのアナログフィルタと、 前記クロック信号に従って前記アナログフィルタの出力
をサンプリングしデジタル信号に変換して出力するため
のサンプリング手段と、 前記サンプリング手段の出力を入力とし前記クロック信
号に従って波形補正を行って出力するための波形補正手
段と、 前記サンプリング手段の出力と前記波形補正手段の出力
のうち少なくとも１つを入力とし前記クロック信号との
位相誤差を検出して出力するための第１の位相誤差検出
手段と、 前記アナログフィルタの出力を入力とし前記クロック信
号との位相誤差を検出して出力するための第２の位相誤
差検出手段と、 前記第１及び第２の位相誤差検出手段の各々の出力から
周波数制御信号を生成して出力するための制御信号生成
手段と、 前記制御信号生成手段の出力に応じて前記クロック信号
の周波数を変更して出力するための発振手段とを備え、 前記第２の位相誤差検出手段はゲイン制御信号によりゲ
イン調整が行われることを特徴とするクロック抽出回
路。 - 【請求項４】 請求項１〜３のいずれか１項に記載のク
ロック抽出回路において、 前記ゲイン制御信号は、前記記録媒体からの記録データ
の読み出し動作が開始した後に一定の時間が経過した時
点で前記第２の位相誤差検出手段のゲインを引き下げる
ように構成されたことを特徴とするクロック抽出回路。 - 【請求項５】 請求項１〜３のいずれか１項に記載のク
ロック抽出回路において、 前記ゲイン制御信号は、前記第２の位相誤差検出手段に
より検出された位相誤差が定常状態になった時点で前記
第２の位相誤差検出手段のゲインを引き下げるように構
成されたことを特徴とするクロック抽出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000205304A JP2002025202A (ja) | 2000-07-06 | 2000-07-06 | クロック抽出回路 |
| US09/899,231 US6873668B2 (en) | 2000-07-06 | 2001-07-06 | Clock recovery circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000205304A JP2002025202A (ja) | 2000-07-06 | 2000-07-06 | クロック抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002025202A true JP2002025202A (ja) | 2002-01-25 |
Family
ID=18702416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000205304A Pending JP2002025202A (ja) | 2000-07-06 | 2000-07-06 | クロック抽出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6873668B2 (ja) |
| JP (1) | JP2002025202A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007082154A (ja) * | 2005-09-16 | 2007-03-29 | Fujitsu Ltd | データ再生回路 |
| US7616726B2 (en) | 2005-03-11 | 2009-11-10 | Hitachi, Ltd. | Optical disk apparatus and PLL circuit |
| JP2010186548A (ja) * | 2010-04-05 | 2010-08-26 | Hitachi Ltd | 情報再生装置及び再生信号処理回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1333583A1 (de) * | 2001-12-19 | 2003-08-06 | Siemens Aktiengesellschaft | Breitbandiger Sigma-Delta-Modulator |
| JP3804650B2 (ja) * | 2003-10-02 | 2006-08-02 | 日本電気株式会社 | デジタルｐｌｌ回路およびこれを用いた情報記録装置 |
| US7323922B1 (en) * | 2004-07-20 | 2008-01-29 | Analog Devices, Inc. | Digitally controlled gain stage having an analogue control input |
| US7135905B2 (en) * | 2004-10-12 | 2006-11-14 | Broadcom Corporation | High speed clock and data recovery system |
| US7557671B2 (en) * | 2007-02-08 | 2009-07-07 | Panasonic Corporation | Real time VCO gain non linearity calibration |
| JP4303760B2 (ja) * | 2007-02-16 | 2009-07-29 | 富士通株式会社 | Ａｄ変換制御装置、光受信装置および光受信方法 |
| JP2008282506A (ja) * | 2007-05-14 | 2008-11-20 | Hitachi Ltd | 再生信号処理回路、再生信号処理方法及び光ディスクドライブ |
| GB2520650B (en) * | 2009-07-23 | 2015-11-04 | Coreoptics Inc | Clock recovery for optical transmission systems |
| EP2432128A1 (en) * | 2010-09-17 | 2012-03-21 | Nokia Siemens Networks Oy | Method and system for clock recovery with adaptive loop gain control |
| US8289821B1 (en) * | 2010-12-21 | 2012-10-16 | Western Digital (Fremont), Llc | Method and system for pulsing EAMR disk drives |
| GB201322649D0 (en) | 2013-12-20 | 2014-02-05 | Ibm | Clock recovery method and apparatus |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0963206A (ja) | 1995-08-22 | 1997-03-07 | Toshiba Corp | データ再生装置における識別用クロックの同期方法およびデータ再生装置 |
| JP3350349B2 (ja) * | 1995-09-26 | 2002-11-25 | 株式会社日立製作所 | ディジタル情報信号再生回路及びディジタル情報装置 |
| US6249557B1 (en) * | 1997-03-04 | 2001-06-19 | Level One Communications, Inc. | Apparatus and method for performing timing recovery |
| JP3308846B2 (ja) | 1997-03-14 | 2002-07-29 | 株式会社東芝 | 位相同期回路及び記録再生装置 |
| JPH11328874A (ja) | 1998-05-12 | 1999-11-30 | Matsushita Electric Ind Co Ltd | データ再生装置におけるクロック再生装置 |
| WO2002005428A2 (en) * | 2000-07-10 | 2002-01-17 | Silicon Laboratories, Inc. | Digitally-synthesized loop filter circuit particularly useful for a phase locked loop |
-
2000
- 2000-07-06 JP JP2000205304A patent/JP2002025202A/ja active Pending
-
2001
- 2001-07-06 US US09/899,231 patent/US6873668B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007082154A (ja) * | 2005-09-16 | 2007-03-29 | Fujitsu Ltd | データ再生回路 |
| JP4668750B2 (ja) * | 2005-09-16 | 2011-04-13 | 富士通株式会社 | データ再生回路 |
| JP2010186548A (ja) * | 2010-04-05 | 2010-08-26 | Hitachi Ltd | 情報再生装置及び再生信号処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020003847A1 (en) | 2002-01-10 |
| US6873668B2 (en) | 2005-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041209 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050517 |