JP2001016192A - デジタルクロック信号復元回路及びその方法 - Google Patents
デジタルクロック信号復元回路及びその方法Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 ノイズに強く、誤動作の恐れがないデジタル
クロック信号復元回路及びその方法を提供する。 【解決手段】 入力されるアナログ信号をデジタルデー
タに変換し、入力信号の中心値を追従する２値化レベル
により補正されたデジタルデータを提供するアナログ−
デジタル変換器及び非対称性補正器と、前記補正された
デジタルデータから周波数エラーを検出する周波数エラ
ー検出器と、前記補正されたデジタルデータから位相エ
ラーを検出する位相エラー検出器と、前記周波数エラー
及び前記位相エラーを制御電圧として提供するデジタル
ローパスフィルタと、前記制御電圧に応じて周波数及び
位相が可変させたシステムクロック信号を発生して前記
各構成要素の駆動クロック信号として提供するクロック
信号発生器とを含む。
クロック信号復元回路及びその方法を提供する。 【解決手段】 入力されるアナログ信号をデジタルデー
タに変換し、入力信号の中心値を追従する２値化レベル
により補正されたデジタルデータを提供するアナログ−
デジタル変換器及び非対称性補正器と、前記補正された
デジタルデータから周波数エラーを検出する周波数エラ
ー検出器と、前記補正されたデジタルデータから位相エ
ラーを検出する位相エラー検出器と、前記周波数エラー
及び前記位相エラーを制御電圧として提供するデジタル
ローパスフィルタと、前記制御電圧に応じて周波数及び
位相が可変させたシステムクロック信号を発生して前記
各構成要素の駆動クロック信号として提供するクロック
信号発生器とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はクロック信号復元に
係り、特に光ディスク記録及び／または再生装置におけ
るデジタルクロック信号復元回路及びその方法に関す
る。
係り、特に光ディスク記録及び／または再生装置におけ
るデジタルクロック信号復元回路及びその方法に関す
る。
【０００２】
【従来の技術】コンパクトディスク（ＣＤ）またはデジ
タルバーサタイルディスク（ＤＶＤ）などの光ディスク
記録及び／または再生装置において、再生信号とシステ
ムクロック信号との同期を合わせる過程が必要であり、
この過程を実行する回路が位相制御ループ（Phase Lock
ed Loop；ＰＬＬ）回路である。
タルバーサタイルディスク（ＤＶＤ）などの光ディスク
記録及び／または再生装置において、再生信号とシステ
ムクロック信号との同期を合わせる過程が必要であり、
この過程を実行する回路が位相制御ループ（Phase Lock
ed Loop；ＰＬＬ）回路である。
【０００３】位相制御ループ回路は、入力信号に対し所
定の周波数にて発振する電圧制御発振器（Voltage Cont
rolled Oscillator、以下、ＶＣＯ）でシステムクロッ
ク信号を生成した後に、このクロック信号の周波数を可
変させて可変されたシステムクロック信号と入力信号と
の位相を制御している。一般に、位相制御ループ回路
は、ＶＣＯの発振周波数と入力信号の周波数との差分を
計算して周波数制御を先に行った後に、ＶＣＯの発振周
波数と入力信号の周波数との差分が所定範囲内にあれば
位相制御を開始する構造となっている。
定の周波数にて発振する電圧制御発振器（Voltage Cont
rolled Oscillator、以下、ＶＣＯ）でシステムクロッ
ク信号を生成した後に、このクロック信号の周波数を可
変させて可変されたシステムクロック信号と入力信号と
の位相を制御している。一般に、位相制御ループ回路
は、ＶＣＯの発振周波数と入力信号の周波数との差分を
計算して周波数制御を先に行った後に、ＶＣＯの発振周
波数と入力信号の周波数との差分が所定範囲内にあれば
位相制御を開始する構造となっている。
【０００４】図１は、位相制御ループ回路を使って具現
された従来の光ディスクのクロック信号復元回路のブロ
ック構成図である。これを参照すると、従来の光ディス
クのクロック信号復元回路は、２値化回路１１０、周波
数エラー検出器１２０、位相エラー検出器１３０、ロー
パスフィルタ（以下、ＬＰＦ）１４０及びＶＣＯ１５０
とで構成されている。
された従来の光ディスクのクロック信号復元回路のブロ
ック構成図である。これを参照すると、従来の光ディス
クのクロック信号復元回路は、２値化回路１１０、周波
数エラー検出器１２０、位相エラー検出器１３０、ロー
パスフィルタ（以下、ＬＰＦ）１４０及びＶＣＯ１５０
とで構成されている。
【０００５】前記２値化回路１１０は、光ディスク１０
０から読み出されたアナログ信号と２値化レベルとを比
較し２値化された信号を出力する。ここで、２値化回路
１１０は、比較器からなりうる。前記周波数エラー検出
器１２０は、２値化された信号とＶＣＯ１５０で生成さ
れたシステムクロック信号との周波数ずれを検出してＬ
ＰＦ１４０に提供する。 前記ＬＰＦ１４０は、前記周
波数ずれに該当する制御電圧をＶＣＯ１５０に提供す
る。前記位相エラー検出器１３０は、周波数エラー検出
器１２０で検出された周波数ずれが所定範囲内にあれ
ば、２値化された信号とシステムクロック信号との位相
差を検出してＬＰＦ１４０に提供する。前記ＬＰＦ１４
０は前記位相差に該当する制御電圧をＶＣＯ１５０に提
供する。前記ＶＣＯ１５０は、ＬＰＦ１４０からの制御
電圧信号に基づき、入力信号に同期されたシステムクロ
ック信号を発生する。
０から読み出されたアナログ信号と２値化レベルとを比
較し２値化された信号を出力する。ここで、２値化回路
１１０は、比較器からなりうる。前記周波数エラー検出
器１２０は、２値化された信号とＶＣＯ１５０で生成さ
れたシステムクロック信号との周波数ずれを検出してＬ
ＰＦ１４０に提供する。 前記ＬＰＦ１４０は、前記周
波数ずれに該当する制御電圧をＶＣＯ１５０に提供す
る。前記位相エラー検出器１３０は、周波数エラー検出
器１２０で検出された周波数ずれが所定範囲内にあれ
ば、２値化された信号とシステムクロック信号との位相
差を検出してＬＰＦ１４０に提供する。前記ＬＰＦ１４
０は前記位相差に該当する制御電圧をＶＣＯ１５０に提
供する。前記ＶＣＯ１５０は、ＬＰＦ１４０からの制御
電圧信号に基づき、入力信号に同期されたシステムクロ
ック信号を発生する。
【０００６】従来には、２値化回路１１０及びＬＰＦ１
４０がいずれもアナログ構成となっていたが故に、この
ＬＰＦ１４０を通過しながら生じる雑音が原因となって
性能の低下が招かれていた。しかも、アナログフィルタ
では、２値化回路１１０で２値化レベルを入力信号に対
応して補正する機能及びＬＰＦ１４０で倍速モードに対
応した機能が具現し難かった。
４０がいずれもアナログ構成となっていたが故に、この
ＬＰＦ１４０を通過しながら生じる雑音が原因となって
性能の低下が招かれていた。しかも、アナログフィルタ
では、２値化回路１１０で２値化レベルを入力信号に対
応して補正する機能及びＬＰＦ１４０で倍速モードに対
応した機能が具現し難かった。
【０００７】すなわち、２値化回路１１０で光ディスク
から読み出された信号を２値化させるためには、入力さ
れるアナログ信号の中心値を追従する回路をＬＰＦを使
って具現する必要がある。しかし、アナログフィルタを
使用する場合、周波数帯域が自由に可変できないだけで
なく、いくらきめ細かいフィルタを作っても、信号にノ
イズが混入してしまう短所がある。
から読み出された信号を２値化させるためには、入力さ
れるアナログ信号の中心値を追従する回路をＬＰＦを使
って具現する必要がある。しかし、アナログフィルタを
使用する場合、周波数帯域が自由に可変できないだけで
なく、いくらきめ細かいフィルタを作っても、信号にノ
イズが混入してしまう短所がある。
【０００８】特に、最近注目されているＰＲＭＬ（Part
ial Response Maximum Likelyhood）方式を採用する２
値化回路は、アナログ信号をデジタル変換処理して得ら
れたサンプリングされたデータを使って入力信号の統計
的特性に最適な２進信号を出力する構造となっている。
ところが、このためには、アナログ信号の中心値をアナ
ログ−デジタル変換処理をして得られたサンプリング値
を使って補正してやる機能及び補正されたアナログ信号
の中心値を使ってサンプリングされたデータとシステム
出力信号との同期を合わせる機能が必要であるが、アナ
ログ構成ではこれらの機能が具現し難い。
ial Response Maximum Likelyhood）方式を採用する２
値化回路は、アナログ信号をデジタル変換処理して得ら
れたサンプリングされたデータを使って入力信号の統計
的特性に最適な２進信号を出力する構造となっている。
ところが、このためには、アナログ信号の中心値をアナ
ログ−デジタル変換処理をして得られたサンプリング値
を使って補正してやる機能及び補正されたアナログ信号
の中心値を使ってサンプリングされたデータとシステム
出力信号との同期を合わせる機能が必要であるが、アナ
ログ構成ではこれらの機能が具現し難い。
【０００９】さらに、周波数エラー及び位相エラーをＶ
ＣＯ１５０の制御電圧として提供するＬＰＦ１４０も同
じく、アナログ回路にて具現される場合、周波数帯域が
自由に可変できないだけでなく、信号にノイズが混入す
る恐れがあるため、最近開発されている高倍速モードに
対応した光ディスク製品に適用するには無理がある。
ＣＯ１５０の制御電圧として提供するＬＰＦ１４０も同
じく、アナログ回路にて具現される場合、周波数帯域が
自由に可変できないだけでなく、信号にノイズが混入す
る恐れがあるため、最近開発されている高倍速モードに
対応した光ディスク製品に適用するには無理がある。
【００１０】
【発明が解決しようとする課題】本発明は上記事情に鑑
みて成されたものであり、その目的は、２値化回路及び
ＬＰＦをデジタル構成にて具現するデジタルクロック信
号復元回路を提供することである。
みて成されたものであり、その目的は、２値化回路及び
ＬＰＦをデジタル構成にて具現するデジタルクロック信
号復元回路を提供することである。
【００１１】本発明の他の目的は、光ディスクから読み
出されたアナログ信号を非対称性を補正して２値化さ
せ、補正された２値化信号をデジタル信号処理してクロ
ック信号を復元する方法を提供することである。
出されたアナログ信号を非対称性を補正して２値化さ
せ、補正された２値化信号をデジタル信号処理してクロ
ック信号を復元する方法を提供することである。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係るデジタルクロック信号復元回路は、入
力信号に同期されたシステムクロック信号を復元する回
路であって、入力されるアナログ信号をデジタルデータ
に変換し、入力信号の中心値を追従する２値化レベルに
より補正されたデジタルデータを提供するアナログ−デ
ジタル変換器及び非対称性補正器と、前記補正されたデ
ジタルデータから周波数エラーを検出する周波数エラー
検出器と、前記補正されたデジタルデータから位相エラ
ーを検出する位相エラー検出器と、前記周波数エラー及
び前記位相エラーを制御電圧として提供するデジタルロ
ーパスフィルタと、前記制御電圧に応じて周波数及び位
相を可変させたシステムクロック信号を発生して前記各
構成要素の駆動クロック信号として提供するクロック信
号発生器とを含むことを特徴としている。
に、本発明に係るデジタルクロック信号復元回路は、入
力信号に同期されたシステムクロック信号を復元する回
路であって、入力されるアナログ信号をデジタルデータ
に変換し、入力信号の中心値を追従する２値化レベルに
より補正されたデジタルデータを提供するアナログ−デ
ジタル変換器及び非対称性補正器と、前記補正されたデ
ジタルデータから周波数エラーを検出する周波数エラー
検出器と、前記補正されたデジタルデータから位相エラ
ーを検出する位相エラー検出器と、前記周波数エラー及
び前記位相エラーを制御電圧として提供するデジタルロ
ーパスフィルタと、前記制御電圧に応じて周波数及び位
相を可変させたシステムクロック信号を発生して前記各
構成要素の駆動クロック信号として提供するクロック信
号発生器とを含むことを特徴としている。
【００１３】前記他の目的を達成するために、本発明に
係るデジタルクロック信号復元方法は、位相制御ループ
回路によって入力信号に同期されたシステムクロック信
号を復元する方法であって、入力されるアナログ信号を
デジタルデータに変換し、入力信号の中心値を追従する
２値化レベルにより補正されたデジタルデータを提供す
る段階と、前記補正されたデジタルデータから周波数エ
ラーを検出する段階と、前記補正されたデジタルデータ
から位相エラーを検出する段階と、前記位相エラーを低
周波フィルタリングして前記周波数エラーと共に前記位
相制御ループ回路の制御電圧として提供する段階とを含
むことを特徴としている。
係るデジタルクロック信号復元方法は、位相制御ループ
回路によって入力信号に同期されたシステムクロック信
号を復元する方法であって、入力されるアナログ信号を
デジタルデータに変換し、入力信号の中心値を追従する
２値化レベルにより補正されたデジタルデータを提供す
る段階と、前記補正されたデジタルデータから周波数エ
ラーを検出する段階と、前記補正されたデジタルデータ
から位相エラーを検出する段階と、前記位相エラーを低
周波フィルタリングして前記周波数エラーと共に前記位
相制御ループ回路の制御電圧として提供する段階とを含
むことを特徴としている。
【００１４】
【発明の実施の形態】以下、添付した図面に基づき、本
発明に係るデジタルクロック信号復元回路及びその方法
の好適な実施例について説明する。
発明に係るデジタルクロック信号復元回路及びその方法
の好適な実施例について説明する。
【００１５】図２は、本発明に係るデジタルクロック信
号復元回路のブロック構成図である。これを参照する
と、本発明に係るデジタルクロック信号復元回路は、ア
ナログ−デジタル変換器２１０、非対称性補正器２２
０、周波数エラー検出器２３０、位相エラー検出器２４
０、デジタルＬＰＦ２５０、デジタル−アナログ変換器
２６０及びＶＣＯ２７０で構成されている。
号復元回路のブロック構成図である。これを参照する
と、本発明に係るデジタルクロック信号復元回路は、ア
ナログ−デジタル変換器２１０、非対称性補正器２２
０、周波数エラー検出器２３０、位相エラー検出器２４
０、デジタルＬＰＦ２５０、デジタル−アナログ変換器
２６０及びＶＣＯ２７０で構成されている。
【００１６】前記アナログ−デジタル変換器２１０は、
光ディスク２００から読み出されたアナログ信号をデジ
タルデータに変換する。前記非対称性補正器２２０は、
最適の状態で２値化可能に入力信号の統計的な特性に応
じて補正された２値化レベルを生成し、補正された２値
化レベルに応じてアナログ−デジタル変換器２１０から
のデジタルデータの２値化レベルを補正してこれを周波
数エラー検出器２３０及び位相エラー検出器２４０に提
供する。前記周波数エラー検出器２３０は、非対称性補
正器２２０を介して提供される入力信号とＶＣＯ２７０
で生成されるシステムクロック信号との周波数ずれを求
めて周波数エラー信号を出力する。前記位相エラー検出
器２４０は、周波数エラー検出器２３０の出力信号に基
づき、システムクロック信号と入力信号との同期がある
程度合わせられたなら、僅かな位相ずれを求めて入力信
号とシステムクロック信号との位相を正確に合わせる。
すなわち、周波数エラー検出器２３０から出力される周
波数エラー信号が先にデジタルＬＰＦ２５０に提供さ
れ、システムクロック信号と入力信号との周波数ずれが
所定範囲内にあれば、位相エラー検出器２４０から出力
される位相エラー信号がデジタルＬＰＦ２５０に提供さ
れる。
光ディスク２００から読み出されたアナログ信号をデジ
タルデータに変換する。前記非対称性補正器２２０は、
最適の状態で２値化可能に入力信号の統計的な特性に応
じて補正された２値化レベルを生成し、補正された２値
化レベルに応じてアナログ−デジタル変換器２１０から
のデジタルデータの２値化レベルを補正してこれを周波
数エラー検出器２３０及び位相エラー検出器２４０に提
供する。前記周波数エラー検出器２３０は、非対称性補
正器２２０を介して提供される入力信号とＶＣＯ２７０
で生成されるシステムクロック信号との周波数ずれを求
めて周波数エラー信号を出力する。前記位相エラー検出
器２４０は、周波数エラー検出器２３０の出力信号に基
づき、システムクロック信号と入力信号との同期がある
程度合わせられたなら、僅かな位相ずれを求めて入力信
号とシステムクロック信号との位相を正確に合わせる。
すなわち、周波数エラー検出器２３０から出力される周
波数エラー信号が先にデジタルＬＰＦ２５０に提供さ
れ、システムクロック信号と入力信号との周波数ずれが
所定範囲内にあれば、位相エラー検出器２４０から出力
される位相エラー信号がデジタルＬＰＦ２５０に提供さ
れる。
【００１７】前記デジタルＬＰＦ２５０は、エラー信号
をデジタル電圧データに変換処理する。前記デジタル−
アナログ変換器２６０は、前記デジタル電圧データをア
ナログ電圧信号に変換処理してＶＣＯ２７０の制御電圧
信号として出力する。前記ＶＣＯ２７０は制御電圧信号
に基づき入力信号に同期された基準周波数のシステムク
ロック信号を発生させて、図示はしていないが、アナロ
グ−デジタル変換器２１０、非対称性補正器２２０、周
波数エラー検出器２３０、位相エラー検出器２４０、デ
ジタルＬＰＦ２５０に駆動クロック信号として提供す
る。
をデジタル電圧データに変換処理する。前記デジタル−
アナログ変換器２６０は、前記デジタル電圧データをア
ナログ電圧信号に変換処理してＶＣＯ２７０の制御電圧
信号として出力する。前記ＶＣＯ２７０は制御電圧信号
に基づき入力信号に同期された基準周波数のシステムク
ロック信号を発生させて、図示はしていないが、アナロ
グ−デジタル変換器２１０、非対称性補正器２２０、周
波数エラー検出器２３０、位相エラー検出器２４０、デ
ジタルＬＰＦ２５０に駆動クロック信号として提供す
る。
【００１８】図３は、図２に示された非対称性補正器２
２０の詳細回路図である。これを参照すると、非対称性
補正器２２０は、符号判断器２２１、アップ／ダウンカ
ウンター２２２、比較器２２３、２値化レベル発生器２
２４及び加算器２２５で構成される。
２０の詳細回路図である。これを参照すると、非対称性
補正器２２０は、符号判断器２２１、アップ／ダウンカ
ウンター２２２、比較器２２３、２値化レベル発生器２
２４及び加算器２２５で構成される。
【００１９】前記符号判断器２２１は、図２に示された
アナログ−デジタル変換器２１０からのデジタルデータ
の符号がポジティブか、またはネガティブかを判断して
その結果をアップ／ダウンカウンター２２２に提供す
る。前記アップ／ダウンカウンター２２２は、前記符号
判断器２２１の符号判断の結果がポジティブである場合
にはカウント値を増し続ける一方、ネガティブである場
合にはカウント値を減らし続ける。入力信号の統計的な
特性に応じて、アナログ−デジタル変換処理を通じて得
られたサンプリングデータが２値化レベルにおいてポジ
ティブかまたはネガティブのいずれか一方に偏った状態
で入力されると、サンプリングデータにおいてポジティ
ブか、またはネガティブが相対的に多く検出される。結
果として、アップ／ダウンカウンター２２２は入力信号
の非対称性に応じてカウント値が増減する。前記比較器
２２３は、アップ／ダウンカウンター２２２のカウント
値が基準値以上に増加、またはそれ以下に減少するかを
比較して、増加値または減少値を２値化レベル発生器２
２４に提供する。前記２値化レベル発生器２２４は、比
較器２２３からの増加値または減少値に基づき符号判断
用２値化レベルを補正して、補正された２値化レベルを
発生する。前記加算器２２５は、補正された２値化レベ
ルに入力信号であるアナログ−デジタル変換器２１０か
らのサンプリングデータを加算して、補正されたデジタ
ルデータを周波数検出器２３０及び位相エラー検出器２
４０に提供する。これにより入力信号の非対称性が補正
される。ここで、前記加算器２２５は補正器とも指称で
き、前記比較器２２３は２値化レベル発生器２２４の内
部に構成できる。
アナログ−デジタル変換器２１０からのデジタルデータ
の符号がポジティブか、またはネガティブかを判断して
その結果をアップ／ダウンカウンター２２２に提供す
る。前記アップ／ダウンカウンター２２２は、前記符号
判断器２２１の符号判断の結果がポジティブである場合
にはカウント値を増し続ける一方、ネガティブである場
合にはカウント値を減らし続ける。入力信号の統計的な
特性に応じて、アナログ−デジタル変換処理を通じて得
られたサンプリングデータが２値化レベルにおいてポジ
ティブかまたはネガティブのいずれか一方に偏った状態
で入力されると、サンプリングデータにおいてポジティ
ブか、またはネガティブが相対的に多く検出される。結
果として、アップ／ダウンカウンター２２２は入力信号
の非対称性に応じてカウント値が増減する。前記比較器
２２３は、アップ／ダウンカウンター２２２のカウント
値が基準値以上に増加、またはそれ以下に減少するかを
比較して、増加値または減少値を２値化レベル発生器２
２４に提供する。前記２値化レベル発生器２２４は、比
較器２２３からの増加値または減少値に基づき符号判断
用２値化レベルを補正して、補正された２値化レベルを
発生する。前記加算器２２５は、補正された２値化レベ
ルに入力信号であるアナログ−デジタル変換器２１０か
らのサンプリングデータを加算して、補正されたデジタ
ルデータを周波数検出器２３０及び位相エラー検出器２
４０に提供する。これにより入力信号の非対称性が補正
される。ここで、前記加算器２２５は補正器とも指称で
き、前記比較器２２３は２値化レベル発生器２２４の内
部に構成できる。
【００２０】一方、位相エラーは、システムクロック信
号の位相と入力信号の位相とがどれほどずれているかを
表わす。位相エラー検出の原理は、図４に示されたよう
に、もし入力信号とシステムクロック信号とが正確に同
期されているなら、入力信号がサンプリングされる時点
での信号は正確に０を指すのであろうが、位相エラーが
生じた場合には符号が変わる時点で信号が正確に０を指
さない。従って、位相エラーが生じた場合には符号が変
わる時点前後のデータを入力して絶対値を取った後に、
絶対値の小さいデータを位相エラーとして出力する。す
なわち、符号が変わる両時点での絶対値が小さいサンプ
リングデータ値が位相エラーとなる。
号の位相と入力信号の位相とがどれほどずれているかを
表わす。位相エラー検出の原理は、図４に示されたよう
に、もし入力信号とシステムクロック信号とが正確に同
期されているなら、入力信号がサンプリングされる時点
での信号は正確に０を指すのであろうが、位相エラーが
生じた場合には符号が変わる時点で信号が正確に０を指
さない。従って、位相エラーが生じた場合には符号が変
わる時点前後のデータを入力して絶対値を取った後に、
絶対値の小さいデータを位相エラーとして出力する。す
なわち、符号が変わる両時点での絶対値が小さいサンプ
リングデータ値が位相エラーとなる。
【００２１】図４に示されたように、位相エラー値は実
質的にｂ’に相当する値であり、符号が変わる時点での
信号が線形的であると仮定すると、ｂ’の値を直接的に
知ることができない。しかし、三角形ａｂｃと三角形
ａ’ｂ’ｃ’とが相似ているため、ａ’の値（サンプリ
ングデータ値）を代わりに取って位相エラーの値として
使用できる。
質的にｂ’に相当する値であり、符号が変わる時点での
信号が線形的であると仮定すると、ｂ’の値を直接的に
知ることができない。しかし、三角形ａｂｃと三角形
ａ’ｂ’ｃ’とが相似ているため、ａ’の値（サンプリ
ングデータ値）を代わりに取って位相エラーの値として
使用できる。
【００２２】図５は、図２に示された位相エラー検出器
２４０の詳細ブロック図である。これを参照すると、位
相エラー検出器２４０は、第１及び第２絶対値回路２４
１及び２４３、遅延器２４２、比較器２４４、反転器２
４５及び選択器２４６で構成される。
２４０の詳細ブロック図である。これを参照すると、位
相エラー検出器２４０は、第１及び第２絶対値回路２４
１及び２４３、遅延器２４２、比較器２４４、反転器２
４５及び選択器２４６で構成される。
【００２３】前記第１絶対値回路２４１は、図２に示さ
れた非対称性補正器２２０から符号が変わる時点でサン
プリングデータＡ（Ｎ）を入力されてサンプリングデー
タＡ（Ｎ）の絶対値を提供する。前記第２絶対値回路２
４３は、遅延器２４２を介して提供される非対称性補正
器２２０から符号が変わる時点での直前のサンプリング
データＡ（Ｎ−１）を入力されて直前のサンプリングデ
ータＡ（Ｎ−１）の絶対値を提供する。ここで、前記遅
延器２４２は、例えば、入力信号を１クロック周期分遅
延させるＤフリップフロップにて構成できる。
れた非対称性補正器２２０から符号が変わる時点でサン
プリングデータＡ（Ｎ）を入力されてサンプリングデー
タＡ（Ｎ）の絶対値を提供する。前記第２絶対値回路２
４３は、遅延器２４２を介して提供される非対称性補正
器２２０から符号が変わる時点での直前のサンプリング
データＡ（Ｎ−１）を入力されて直前のサンプリングデ
ータＡ（Ｎ−１）の絶対値を提供する。ここで、前記遅
延器２４２は、例えば、入力信号を１クロック周期分遅
延させるＤフリップフロップにて構成できる。
【００２４】前記比較器２４４は、第１絶対値回路２４
１からのＡ（Ｎ）の絶対値と第２絶対値回路２４３から
のＡ（Ｎ−１）の絶対値とを比較して、絶対値が小さい
信号が選択されるように選択制御信号を選択器２４６に
提供する。すなわち、Ａ（Ｎ）の絶対値が小さければロ
ジック“ロー”信号を提供し、Ａ（Ｎ−１）の絶対値が
小さければロジック“ハイ”信号を提供する。
１からのＡ（Ｎ）の絶対値と第２絶対値回路２４３から
のＡ（Ｎ−１）の絶対値とを比較して、絶対値が小さい
信号が選択されるように選択制御信号を選択器２４６に
提供する。すなわち、Ａ（Ｎ）の絶対値が小さければロ
ジック“ロー”信号を提供し、Ａ（Ｎ−１）の絶対値が
小さければロジック“ハイ”信号を提供する。
【００２５】前記選択器２４６は、比較器２４４からの
選択制御信号に基づき位相エラーを出力する。すなわ
ち、選択制御信号としてＡ（Ｎ）の絶対値が小さいとの
ロジック“ロー”信号が提供されると、反転器２４５か
らの、符号が常時ネガティブであるＡ（Ｎ）の絶対値を
位相エラーとして出力し、その一方、選択制御信号とし
てＡ（Ｎ−１）の絶対値が小さいとのロジック“ハイ”
信号が提供されると、第２絶対値回路２４３からの、Ａ
（Ｎ−１）の絶対値を位相エラーとして出力する。ここ
で、前記反転器２４５は、例えば、Ａ（Ｎ）の絶対値と
“−１”の値とを乗算する乗算器で構成できる。
選択制御信号に基づき位相エラーを出力する。すなわ
ち、選択制御信号としてＡ（Ｎ）の絶対値が小さいとの
ロジック“ロー”信号が提供されると、反転器２４５か
らの、符号が常時ネガティブであるＡ（Ｎ）の絶対値を
位相エラーとして出力し、その一方、選択制御信号とし
てＡ（Ｎ−１）の絶対値が小さいとのロジック“ハイ”
信号が提供されると、第２絶対値回路２４３からの、Ａ
（Ｎ−１）の絶対値を位相エラーとして出力する。ここ
で、前記反転器２４５は、例えば、Ａ（Ｎ）の絶対値と
“−１”の値とを乗算する乗算器で構成できる。
【００２６】すなわち、位相エラー値がサンプリングデ
ータＡ（Ｎ）で検出された場合、入力信号の位相がシス
テムクロック信号の位相よりも先立つため、システムク
ロック信号の周期が長くなるように位相エラーに該当す
るＡ（Ｎ）の絶対値の符号をネガティブに変えて、ネガ
ティブに変えられたＡ（Ｎ）の絶対値を図２に示された
デジタルＬＰＦ２５０及びデジタル−アナログ変換器２
６０を介してＶＣＯ２７０の制御電圧として提供する。
その一方、位相エラー値が直前のサンプリングデータＡ
（Ｎ−１）で検出された場合、入力信号の位相がシステ
ムクロック信号の位相よりも遅れるため、システムクロ
ック信号の周期が短くなるようにＡ（Ｎ−１）の絶対値
の符号を変えず、デジタルＬＰＦ２５０及びデジタル−
アナログ変換器２６０を介してＶＣＯ２７０の制御電圧
として提供する。
ータＡ（Ｎ）で検出された場合、入力信号の位相がシス
テムクロック信号の位相よりも先立つため、システムク
ロック信号の周期が長くなるように位相エラーに該当す
るＡ（Ｎ）の絶対値の符号をネガティブに変えて、ネガ
ティブに変えられたＡ（Ｎ）の絶対値を図２に示された
デジタルＬＰＦ２５０及びデジタル−アナログ変換器２
６０を介してＶＣＯ２７０の制御電圧として提供する。
その一方、位相エラー値が直前のサンプリングデータＡ
（Ｎ−１）で検出された場合、入力信号の位相がシステ
ムクロック信号の位相よりも遅れるため、システムクロ
ック信号の周期が短くなるようにＡ（Ｎ−１）の絶対値
の符号を変えず、デジタルＬＰＦ２５０及びデジタル−
アナログ変換器２６０を介してＶＣＯ２７０の制御電圧
として提供する。
【００２７】図６は、図２に示されたデジタルＬＰＦ２
５０の詳細回路図である。これを参照すると、前記デジ
タルローパスフィルタ２５０は、第１及び第２デジタル
フィルタ２５１及び２５５、第１、第２及び第３Ｄフリ
ップフロップ（Ｄ Ｆ／Ｆにて記されている）２５２、
２５６及び２５９、第１及び第２乗算器２５３及び２５
７、第１及び第２加算器２５４及び２５８で構成され
る。
５０の詳細回路図である。これを参照すると、前記デジ
タルローパスフィルタ２５０は、第１及び第２デジタル
フィルタ２５１及び２５５、第１、第２及び第３Ｄフリ
ップフロップ（Ｄ Ｆ／Ｆにて記されている）２５２、
２５６及び２５９、第１及び第２乗算器２５３及び２５
７、第１及び第２加算器２５４及び２５８で構成され
る。
【００２８】図６において、図２に示された位相エラー
検出器２４０からの位相エラー信号は第１及び第２デジ
タルフィルタ２５１及び２５５に提供され、周波数エラ
ー検出器２３０からの周波数エラー信号は第１加算器２
５４の第１入力端に提供される。
検出器２４０からの位相エラー信号は第１及び第２デジ
タルフィルタ２５１及び２５５に提供され、周波数エラ
ー検出器２３０からの周波数エラー信号は第１加算器２
５４の第１入力端に提供される。
【００２９】位相エラー信号は、第１及び第２デジタル
フィルタ２５１及び２５５を順次通過するが、このデジ
タルフィルタは単なるＬＰＦであって、位相エラー信号
を低周波フィルタリングして波形を柔らかにする役目を
する。第１及び第２デジタルフィルタ２５１及び２５５
はそれぞれ、位相エラーを一入力端に入力する加算器、
加算器の出力を所定の時定数と乗算する乗算器、乗算器
の出力を１クロック分遅延させて加算器の他入力端にフ
ィードバック入力するＤフリップフリップで構成された
１次ＩＩＲフィルタの形を有する。
フィルタ２５１及び２５５を順次通過するが、このデジ
タルフィルタは単なるＬＰＦであって、位相エラー信号
を低周波フィルタリングして波形を柔らかにする役目を
する。第１及び第２デジタルフィルタ２５１及び２５５
はそれぞれ、位相エラーを一入力端に入力する加算器、
加算器の出力を所定の時定数と乗算する乗算器、乗算器
の出力を１クロック分遅延させて加算器の他入力端にフ
ィードバック入力するＤフリップフリップで構成された
１次ＩＩＲフィルタの形を有する。
【００３０】位相エラー信号が第１デジタルフィルタ２
５１による低周波フィルタリングを経ず、直ちに図２に
示されたデジタル−アナログ変換器２６０を介してＶＣ
Ｏ２７０に提供される場合にはＶＣＯ２７０があまりに
敏感に反応するため、システム全体が不安定化する可能
性がある。従って、ＬＰＦを使ってシステムが不安定化
しないようにしつつ、位相エラーを最小化するようにｋ
の時定数値を調整すると、システムが安定化できる。一
般に、第１デジタルフィルタ２５１に使用される時定数
ｋの値は１／２、３／４、７／８、１５／１６のよう
に、１−１／２N（ここで、Ｎは正数）の形を有する。
５１による低周波フィルタリングを経ず、直ちに図２に
示されたデジタル−アナログ変換器２６０を介してＶＣ
Ｏ２７０に提供される場合にはＶＣＯ２７０があまりに
敏感に反応するため、システム全体が不安定化する可能
性がある。従って、ＬＰＦを使ってシステムが不安定化
しないようにしつつ、位相エラーを最小化するようにｋ
の時定数値を調整すると、システムが安定化できる。一
般に、第１デジタルフィルタ２５１に使用される時定数
ｋの値は１／２、３／４、７／８、１５／１６のよう
に、１−１／２N（ここで、Ｎは正数）の形を有する。
【００３１】このとき、１クロック周期分遅延させる第
１Ｄフリップフロップ２５２を介して提供される第１デ
ジタルフィルタ２５１の出力信号に対し第１乗算器２５
３でｋ１時定数を掛けてやらないと、全体利得が１であ
るシステムが具現できない。この場合、時定数ｋ１は１
／２、１／４、１／８、１／１６のように１／２Nの形
を有することになる。第１乗算器２５３の出力は第１加
算器２５４の第２入力端に提供される。
１Ｄフリップフロップ２５２を介して提供される第１デ
ジタルフィルタ２５１の出力信号に対し第１乗算器２５
３でｋ１時定数を掛けてやらないと、全体利得が１であ
るシステムが具現できない。この場合、時定数ｋ１は１
／２、１／４、１／８、１／１６のように１／２Nの形
を有することになる。第１乗算器２５３の出力は第１加
算器２５４の第２入力端に提供される。
【００３２】一方、第２デジタルフィルタ２５５は第１
デジタルフィルタ２５１と同様にＬＰＦの役目をする
が、第２デジタルフィルタ２５５の出力を直前信号と加
算する構造となっているため、位相エラー信号を経時的
に累積させている。すなわち、第２デジタルフィルタ２
５５の出力は１クロック周期分遅延させる第２Ｄフリッ
プフロップ２５６を介して第２乗算器２５７でｋ３時定
数と乗算されて第２加算器２５８の一入力端に提供され
る。第２加算器２５８は、第２乗算器２５７の出力に他
入力端に入力される累積演算をする第３Ｄフリップフロ
ップ２５９の出力を加算して第１加算器２５４のさらに
他の入力端及び第３Ｄフリップフロップ２５９に同時に
提供する。ここで、第２デジタルフィルタ２５５のｋ２
時定数は第１デジタルフィルタ２５１の時定数ｋと同様
に１−１／２Nの形を有し、第２乗算器２５７で使用さ
れる時定数ｋ３は第１乗算器２５３で使用される時定数
ｋ１と同様に１／２ Nの形を有する。このとき、時定数
ｋ３はオフセット補正のために使用されなければならな
いため、ｋ１よりも遥かに小さい値に設定される。
デジタルフィルタ２５１と同様にＬＰＦの役目をする
が、第２デジタルフィルタ２５５の出力を直前信号と加
算する構造となっているため、位相エラー信号を経時的
に累積させている。すなわち、第２デジタルフィルタ２
５５の出力は１クロック周期分遅延させる第２Ｄフリッ
プフロップ２５６を介して第２乗算器２５７でｋ３時定
数と乗算されて第２加算器２５８の一入力端に提供され
る。第２加算器２５８は、第２乗算器２５７の出力に他
入力端に入力される累積演算をする第３Ｄフリップフロ
ップ２５９の出力を加算して第１加算器２５４のさらに
他の入力端及び第３Ｄフリップフロップ２５９に同時に
提供する。ここで、第２デジタルフィルタ２５５のｋ２
時定数は第１デジタルフィルタ２５１の時定数ｋと同様
に１−１／２Nの形を有し、第２乗算器２５７で使用さ
れる時定数ｋ３は第１乗算器２５３で使用される時定数
ｋ１と同様に１／２ Nの形を有する。このとき、時定数
ｋ３はオフセット補正のために使用されなければならな
いため、ｋ１よりも遥かに小さい値に設定される。
【００３３】結論として、第２デジタルフィルタ２５
５、第２Ｄフリップフロップ２５６、第２乗算器２５
７、第２加算器２５８、第３Ｄフリップフロップ２５９
は入力される位相エラー信号を使って直流オフセット電
圧の変化を細かく追従してシステム全体の直流オフセッ
ト電圧を変える役目をする。
５、第２Ｄフリップフロップ２５６、第２乗算器２５
７、第２加算器２５８、第３Ｄフリップフロップ２５９
は入力される位相エラー信号を使って直流オフセット電
圧の変化を細かく追従してシステム全体の直流オフセッ
ト電圧を変える役目をする。
【００３４】本発明のデジタルＬＰＦは、図６に示され
た構造だけでなく、下記式の如きフィルタ特性を有する
いかなるフィルタにて具現でき、通常のＩＩＲの形を有
するデジタルフィルタにて具現できる。
た構造だけでなく、下記式の如きフィルタ特性を有する
いかなるフィルタにて具現でき、通常のＩＩＲの形を有
するデジタルフィルタにて具現できる。
【数３】 ここで、Ｘ（ｚ）は入力信号を表わし、Ｙ（ｚ）は出力
信号を表わし、Ｈ（ｚ）はｚ−変換による伝達関数であ
る。
信号を表わし、Ｈ（ｚ）はｚ−変換による伝達関数であ
る。
【００３５】
【発明の効果】以上述べたように、本発明によれば、入
力信号をアナログ−デジタル変換処理されたデジタルデ
ータの非対称性を補正しつつシステムクロック信号を生
成することにより、既存よりも敏感に入力信号の非対称
性が追従でき、様々なディスクに対応して安定的にシス
テムクロック信号を生成することにより、システムの信
頼性が高まる長所がある。
力信号をアナログ−デジタル変換処理されたデジタルデ
ータの非対称性を補正しつつシステムクロック信号を生
成することにより、既存よりも敏感に入力信号の非対称
性が追従でき、様々なディスクに対応して安定的にシス
テムクロック信号を生成することにより、システムの信
頼性が高まる長所がある。
【００３６】さらに、本発明によれば、入力信号の２値
化及び位相エラー検出をデジタル化することによってノ
イズに強く、誤動作の恐れがない。さらに、本発明は、
デジタルＬＰＦを使用することによって、光ディスクの
倍速が変わるとしても、フィルタの構造が倍速変化に応
じて変わる必要がない。
化及び位相エラー検出をデジタル化することによってノ
イズに強く、誤動作の恐れがない。さらに、本発明は、
デジタルＬＰＦを使用することによって、光ディスクの
倍速が変わるとしても、フィルタの構造が倍速変化に応
じて変わる必要がない。
【００３７】本発明は光ディスクシステムのクロック信
号復元回路だけでなく、位相制御ループ回路を使用する
デジタル機器のクロック信号復元回路に広範に適用でき
る。
号復元回路だけでなく、位相制御ループ回路を使用する
デジタル機器のクロック信号復元回路に広範に適用でき
る。
【図１】 従来のクロック信号復元回路のブロック構成
図である。
図である。
【図２】 本発明に係るデジタルクロック信号復元回路
のブロック構成図である。
のブロック構成図である。
【図３】 図２に示された非対称性補正器の詳細ブロッ
ク図である。
ク図である。
【図４】 本発明に係る位相エラー検出原理を説明する
ための図面である。
ための図面である。
【図５】 図２に示された位相エラー検出器の詳細ブロ
ック図である。
ック図である。
【図６】 図２に示されたデジタルＬＰＦの詳細回路図
である。
である。
２００ 光ディスク ２１０ アナログ−デジタル変換器 ２２０ 非対称性補正器 ２２１ 符号判断器 ２２２ アップ／ダウンカウンター ２２３ 比較器 ２２４ ２値化レベル発生器 ２２５ 加算器 ２３０ 周波数エラー検出器 ２４０ 位相エラー検出器 ２４１，２４３ 第１及び第２絶対値回路 ２４２ 遅延器 ２４４ 比較器 ２４５ 反転器 ２４６ 選択器 ２５０ デジタルＬＰＦ ２５１，２５５ 第１、第２デジタルフィルタ ２５２，２５６，２５９ 第１、第２、第３Ｄフリップ
フロップ ２５３，２５７ 第１、第２乗算器 ２５４，２５８ 第１、第２加算器 ２６０ デジタル−アナログ変換器 ２７０ ＶＣＯ
フロップ ２５３，２５７ 第１、第２乗算器 ２５４，２５８ 第１、第２加算器 ２６０ デジタル−アナログ変換器 ２７０ ＶＣＯ
Claims (21)
- 【請求項１】 入力信号に同期されたシステムクロック
信号を復元する回路であって、 入力されるアナログ信号をデジタルデータに変換し、入
力信号の中心値を追従する２値化レベルにより補正され
たデジタルデータを提供するアナログ−デジタル変換器
及び非対称性補正器と、 前記補正されたデジタルデータから周波数エラーを検出
する周波数エラー検出器と、 前記補正されたデジタルデータから位相エラーを検出す
る位相エラー検出器と、 前記周波数エラー及び前記位相エラーを制御電圧として
提供するデジタルローパスフィルタと、 前記制御電圧に応じて周波数及び位相を可変させたシス
テムクロック信号を発生して前記各構成要素の駆動クロ
ック信号として提供するクロック信号発生器とを含むデ
ジタルクロック信号復元回路。 - 【請求項２】 前記アナログ−デジタル変換器及び非対
称性補正器は、 入力されるアナログ信号をデジタルデータに変換するア
ナログ−デジタル変換器と、 前記アナログ−デジタル変換器からのデジタルデータの
符号がポジティブか、またはネガティブかを判断してそ
の結果を提供する符号判断器と、 前記符号判断器の符号判断の結果がポジティブである場
合にはカウント値を増し続ける一方、符号判断の結果が
ネガティブである場合にはカウント値を減らし続けて入
力信号の非対称性に応じてカウント値が増減するアップ
／ダウンカウンターと、 前記アップ／ダウンカウンターのカウント値が基準値以
上に増加またはそれ以下に減少するかを比較して、増加
値または減少値に基づき符号判断用２値化レベルを補正
して補正された２値化レベルを発生する２値化レベル発
生器と、 前記補正された２値化レベルに入力信号である前記アナ
ログ−デジタル変換器からのデジタルデータを加算して
入力信号の非対称性が補正されたデジタルデータを提供
する補正器とを含む請求項１に記載のデジタルクロック
信号復元回路。 - 【請求項３】 前記位相エラー検出器は、 前記アナログ−デジタル変換器及び非対称性補正器から
のデジタルデータの符号が変わる時点でのサンプリング
データ（“第１サンプリングデータ”）を入力して第１
サンプリングデータの絶対値を提供する第１絶対値回路
と、 前記アナログ−デジタル変換器及び非対称性補正器から
のデジタルデータの符号が変わる時点での直前のサンプ
リングデータ（以下、“第２サンプリングデータ”）を
入力して第２サンプリングデータの絶対値を提供する第
２絶対値回路と、 前記第１及び第２サンプリングデータの絶対値のうち前
記第１サンプリングデータの絶対値が小さければ符号が
常時ネガティブである第１サンプリングデータの絶対値
を位相エラーとして提供し、前記第２サンプリングデー
タの絶対値が小さければ第２サンプリングデータの絶対
値を位相エラーとして提供する検出器とを含む請求項１
に記載のデジタルクロック信号復元回路。 - 【請求項４】 前記検出器は、 前記第１サンプリングデータの絶対値及び第２サンプリ
ングデータの絶対値を比較して絶対値が小さいサンプリ
ングデータが選択されるように選択制御信号を発生する
比較器と、 前記第１サンプリングデータの絶対値の符号をネガティ
ブに変換する反転器と、 前記比較器からの選択制御信号に基づき前記反転器から
のデジタルデータの符号がネガティブである第１サンプ
リングデータの絶対値を位相エラーとして提供したり、
前記第２絶対値回路からの第２サンプリングデータの絶
対値を位相エラーとして提供する選択器とを含む請求項
３に記載のデジタルクロック信号復元回路。 - 【請求項５】 前記デジタルローパスフィルタは、 前記位相エラーを低周波フィルタリングし、第１時定数
を使用する第１デジタルフィルタと、 全体利得が１であるシステムを具現するための第２時定
数を前記第１デジタルフィルタの出力と乗算する第１乗
算器とを含む請求項１に記載のデジタルクロック信号復
元回路。 - 【請求項６】 前記デジタルローパスフィルタは、 前記位相エラーを使って直流オフセット電圧の変化を細
かく追従してシステム全体の直流オフセット電圧を制御
するためのオフセット値を提供するオフセット制御器
と、 前記周波数エラー、前記第１乗算器の出力及び前記オフ
セット値を加算して制御電圧として前記クロック信号発
生器に提供する加算器とをさらに含む請求項５に記載の
デジタルクロック信号復元回路。 - 【請求項７】 前記オフセット制御器は、 前記位相エラーを低周波フィルタリングし、第３時定数
を使用する第２デジタルフィルタと、 全体利得が１であるシステムを具現するための第４時定
数を前記第２デジタルフィルタの出力と乗算する第２乗
算器と、 前記第２乗算器の出力に直前の出力を加算して低域フィ
ルタリングされた位相エラーを経時的に累積させる累積
器とを含む請求項６に記載のデジタルクロック信号復元
回路。 - 【請求項８】 前記第１及び第２デジタルフィルタはそ
れぞれ、 前記位相エラーを一入力端に入力する加算器と、 前記加算器の出力を所定の時定数と乗算する乗算器と、 前記乗算器の出力を１クロック周期分遅延させて加算器
の他入力端にフィードバック入力する遅延器とを含み、
前記第１及び第２デジタルフィルタは１次ＩＩＲフィル
タの形を有することを特徴とする請求項７に記載のデジ
タルクロック信号復元回路。 - 【請求項９】 前記第１時定数及び前記第３時定数は、
１−１／２N（ここで、Ｎは正数）の形を有し、第２及
び第４時定数は１／２Nの形を有することを特徴とする
請求項７に記載のデジタルクロック信号復元回路。 - 【請求項１０】 前記デジタルローパスフィルタは、下
記の如きフィルタ特性を有するように具現されたことを
特徴とする請求項１に記載のデジタルクロック信号復元
回路。 【数１】 ここで、Ｘ（ｚ）は入力信号を表わし、Ｙ（ｚ）は出力
信号を表わし、Ｈ（ｚ）はｚ−変換による伝達関数であ
る。 - 【請求項１１】 入力信号の周波数エラーを検出する周
波数エラー検出器、前記入力信号の位相エラーを検出す
る位相エラー検出器、前記周波数エラー及び位相エラー
を制御電圧として提供するローパスフィルタ、前記制御
電圧に基づき入力信号に同期されたシステムクロック信
号を発生する電圧制御発振器で構成された位相制御ルー
プ回路を使って入力信号に同期されたシステムクロック
信号を復元する回路であって、 前記ローパスフィルタは、 前記位相エラーを低周波フィルタリングし、第１時定数
を使用する第１デジタルフィルタと、 全体利得が１であるシステムを具現するための第２時定
数を前記第１デジタルフィルタの出力と乗算する第１乗
算器と、 前記位相エラーを使って直流オフセット電圧の変化を細
かく追従してシステム全体の直流オフセット電圧を制御
するためのオフセット値を提供するオフセット制御器
と、 前記周波数エラー、前記第１乗算器の出力及び前記オフ
セット値を加算して制御電圧として前記電圧制御発振器
に提供する加算器とを含んで、 前記ローパスフィルタはデジタル回路にて具現されるこ
とを特徴とするデジタルクロック信号復元回路。 - 【請求項１２】 前記オフセット制御器は、 前記位相エラーを低周波フィルタリングし、第３時定数
を使用する第２デジタルフィルタと、 全体利得が１であるシステムを具現するための第４時定
数を前記第２デジタルフィルタの出力と乗算する第２乗
算器と、 前記第２乗算器の出力に直前の出力を加算して低域フィ
ルタリングされた位相エラーを経時的に累積させる累積
器とを含む請求項１１に記載のデジタルクロック信号復
元回路。 - 【請求項１３】 前記第１及び第２デジタルフィルタは
それぞれ、前記位相エラーを一入力端に入力する加算器
と、 前記加算器の出力を所定の時定数と乗算する乗算器と、 前記乗算器の出力を１クロック周期分遅延させて加算器
の他入力端にフィードバック入力する遅延器とを含み、
前記第１及び第２デジタルフィルタは１次ＩＩＲフィル
タの形を有することを特徴とする請求項１２に記載のデ
ジタルクロック信号復元回路。 - 【請求項１４】 前記第１及び前記第３時定数は１−１
／２N（ここで、Ｎは正数）の形を有し、第２及び第４
時定数は１／２Nの形を有することを特徴とする請求項
１２に記載のデジタルクロック信号復元回路。 - 【請求項１５】 前記ローパスフィルタは、下記の如き
フィルタ特性を有するデジタル回路にて具現されたこと
を特徴とする請求項１１に記載のデジタルクロック信号
復元回路。 【数２】 ここで、Ｘ（ｚ）は入力信号を表わし、Ｙ（ｚ）は出力
信号を表わし、Ｈ（ｚ）はｚ−変換による伝達関数であ
る。 - 【請求項１６】 位相制御ループ回路によって入力信号
に同期されたシステムクロック信号を復元する方法であ
って、 （ａ）入力されるアナログ信号をデジタルデータに変換
し、入力信号の中心値を追従する２値化レベルにより補
正されたデジタルデータを提供する段階と、 （ｂ）前記補正されたデジタルデータから周波数エラー
を検出する段階と、 （ｃ）前記補正されたデジタルデータから位相エラーを
検出する段階と、 （ｄ）前記位相エラーを低周波フィルタリングして前記
周波数エラーと共に前記位相制御ループ回路の制御電圧
として提供する段階とを含むデジタルクロック信号復元
方法。 - 【請求項１７】 前記（ａ）段階は、 （ａ１）入力されるアナログ信号をデジタルデータに変
換する段階と、 （ａ２）前記デジタルデータの符号がポジティブかまた
はネガティブかを判断してその結果を提供する段階と、 （ａ３）前記符号判断の結果がポジティブである場合に
はカウント値を増し続ける一方、前記符号判断の結果が
ネガティブである場合にはカウント値を減らし続けて入
力信号の非対称性に応じてカウント値を増減させる段階
と、 （ａ４）前記カウント値が基準値以上に増加またはそれ
以下に減少するかを比較して、増加値または減少値に基
づき符号判断用２値化レベルを補正して補正された２値
化レベルを発生する段階と、 （ａ５）前記補正された２値化レベルに入力信号である
前記デジタルデータを加算して入力信号の非対称性が補
正されたデジタルデータを提供する段階とを含む請求項
１６に記載のデジタルクロック信号復元方法。 - 【請求項１８】 前記（ｃ）段階は、 （ｃ１）前記デジタルデータの符号が変わる時点でのサ
ンプリングデータ（“第１サンプリングデータ”）を入
力して第１サンプリングデータの絶対値を提供する段階
と、 （ｃ２）前記デジタルデータの符号が変わる時点での直
前のサンプリングデータ（“第２サンプリングデー
タ”）を入力して第２サンプリングデータの絶対値を提
供する段階と、 （ｃ３）前記第１及び第２サンプリングデータの絶対値
のうち前記第１サンプリングデータの絶対値が小さけれ
ば符号が常時ネガティブである第１サンプルリングデー
タの絶対値を位相エラーとして出力し、前記第２サンプ
リングデータの絶対値が小さければ第２サンプリングデ
ータの絶対値を位相エラーとして出力する段階とを含む
請求項１６に記載のデジタルクロック信号復元方法。 - 【請求項１９】 前記（ｄ）段階は、 （ｄ１）第１時定数を使って前記位相エラーを低周波フ
ィルタリングして第１フィルタリング信号を提供する段
階と、 （ｄ２）全体利得が１であるシステムを具現するための
第２時定数を前記第１フィルタリング信号と乗算して第
１乗算結果を提供する段階と、 （ｄ３）前記位相エラーを使って直流オフセット電圧の
変化を細かく追従してシステム全体の直流オフセット電
圧を制御するためのオフセット値を提供する段階と、 （ｄ４）前記周波数エラー、前記第１乗算結果及び前記
オフセット値を加算して制御電圧として提供する段階と
を含む請求項１６に記載のデジタルクロック信号復元方
法。 - 【請求項２０】 前記（ｄ３）段階は、 （ｄ３１）第３時定数を使って前記位相エラーを低周波
フィルタリングして第２フィルタリング信号を提供する
段階と、 （ｄ３２）全体利得が１であるシステムを具現するため
の第４時定数を前記第２フィルタリングされた信号の出
力と乗算して第２乗算結果を提供する段階と、 （ｄ３３）前記第２乗算結果に直前の出力を加算して低
域フィルタリングされた位相エラーを経時的に累積させ
る段階とを含む請求項１９に記載のデジタルクロック信
号復元方法。 - 【請求項２１】 前記第１及び前記第３時定数は１−１
／２N（ここで、Ｎは正数）の形を有し、第２及び第４
時定数は１／２Nの形を有することを特徴とする請求項
１９に記載のデジタルクロック信号復元方法。
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