CN105893291B - 一种异步接收串行数据的方法及装置 - Google Patents

Abstract

本发明提供的方法及装置，以异步方式接收串行数据，降低了对发送时钟和接收时钟频率差和稳定性的要求，可以普适的不加区分的接收任意物理层协议的串行数据，包括同步串行数据和异步串行数据，只需要将接收到的串行数据信号限幅放大及延迟即可，没有复杂的模拟电路，电路结构简单可靠且易于实现，触发器电路的最高时钟频率就是最高数据传输速率，低成本、高性能、普适性，使其可以广泛的被用来高速传输数据。

Description

一种异步接收串行数据的方法及装置

技术领域

本发明一般涉及串行数据(0000)的异步接收(0001)方法及装置，诸如异步串行数据(0002)的接收方法及装置、同步串行数据(0003)的接收方法及装置等，包括计算机系统的存储器接口、外部总线接口、外部设备接口、有线网络接口、光纤网络接口等串行数据的接收方法及装置。具体地说，本发明涉及一种异步接收(0001)高速串行数据(0000)的方法及装置，基于该方法及装置，可以实现低成本、高性能、单通道或多通道、单端驱动或差分驱动等的同步串行数据或异步串行数据的通信接口装置，普适的满足高速数据传送的需求。

背景技术

串行数据通信是降低数据传输成本的基本手段之一，早期的串行数据通信以低速的异步通信(0004)为主，传送时钟和接收时钟的频率差的影响较小，为提高数据传输速率，同时传送时钟和数据的同步通信(0005)被采用，提高了数据传输速率但增加了成本，也难于满足更高速率的数据传输需求，时钟数据恢复(Clock Data Recovery)技术使同步通信(0005)不再需要同步传输时钟，该方法在数据传送端将时钟嵌入到同步串行数据(0003)中，在接收端将时钟从同步串行数据(0003)中恢复出来并用其解调出串行数据(0000)，使数据传输速率更高，也可以传输的更远，但需要持续传送数据保持时钟数据恢复电路处于工作状态，采用二倍数据传输速率采样的多比特模数转换器也是接收串行数据(0000)的方法之一。

参考文献

[1]《一种普适的串行数据的接收方法及装置》，中国发明专利申请，申请号201410313411.6，申请日期2014年7月3日，公开号CN105224485A，公开日期2016年1月6号。

发明内容

本发明提供一种异步接收(0001)高速串行数据(0000)的方法及装置，既可以接收异步串行数据(0002)，也可以接收同步串行数据(0003)。

附图说明

以下首先对本发明说明书的附图进行简单的介绍，然后再结合这些附图对本发明的各个实施范例进行介绍，说明本发明的原理和特征。

图1为串行数据(0000)传送和接收的时序示意图和按照本发明的方法实现的优选实例接收时钟(0310)和接收数据(0314)的多级延时产生中间时钟(0340)和中间数据(0344)的方法及装置示意图。

图2为按照本发明的方法实现的优选实例基于下降展宽(0440)、上升展宽(0442)、中间数据(0344)产生下降延迟(0450)、上升延迟(0452)、数据延迟(0454)的方法及装置示意图。

图3为按照本发明的方法实现的优选实例用采样移位寄存器(0500)正相和负相中间时钟(0340)采样下降延迟(0450)、上升延迟(0452)、数据延迟(0454)的方法及装置示意图。

图4为按照本发明的方法实现的优选实例基于接收数据(0314)产生下降展宽(0440)、上升展宽(0442)、匹配数据(0444)的方法及装置示意图。

图5为按照本发明的方法实现的优选实例正相和负相中间时钟(0340)采样信号翻转(0120)输出的翻转时序(0602)判别的方法及装置示意图。

图6为按照本发明的方法实现的优选实例正相和负相中间时钟(0340)采样信号翻转(0120)输出的翻转时序(0602)判别的信号时序示意图。

图7为按照本发明的方法实现的优选实例中间时钟(0340)正顺序采样(0530)的时间窗口(0700)确定方法及信号时序示意图。

图8为按照本发明的方法实现的优选实例中间时钟(0340)逆顺序采样(0532)的时间窗口(0700)确定方法及信号时序示意图。

图9为按照本发明的方法实现的优选实例一种通用的计算机中央处理器的示意图。

图10为按照本发明的方法实现的优选实例一种现场可编程门阵列芯片的示意图。

图11为按照本发明的方法实现的优选实例一种串行数据接口存储器芯片的示意图。

图12为按照本发明的方法实现的优选实例一种DRAM/SDRAM或SRAM或FLASH等存储器及模块控制器的示意图。

图13为按照本发明的方法实现的优选实例基于USRT或USRT物理层的计算机外部设备的接口控制器的示意图。

图14为按照本发明的方法实现的优选实例采用USRT或UART物理层的数据传送中继装置的示意图。

图15为按照本发明的方法实现的优选实例基于USRT或UART物理层协议的系统域网络交换机的示意图。

图16为按照本发明的方法实现的优选实例基于USRT或UART物理层协议的计算机网络交换机和/或路由器的示意图。

图17为按照本发明的方法实现的优选实例基于USRT或UART物理层协议的通信网络交换机和/或路由器的示意图。

具体实施方式

一、描述约定

在本发明方法的说明中，有以下约定：

1、用L和H分别表示数字信号的低电平和高电平；

2、用x：y表示从x至y的全部整数值；

3、用Name(P/N)表示一个名称为Name的数字信号，用Name(N/P)表示Name(P/N)的反相信号，也用NameP和NameN分别表示正相和负相信号，有时仅用Name表示该信号，信号既可以是单端信号(0100)，也可以是双端差分信号(0110)，在说明中不加区分；

4、信号翻转(0120，transition)是指一个数字信号从低电平L到高电平H或从高电平H到低电平L的快速变化，从高电平H到低电平L的信号翻转是下降翻转(0130，falltransition)，从低电平L到高电平H的信号翻转是上升翻转(0140，rise transition)；

5、信号宽度(0150)是指一个数字信号处于低电平L或处于高电平H的持续时间；

6、信号周期(0160)是指一个数字信号的相邻两次上升翻转(0130)或相邻两次下降翻转(0140)之间的时间间隔；

7、在每个段落的起始用黑体字(标号)表示一个特定含义的名称，随后在同一段落中只用黑体字表示该特定含义的名称。

二、异步传送

参考文献[1]《具体实施方式》之二“异步串行数据的传送方法及装置”中描述了一种异步串行数据(0002)的传送方法，在这里复述并略作修改如下：

一个传输通道(0200)以传输帧(0210)为单位传送数据，传输帧由1个起始比特(0220)开始，随后是数量可变的B个内容比特(0222)，由1个停止比特(0224)结束，相邻的传输帧之间可以插入可以是零的任意数量的空闲比特(0226)，起始比特和停止比特的有效信号电平相异，空闲比特和停止比特的有效信号电平相同，如起始比特是高电平有效，则停止比特和空闲比特是低电平有效，如起始比特是低电平有效，则停止比特和空闲比特是高电平有效，传输通道的信号可以是单端信号(0100)或差分信号(0110)。

传输帧(2010)中B个内容比特(0222)的内涵任意，可以是标记比特(0230)、数据比特(0232)、命令比特(0234)、校验比特(0236)、对齐比特(0238)、交换比特(0240)等等多种，例如：定义1个比特的标记比特，则传输帧(0210)被分为没有命令比特的数据帧(0212)和没有数据比特的命令帧(0214)，其它种类内容比特的比特数可以为0或1或多个，内容比特可以是原始的数据或命令，也可以是对原始的数据或命令进行加扰、加密、编码等等处理的结果，校验比特使数据接收端可以实时发现传输错误，对齐比特是周期性循环加一变化的对齐序号(0250)，被数据接收端用来将对齐组装组合帧(0216)，交换比特是特定范围内的目标地址(0252)，使交换机可以简捷的实现交换传输(0260)，目标地址可以被细分为多个分级地址(0262)，适用于多级交换(0264)传输。

多个传输通道(0200)可以组成一个组合通道(0202)，组合通道的多个传输通道同时传送的传输帧(0210)到达接收端的时间有延迟差异(0254)，因此需要对齐措施(0256)保证组合通道的全部传输帧可以正确的组合成一个组合帧(0216)，本发明的几种可供选择的优选对齐措施如下：

1、在数据传送端为组合通道(0202)的每个传输通道(0200)设置一个传送延迟(0256)，以传送时钟的周期或半周期为时间单位控制及调整组合通道内每个传输通道的传送延迟，使延迟差异(0254)尽可能小，数据接收端需测量延迟差异并告知数据传送方，数据接收端还需采取措施确保延迟差异不影响组合包的正确组合。

2、以确定或不确定的时间间隔，数据传送端传送一个包含对齐比特(0238)的对齐命令帧(0214)，数据接收端接收到对齐命令帧后根据对齐比特重新对齐数据缓冲区中的传输帧(2010)。

项1的方法适用于组合通道(0202)的传输通道(0200)集中在单个芯片上的情况，项2的方法适用于组合通道的传输通道分布在多个芯片上的情况。

在连续传送数据时每隔一段时间，在传输帧(0210)之间插入一定数量的空闲比特(0226)，执行中继传送的设备，如中继器(0270，repeater)、交换机(0272，switch)等，可以通过增加或减少空闲比特的数量，以适应数据来源(0280)的传送时钟和数据目标(0282)接收时钟的频率差别，使时钟频率较低的接收设备的数据缓冲区免于溢出。

三、信号延迟

图1的上部是串行数据(0000)信号的时序示意图，为简捷说明，图中的串行数据每个传送周期(0302)Ttx翻转一次，即低电平L和高电平H被交替传送，传送数据(0304)TD(P/N)相对于传送时钟(0300)TK(P/N)的延迟没有标示，接收数据(0314)RD(P/N)相对于TK(P/N)的延迟也没有标示。由于传输和接收过程中的畸变(Distortion)，接收数据的两次翻转之间的时间不再是Ttx的整数倍，以Ttx作为参考，有最大畸变时间(0320)td，Ttx-td*2即测量仪器检测信号显示的眼图(Eye Diagram Pattern)的张开时间。接收时钟(0310)是RK(P/N)，采样触发器(0330，Flip-Flop)的建立时间(0332，set time)是ts、保持时间(0334，holdtime)是th，则接收数据被正确接收的条件是接收时钟(0310)的接收周期(0312)Trx与Ttx相同且总是在位于图1中的sample窗口区间内采样。

图1的中部是在接收端用采样触发器(0330)采样串行数据(0000)的时序示意图，为简捷说明，图中的接收数据(0314)SI(P/N)每2个传送周期(0302)翻转一次，即交替传送2个低电平L和2个高电平H，图中只给出了不稳定采样的情况，即接收数据SI(P/N)的翻转处于相对于接收时钟(0310)CK(P/N)采样翻转超前建立时间(0332)ts和滞后保持时间(0334)th的区间内。接收时钟CK(P/N)的接收周期(0112)是Trx与Ttx近似相等，由于不稳定采样，采样触发器(0330)的输出RUD(P/N)不是正确采样的结果，约持续2个传送周期(0302)Ttx的持续电平被不稳定的采样成1个或2个或3个接收周期Trx的持续电平，这意味着约1个传送周期Ttx的持续电平可能没有采样输出，RDD(P/N)是同时用CK(N/P)采样的采样触发器输出，由于CK(N/P)的采样翻转在SI(P/N)的稳定区域内，RDD(P/N)是对SI(P/N)的正确采样结果。

图1的下部是本发明的方法及装置中基于接收时钟(0310)CK(P/N)和接收数据(0314)SI(P/N)分别产生中间时钟(0340)DK<0：N-1>和中间数据(0344)DI<0：N-1>的示意图，延时级数(0342)N是产生中间时钟和中间数据的延时部件的级数。

接收时钟(0310)CK(P/N)经N级延迟部件dK<0：N-1>，得到N相中间时钟(0340)DK(P/N)<0：N-1>，dK<N>使dK<N-1>的负载与前级延迟部件的负载相同，dK<0：N-1>也表示对应延迟部件的延迟时间，以dKa表示dK<0：N-1>的时钟平均延迟(0346)值，dK<0：N-1>均近似等于dKa，以中间时钟时差(0347)sKa表示DK<N>和CK的时差，则

用模数转换器测量sKa可以得到dKa的近似值。

接收数据(0314)SI(P/N)经N级延迟部件dM<0：N-1>，得到N相中间数据(0344)DI(P/N)<0：N-1>，dM<N>使dM<N-1>的负载与前级延迟部件的负载相同，dM<0：N-1>也表示对应延迟部件的延迟时间，以dMa表示dM<0：N-1>的数据平均延迟(0348)值，dM<0：N-1>均近似等于dMa，以中间数据时差(0349)sMa表示DI<N>和SI的时差，则

用模数转换器测量sMa可以得到dMa的近似值。

dK<0：N-1>和dM<0：N-1>的延迟值均大于或等于0，时钟平均延迟(0346)dKa和数据平均延迟(0348)dMa均可以为0但不能同时为0，延迟值可以是固定值或可变值。

dK<0：N>和dM<0：N>的延迟可以由布线延迟、延迟线延迟、级联电路延迟等优选方法产生，延迟dK<0：N>还可以由延时锁定环(Delay Lock Loop)、级联锁存器(Latch)、级联触发器(Flip Flop)等优选方法产生。一般情况下本地时钟的频率与接收时钟(0310)的频率相同，如用级联锁存器(Latch)或级联触发器(Flip Flop)产生接收时钟的延时，则本地时钟的频率须数倍于接收时钟的频率。

四、脉冲展宽

由于接收时钟(0310)与接收数据(0314)的相位差随机变化，当接收数据在低电平L或高电平H持续的时间只有一个发射周期(0302)时，不能保证采样触发器(0330)可以采集到接收数据的翻转，图4和图2给出了本发明的一个优选实例方法及装置，基于接收数据产生至少约两个传送周期(0302)宽度的展宽脉冲(0490)，确保可以采集到每个接收数据的翻转。

在图4中，采样锁存器(0400，latch)0410/0：1构成一个环形二分频器，将接收数据(0314)SI(P/N)二分频展宽为展宽脉冲(0490)，采样锁存器0410/0的输出是下降展宽(0440)SD(P/N)，其翻转对应SI(P/N)的下降翻转(0130)，采样锁存器0310/1的输出是上升展宽(0442)SU(P/N)，其翻转对应SI(P/N)的上升翻转(0140)，SD(P/N)和SU(P/N)翻转相对于SI(P/N)翻转的延迟时间是采样锁存器的使能延时(0402)tpd时间，采样匹配器(0420，match)0430的输出是匹配数据(0444)SM(P/N)，其翻转与SI(P/N)的翻转相同但延迟采样锁存器的使能延时(0402)tpd时间，其作用是在数据平均延迟(0348)dMa为0时进行延迟匹配，使SM(P/N)可以供后续的部件采样接收数据。

图2中，展宽脉冲(0490)经由采样锁存器(0400)0460/0：N和0470/0：N成为展宽延迟(0492)，采样锁存器(0400)0460/0：N的输出是下降延迟(0450)DD(P/N)<0：N>，其翻转分别对应DI(P/N)<0：N>的下降翻转(0130)但延迟使能延时(0302)tpd时间，采样锁存器(0400)0470/0：N的输出是上升延迟(0452)DU(P/N)<0：N>，其翻转分别对应DI(P/N)<0：N>的上升翻转(0140)但延迟使能延时(0302)tpd时间，采样匹配器(0420)0480/0：N-1的输出是数据延迟(0454)DM(P/N)<0：N-1>，其翻转与DI(P/N)<0：N-1>的翻转相同但延迟使能延时(0302)tpd时间，其作用是在数据平均延迟(0348)dMa不为0时进行延迟匹配，DM(P/N)<0：N-1>供后续的部件采样接收数据(0314)。

五、信号采样

图3是用采样触发器(0330)构成的采样移位寄存器(0500)，分别采样下降延迟(0450)DD(P/N)、上升延迟(0452)DU(P/N)、数据延迟(0454)DM(P/N)的方法及装置示意图，采样触发器0510/0：M-1构成的采样移位寄存器，用中间时钟(0340)的下降翻转(0130)采样，采样触发器0520/0：M-1构成的采样移位寄存器，用中间时钟(0340)的上升翻转(0140)采样，M是采样级数(0502)，即采样移位寄存器的级数，采样移位寄存器是串入并出移位寄存器。

图3中信号标识名中的小写字符x是D或U或M，分别表示被采样的信号是下降延迟(0450)DD(P/N)<n>、上升延迟(0452)DU(P/N)<n>、数据延迟(0454)DM(P/N)<n>等。

图3中信号标识名中的<n>表示被采样信号的序号，其变化范围及次序是0至N-1，当数据平均延迟(0348)dMa为0时，下降延迟(0450)DD(P/N)<0：N-1>均为下降展宽(0440)SD(P/N)、上升延迟(0452)DU(P/N)<0：N-1>均为上升展宽(0442)SU(P/N)、数据延迟(0454)DM(P/N)<0：N-1>均为匹配数据(0444)SM(P/N)等，这里的N为延时级数(0342)。

图3中信号标识名中的<k>表示中间时钟(0340)的序号，其变化范围是0至N-1，其变化次序可以是0至N-1或N-1至0，当时钟平均延迟(0346)dKa为0时，中间时钟DK(P/N)<0：N-1>均为CK(P/N)，这里的N为延时级数(0342)。如k的变化次序是0至N-1，则是正顺序(Foreward Sequence)采样(0530)，如k的变化次序是N-1至0，则是逆顺序(BackwardSequence)采样(0532)，正顺序采样是指中间时钟序号和被采样信号序号的变化次序相同，逆顺序采样是指中间时钟序号和被采样信号序号的变化次序相反。

采样移位寄存器(0500)0510/0：M-1和0520/0：M-1的输出分别是负沿输出(0530)dQx<0：N-1，0：M-1>和正沿输出(0532)uQx<0：N-1，0：M-1>，N是延时级数(0342)，M是采样级数(0502)，小写字符x是D或U或M，分别表示对下降延迟(0450)DD(P/N)<0：N-1>的采样输出负沿下降(0540)dQD<0：N-1，0：M-1>和正沿下降(0542)uQD<0：N-1，0：M-1>、对上升延迟(0452)DU(P/N)<0：N-1>的采样输出负沿上升(0550)dQU<0：N-1，0：M-1>和正沿上升(0552)uQU<0：N-1，0：M-1>、对数据延迟(0454)DM(P/N)<0：N-1>的采样输出负沿数据(0560)dQM<0：N-1，0：M-1>和正沿数据(0562)uQM<0：N-1，0：M-1>。

在以下的说明中，统称负沿下降(0540)、正沿下降(0542)、负沿上升(0550)、正沿上升(0552)为展宽输出(0570)，统称负沿下降(0540)和负沿上升(0550)为负沿展宽(0572)、统称正沿下降(0542)和正沿上升(0552)为正沿展宽(0574)，统称负沿数据(0560)和正沿数据(0562)为数据输出(0580)。

六、时间排序

用中间时钟(0340)的下降翻转(0130)和上升翻转(0140)分别异步采样一个信号翻转(0120)，负沿输出(0530)和正沿输出(0532)的翻转时间(0600)相差半个中间时钟的周期但翻转时序(0602)随机变化，图5是本发明的确定每次翻转时序的优选方法及装置示意图，负沿输出(0530)和正沿输出(0532)用采样触发器(0330)0610：0613是相互采样，0610是正沿输出uQx<n，t>的下降沿采样负沿输出dQx<n，t>的装置，其输出是dFx<n，t>，0611是正沿输出uQx<n，t>的上升沿采样负沿输出dQx<n，t>的装置，其输出是dRx<n，t>，0612是负沿输出dQx<n，t>的下降沿采样正沿输出uQx<n，t>的装置，其输出是uFx<n，t>，0613是负沿输出dQx<n，t>的上升沿采样正沿输出uQx<n，t>的装置，其输出是uRx<n，t>。

表1、信号翻转的采样时序状态

图6是图5中方法及装置的信号时序示意图，在图6中，浅灰色区域是判定Mx<n>下降翻转(0130)时判定正相和负相中间时钟(0340)采样输出翻转时序(0602)的时间区域，深灰色区域是判定Mx<n>上升翻转(0140)时判定正相和负相中间时钟(0340)采样输出翻转时序(0602)的时间区域，表1是判别状态列表，其中的L表示低电平、H表示高电平、x表示任意电平。

七、时间窗口

在已知正相和负相中间时钟(0340)采样输出翻转时序(0602)的情况下，可以将被采样的信号翻转(0120)时间确定在中间时钟(0340)半个周期的时间窗口(0700)范围内，用多相延迟中间时钟(0340)正相和负相采样多相延迟的下降延迟(0450)和上升延迟(0452)，可以进一步的确定下降延迟(0450)和上升延迟(0452)的信号翻转(0120)在更小的时间窗口范围内，采样触发器(0330)的建立时间(0332)和保持时间(0334)限制了时间窗口的最小值。

图7和图8是本发明的确定时间窗口(0700)的方法及信号时序示意图，其中t为1，小写的x是D或U，小写e是d或u，假设中间时钟(0340)DK<n>采样下降延迟(0450)MD<n-3：n+3>或上升延迟(0452)MU<n-3：n+3>的输出翻转时序(0602)均是dQx<n，t>/uQx<n，t>或uQx<n，t>/dQx<n，t>，不考虑器件延迟带来的影响，只考虑信号翻转和采样的实际结果，图中的XXX区域是被采样信号Mx<n-3：n+3>可能的翻转区域(0710)。

图7是中间时钟(0340)正顺序采样(0530)的时间窗口(0700)确定方法及信号时序示意图，下面是对图7时序的说明：

1、时钟平均延迟(0346)dKa为Trx/3；

2、数据平均延迟(0348)dMa为Trx/6；

3、Mx<n>可能的翻转区域(0710)是某个DK<n>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域与Mx<n>可能的翻转区域重叠；

4、Mx<n-1>可能的翻转区域(0710)是某个DK<n-1>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域超前约dKa*1，Mx<n-1>可能的翻转区域超前约dMa*1，翻转时序(0602)推论的翻转区域与Mx<n-1>可能的翻转区域重叠约Trx*2/3；

5、Mx<n-2>可能的翻转区域(0710)是某个DK<n-2>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域超前约dKa*2，Mx<n-2>可能的翻转区域超前约dMa*2，翻转时序(0602)推论的翻转区域与Mx<n-2>可能的翻转区域重叠约Trx*1/3；

6、Mx<n-3>可能的翻转区域(0710)是某个DK<n-3>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域超前约dKa*3，Mx<n-3>可能的翻转区域超前约dMa*3，翻转时序(0602)推论的翻转区域与Mx<n-3>可能的翻转区域重叠约Trx*0/3；

7、Mx<n+1>可能的翻转区域(0710)是某个DK<n+1>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域滞后约dKa*1，Mx<n+1>可能的翻转区域滞后约dMa*1，翻转时序(0602)推论的翻转区域与Mx<n+1>可能的翻转区域重叠约Trx*2/3；

8、Mx<n+2>可能的翻转区域(0710)是某个DK<n+2>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域滞后约dKa*2，Mx<n+2>可能的翻转区域滞后约dMa*2，翻转时序(0602)推论的翻转区域与Mx<n+2>可能的翻转区域重叠约Trx*1/3；

9、Mx<n+3>可能的翻转区域(0710)是某个DK<n+3>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域滞后约dKa*3，Mx<n+3>可能的翻转区域滞后约dMa*3，翻转时序(0602)推论的翻转区域与Mx<n+3>可能的翻转区域重叠约Trx*0/3。

图8是中间时钟(0340)逆顺序采样(0532)的时间窗口(0700)确定方法及信号时序示意图，下面是对图8时序的说明：

1、时钟平均延迟(0346)dKa为Trx/18；

2、数据平均延迟(0348)dMa为Trx/9；

3、Mx<n>可能的翻转区域(0710)是某个DK<n>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域与Mx<n>可能的翻转区域重叠；

4、Mx<n-1>可能的翻转区域(0710)是某个DK<n-1>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域滞后约dKa*1，Mx<n-1>可能的翻转区域超前约dMa*1，翻转时序(0602)推论的翻转区域与Mx<n-1>可能的翻转区域重叠约Trx*2/3；

5、Mx<n-2>可能的翻转区域(0710)是某个DK<n-2>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域滞后约dKa*2，Mx<n-2>可能的翻转区域超前约dMa*2，翻转时序(0602)推论的翻转区域与Mx<n-2>可能的翻转区域重叠约Trx*1/3；

6、Mx<n-3>可能的翻转区域(0710)是某个DK<n-3>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域滞后约dKa*3，Mx<n-3>可能的翻转区域超前约dMa*3，翻转时序(0602)推论的翻转区域与Mx<n-3>可能的翻转区域重叠约Trx*0/3；

7、Mx<n+1>可能的翻转区域(0710)是某个DK<n+1>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域超前约dKa*1，Mx<n+1>可能的翻转区域滞后约dMa*1，翻转时序(0602)推论的翻转区域与Mx<n+1>可能的翻转区域重叠约Trx*2/3；

8、Mx<n+2>可能的翻转区域(0710)是某个DK<n+2>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域超前约dKa*2，Mx<n+2>可能的翻转区域滞后约dMa*2，翻转时序(0602)推论的翻转区域与Mx<n+2>可能的翻转区域重叠约Trx*1/3；

9、Mx<n+3>可能的翻转区域(0710)是某个DK<n+3>为高电平H或低电平L的Trx/2时间区间，翻转时序(0602)推论的翻转区域超前约dKa*3，Mx<n+3>可能的翻转区域滞后约dMa*3，翻转时序(0602)推论的翻转区域与Mx<n+3>可能的翻转区域重叠约Trx*0/3。

从图7和图8中可以看出，以一相时钟采样的翻转时序(0602)可以推论出时间窗口(0700)是Trx/2，增加一相相同翻转时序的采样输出，时间窗口(0700)就收窄一个时间步长(0720)dSa，正顺序采样(0530)的时间步长(0720)是dSa＝abs(dKa-dMa)，逆顺序采样(0532)的时间步长(0720)是dSa＝dKa+dMa，可以将时间窗口(0700)收窄到小于或等于dSa时间范围内，采样触发器(0330)的建立时间(0332)和保持时间(0334)限制了dSa的最小值。具有相同翻转时序(0602)采样输出的相数最大值是最大相数(0730)dNa＝floor(0.5*Trx/dSa)。

按照翻转时序(0602)将展宽输出(0570)分为负沿输出(0530)超前组和正沿输出(0532)超前组，分别从二者中选取序号相邻的数目即同序数目(0760)最大者且起始序号最小者作为负沿判据(0740)和正沿判据(0742)，其起始序号即同序序号(0762)分别作为负沿序号(0750)和正沿序号(0752)。

负沿判据(0740)、正沿判据(0742)、负沿序号(0750)、正沿序号(0752)是确定时间窗口(0700)的判别依据，负沿序号(0750)和正沿序号(0752)的平均值是序号均值(0754)、与序号均值的差值是序号差值(0756)，序号差值(0756)平方或绝对值的平均值是序号方差(0758)，序号均值(0754)、序号差值(0756)、序号方差(0758)等是可供确定信号畸变程度的畸变判据(0790)，需要据其之一或部分或全部对确定时间窗口(0700)的判别结果进行修正，序号均值(0754)和序号方差(0758)可以选取一个或多个数据窗口宽度进行计算，以分别反映出信号短期、中期、长期的畸变程度。

从图7和图8中可以看出，在负沿判据(0740)和正沿判据(0742)中，序号最小的负沿判据(0740)和正沿判据(0742)对应的被采样信号翻转超前中间时钟(0340)的采样翻转接近Trx/2时间，因此其对应的数据输出(0580)是正确数据(0770)的可能性较大，序号最大的负沿判据(0740)和正沿判据(0742)对应的被采样信号翻转滞后中间时钟(0340)的反相采样翻转接近Trx/2时间，因此其对应的数据输出(0580)是正确数据(0770)的可能性也较大，一种优选判别方法是：如果负沿判据(0740)和正沿判据(0742)的同序数目(0760)不同，则选取同序数目(0760)大者作为判据输出(0780)，如果负沿判据(0740)和正沿判据(0742)的同序数目(0760)相同，则选取同序序号(0762)小者作为判据输出(0780)，同时需要确定一个序号选择(0782)和相位选择(0784)，相位选择确定选取中间时钟的下降翻转(0130)或上升翻转(0140)采样结果，序号选择还要根据对信号畸变程度的判断做出相应的加1或减1修正。

如选择判据输出中的最小序号作为序号选择(0782)，则相位选择(0784)选择同相中间时钟(0340)，即翻转时序(0602)是中间时钟(0340)的下降翻转(0130)或上升翻转(0140)的采样超前，则选择中间时钟(0340)的下降翻转(0130)或上升翻转(0140)；如选择判据输出中的最大序号作为序号选择(0782)，则相位选择(0784)选择反相中间时钟(0340)，即翻转时序(0602)是中间时钟(0340)的下降翻转(0130)或上升翻转(0140)超前，则选择中间时钟(0340)的上升翻转(0140)或下降翻转(0130)。

序号选择(0782)和相位选择(0784)对应的数据输出作为串行数据(0000)的接收结果以数据分组输出，对应的展宽输出(0570)可以作为数据分组的起始和结束的触发信号，还需要设置一个比特计数器给出数据分组的比特数。异步串行数据(0002)的传输帧(0210)接收以与接收数据从停止比特(0224)或空闲比特(0226)的有效电平向起始比特(0220)有效电平翻转对应的展宽输出的翻转开始，一个传输帧的比特数是内容比特(0222)的数目加一个起始比特和一个停止比特，因此产生结束触发信号需要比特计数器的参与。

八、数据接收

前面已经对本发明的基本方法及装置做了说明，下面对其进行总结并进一步说明，给出本发明的异步接收串行数据的方法及装置说明。

1、本地时钟(0800)和接收数据(0314)由外部输入；

2、本地时钟(0800)直接作为接收时钟(0310)或被分频产生接收时钟，接收频率(0312)与发射频率(0302)相同，可选择的接收时钟经由延时级数(0342)为N的多级延迟部件产生N相中间时钟(0340)，延迟部件的延迟时间大于或等于0且延迟部件的参数相同使延迟时间尽可能一致，中间时钟延迟时间的均值是时钟平均延迟(0346)，产生延迟的方法有布线延迟、延迟线延迟、级联电路延迟、延时锁定环(Delay Lock Loop)，还可以由频率数倍于接收频率的本地时钟将接收时钟经级联锁存器(Latch)或级联触发器(Flip Flop)步进移相的方法产生，时钟平均延迟是固定值或可变值。

3、基于接收数据(0314)产生至少两个传送周期(0302)宽度的展宽脉冲(0490)，可选择的接收数据经由延迟匹配部件成为匹配数据(0444)，使匹配数据的翻转与展宽脉冲的翻转对齐，可选择的接收数据经由延时级数(0342)为N的多级延迟部件产生N相中间数据(0344)，延迟部件的延迟时间大于或等于0且延迟部件的参数相同使延迟时间尽可能一致，中间数据延迟时间的均值是数据平均延迟(0348)，基于中间数据产生N相至少两个传送周期(0302)宽度的展宽延迟(0492)，相邻两相展宽延迟(0492)的延时时差也是数据平均延迟(0348)，产生延迟的方法有布线延迟、延迟线延迟、级联电路延迟，数据平均延迟是固定值或可变值，N相中间数据经由延迟匹配部件成为数据延迟(0454)，使数据延迟的翻转与展宽延迟的翻转对齐。

4、时钟平均延迟(0346)和数据平均延迟(0348)均可以为0，但可以同时为0，时钟平均延迟为0时，接收时钟(0310)就是中间时钟(0340)，即不需要产生中间时钟，数据平均延迟为0时，展宽脉冲(0490)和匹配数据(0444)分别就是展宽延迟(0492)和数据延迟(0454)，即不需要产生展宽延迟和数据延迟；

5、用级数为采样级数(0502)的采样移位寄存器(0500)分别分相采样N相展宽延迟(0492)和N相数据延迟(0454)，采样中间时钟(0340)的下降翻转(0130)和上升翻转(0140)同时进行，得到负沿展宽(0572)和正沿展宽(0574)及数据输出(0580)，采样可以是正顺序采样(0530)或逆顺序采样(0532)，正顺序采样是指中间时钟序号和被采样信号序号的变化次序相同，逆顺序采样是指中间时钟序号和被采样信号序号的变化次序相反；

6、分别让同一个展宽延迟(0492)的负沿展宽(0572)和正沿展宽(0574)相互采样，基于采样结果确定二者的翻转时序(0602)，按照翻转时序将展宽输出(0570)分为负沿输出(0530)超前组和正沿输出(0532)超前组，分别从二者中选取序号相邻的数目即同序数目(0760)最大者且起始序号最小者作为负沿判据(0740)和正沿判据(0742)，负沿判据(0740)和正沿判据(0742)的起始序号即同序序号(0762)分别作为负沿序号(0750)和正沿序号(0752)；

7、分别计算负沿序号(0750)和正沿序号(0752)的序号均值(0754)、序号方差(0758)、序号差值(0756)作为畸变判据(0790)，可以选择一个或多个数据窗口宽度计算序号均值(0754)和序号方差(0758)；

8、如果负沿判据(0740)和正沿判据(0742)的同序数目(0760)不同，则选取同序数目(0760)大者作为判据输出(0780)，如果负沿判据(0740)和正沿判据(0742)的同序数目(0760)相同，则选取同序序号(0762)小者作为判据输出(0780)，如选择判据输出中的最小序号作为序号选择(0782)，则相位选择(0784)选择同相中间时钟(0340)，如选择判据输出中的最大序号作为序号选择(0782)，则相位选择(0784)选择反相中间时钟(0340)，序号选择还要根据畸变判据(0790)之一或部分或全部，决定是否进行加1或减1修正；

9、序号选择(0782)和相位选择(0784)对应的数据输出(0580)作为串行数据(0000)的接收结果数据分组输出，对应的展宽输出(0570)可以作为数据分组的起始和结束的触发信号，需要设置一个比特计数器给出每个数据分组的比特数。异步串行数据(0002)的传输帧(0210)接收以与接收数据(0314)从停止比特(0224)或空闲比特(0226)的有效电平向起始比特(0220)有效电平翻转对应的展宽输出的翻转起始，一个传输帧的比特数是内容比特(0222)的数目加一个起始比特和一个停止比特，因此产生数据分组的结束触发信号需要比特计数器的参与。

九、应用领域

在前面的说明中，本发明给出了异步接收串行数据(0000)的接收方法及装置，串行数据传送的方法及装置相对比较简单，而串行数据接收的方法则比较复杂且难于实现，本发明提供的方法及装置，最大限度的简化了串行数据接收装置的结构，使其成本低廉且易于实现，而且不仅可以满足高性能的应用需求，也可以满足低成本和低功耗的应用需求。

采用本发明的方法及装置，可以实现两种串行数据收发器，一种是通用串行收发器(Universal Serial Receievr/Transmitter，USRT)，其功能可以是现有的任意一种同步串行数据传输接口的功能，另一种是异步串行收发器(Universal AsynchronousReceievr/Transmitter，USRT)，其数据传输速率可以象同步串行数据接口的数据传输速率一样高，其物理层协议可以象通用输入/输出接口(General Purpose Input/Output，GPIO)的物理层协议一样简单，这两种串行数据收发器(0900)的特征如下：

1、如本发明的方法及装置接收异步串行数据或同步串行数据；

2、串行数据信号为单向或双向电气连接(0901)、单端驱动或差分驱动，单向电气连接(0902)只传送数据或只接收数据，双向电气连接(0903)可以分时传送数据和接收数据；

3、单向或双向的数据传输通道(0904)，单向数据传输通道(0905)由一个只传送数据或只接收数据的单向电气连接(0902)构成，双向数据传输通道(0906)由一个双向电气连接(0902)构成或由一个只传送数据的单向电气连接和一个只接收数据的单向电气连接组合构成；

4、单向或双向的数据传输端口(0907)，单向数据传输端口(0908)由一个或多个单向数据传输通道(0905)构成，双向数据传输端口(0909)由一个或多个双向数据传输通道(0906)构成。

下面将分节说明本发明的方法及装置的应用，为简洁说明，用通用接口或USRT称呼本发明的方法实现的通用串行数据通信装置，用异步接口或UART称呼本发明的方法实现的异步串行数据通信装置。

(一)异步串行数据通信物理层之上的同步串行数据通信

采用本发明的方法及装置，可实现与同步串行数据(0003)通信同样高数据传输速率的异步串行数据(0002)通信，因此可在异步串行数据通信的物理层之上，实现同步串行数据通信的数据链路层和协议层协议，降低了接口的功耗及成本，这种方法的特征如下：

1、如本发明的的方法及装置实现接收和传送异步串行数据传输的物理层协议；

2、数据链路层和协议层的同步串行数据作为物理层的异步串行数据的内容比特传送；

3、接收到的物理层的异步串行数据的内容比特提交给同步串行数据通信的数据链路层和协议层；

4、串行数据收发装置基于本发明的方法及装置实现。

(二)一种通用计算机中央处理器

当前的通用计算机中央处理器(0910，CPU)，有多种外部接口，采用本发明的方法及装置，可实现只有两种(USRT和UART)物理层甚至只有一种(UART)物理层外部接口的通用CPU，图9给出了采用USRT和或UART接口的通用CPU的示意图，在全新定义或采用现有的数据链路层和协议层协议的情况下，CPU外部接口的物理层协议基于USRT和/或UART定义，仅基于UART定义物理层协议则更佳，此外CPU内部连接，如处理器内核(Core)与协处理器、高速缓存(Cache，L1/L2/L3)的连接、多个内核之间的连接等，这种通用单核或多核的中央处理器的特征如下：

1、中央处理器的内部架构任意，全新定义架构或采用现有架构均可；

2、如本发明的方法及装置实现其单向或双向内部或外部接口的接收和传送串行数据的物理层协议；

3、全新定义或采用现有的内部或外部接口的数据链路层和协议层协议；

4、串行数据收发装置基于本发明的方法及装置实现。

(三)一种现场可编程门阵列器件

当前的通用现场可编程门阵列(FPGA)器件(0920)，只有少量的高速串行数据传输端口，在用其实现高性能交换机和/或路由器时，系统内部的数据传输只能采用通用的输入/输入(GPIO)端口，致使器件的引脚数量众多，采用本发明的方法及装置，可实现具有USRT和/或UART端口的FPGA，其USRT端口用于系统外部的串行数据传输连接，可以实现各种现有的串行数据传输协议，其UART端口用于系统内部或外部的串行数据传输连接，本发明的方法及装置的简捷性能，降低了FPGA器件的端口开销，使其有更多的输入和输出资源支持高速数据传输，图10给出了采用USRT和/或UART端口的FPGA的示意图，这种现场可编程门阵列器件的特征如下：

1、现场可编程门阵列器件的内部架构任意，全新定义架构或采用现有架构均可；

2、如本发明的方法及装置实现单向或双向内部或外部接口的接收和传送串行数据的物理层协议；

3、全新定义或采用现有的内部或外部接口的数据链路层和协议层协议；

4、串行数据收发装置基于本发明的方法及装置实现。

(四)一种异步串行数据传输接口的存储器

当前通用的存储器主要有DRAM/SDRAM(0930)、SRAM(0932)、FLASH(0934)等，都采用并行或串行的数据和控制接口，采用本发明的方法及装置，可实现UART物理层接口的单端口或多端口的DRAM/SDRAM、SRAM、FLASH等，可直接与本说明书《一种通用的计算机中央处理器》部分描述的一个或多个通用CPU直接连接，图11给出了采用UART接口的DRAM/SDRAM、SRAM、FLASH等的示意图，这种存储器的特征如下：

1、DRAM/SDRAM或SRAM或FLASH等存储器的内部的架构任意，全新定义架构或采用现有架构均可；

2、如本发明的的方法及装置实现单端口或多端口的单向或双向的接收和传送异步串行数据的物理层协议；

3、全新定义或采用现有的操作命令和状态信息；

4、串行数据收发装置基于本发明的方法及装置实现。

(五)一种串异步行数据传输接口的存储器控制器

当前通用的存储器主要有DRAM/SDRAM(0930)、SRAM(0932)、FLASH(0934)等，都采用并行或串行的数据和控制接口，采用本发明的的方法及装置，可实现UART物理层接口的单端口或多端口的DRAM/SDRAM、SRAM、FLASH等存储器的控制器，可直接与本说明书《一种通用的计算机中央处理器》部分描述的一个或多个通用CPU直接连接，图12给出了采用UART接口的DRAM/SDRAM、SRAM、FLASH等存储器模块及控制器的示意图，存储器控制器在模块内部连接DRAM/SDRAM和/或SRAM和/或FLASH等存储器，外接端口是单端口或多端口的UART接口，这种存储器的控制器的特征如下：

1、与DRAM/SDRAM或SRAM或FLASH等存储器的接口架构任意，全新定义架构或采用现有架构均可；

2、如本发明的方法及装置实现单端口或多端口的单向或双向的接收和传送异步串行数据的物理层协议；

3、全新定义或采用现有的操作命令和状态信息；

4、串行数据收发装置基于本发明的方法及装置实现。

(六)一种计算机外部设备的接口控制器

当前通用的外部设备接口主要有同步串行、同步并行、异步并行、异步串行等，采用本发明的方法及装置，可实现基于USRT或UART物理层协议的外部设备接口，可直接与本说明书《一种通用的计算机中央处理器》部分描述的一个或多个通用CPU直接连接，图13给出了基于USRT或UART物理层的计算机外部设备的接口控制器的示意图，这种计算机外部接口的特征如下：

1、外部设备接口控制器的内部架构任意，全新定义架构或采用现有架构均可；

2、如本发明的方法及装置实现外部设备控制器与计算机系统单向或双向连接的接收和传送串行数据的物理层协议；

3、全新定义或采用现有的数据链路层和协议层协议；

4、串行数据收发装置基于本发明的方法及装置实现。

(七)一种数据传输的中继装置

任意一种传送数据的方法，其传输的最大距离均有限制，如果要传输更远的距离，则需要中继设备接力传送数据，采用本发明的方法及装置，可实现基于USRT或UART物理层中继器，图14给出了采用USRT或UART物理层的数据传送中继装置的示意图，被中继接口在保持原有的数据链路层和协议层协议的情况下，原有的物理层被USRT或UART替换，被UART替换则更佳，这种数据传输的中继装置特征如下：

1、被中继的数据传送接口的架构任意，全新定义架构或采用现有架构均可；

2、如本发明的方法及装置实现数据传送中继的物理层协议；

3、保持被中继接口的数据链路层和协议层协议不变；

4、串行数据收发装置基于本发明的方法及装置实现。

(八)一种系统域网络的交换机

系统域网络是高性能计算机系统内部的数据传送网络，其性能和功耗均较高，规模小至一个单处理器的小型服务器内部的数据传送网络，规模大至一个有数万个处理器的超级计算机内部的数据传送网络，在多处理器的计算机系统中，系统域网络交换机往往是不可或缺的核心部件，采用本发明的方法及装置，可实现基于USRT和/或UART物理层的系统域网络交换机，图15给出了基于USRT和/或UART物理层协议的系统域网络交换机的示意图，这种系统域网络交换机的特征如下：

1、交换机的内部架构任意，全新定义架构或采用现有的架构均可；

2、如本发明的方法及装置实现系统域交换网络的物理层协议；

3、全新定义或采用现有的数据链路层和协议层协议；

4、串行数据收发装置基于本发明的方法及装置实现。

(九)一种计算机网络的交换机和/或路由器

计算机网络是计算机之间的数据传送网络，规模小至一个家庭内部的数据传送网络，规模大至一个大学内部有数万台计算机的数据传送网络，国际互联网则是一个全球域的计算机网络，交换机和路由器是计算机网络的必备设备，采用本发明的方法及装置，可实现基于USRT和/或UART物理层的计算机网络交换机和/或路由器，图16给出了基于USRT和/或UART物理层协议的计算机网络交换机和/或路由器的示意图，这种计算机网络交换机和/或路由器的特征如下：

1、交换机和/或路由器的内部架构任意，全新定义架构或采用现有的架构均可；

2、如本发明的方法及装置实现网络交换和/或路由的物理层协议；

3、全新定义或采用现有的数据链路层和协议层协议；

4、串行数据收发装置基于本发明的方法及装置实现。

(十)一种通信网络的交换机或路由器

通信网络是全球域的数据传送网络，交换机和路由器是通信网络不可或缺的部件，采用本发明的方法及装置，可实现基于USRT和/或UART物理层的通信网络交换机和/或路由器，图17给出了基于USRT和/或UART物理层协议的通信网络交换机和/或路由器的示意图，这种通信网络交换机和/或路由器的特征如下：

1、交换机和/或路由器的内部架构任意，全新定义架构或采用现有的架构均可；

2、如本发明的方法及装置实现网络交换和/或路由的物理层协议；

3、全新定义或采用现有的数据链路层和协议层协议；

4、串行数据收发装置基于本发明的方法及装置实现。

Claims (12)

1.一种异步接收串行数据的方法，包括：

a)本地时钟和接收数据由外部输入；

b)本地时钟直接作为接收时钟或被分频产生接收时钟，接收频率与发射频率相同，可选择的接收时钟经由延时级数为N的多级延迟部件产生N相中间时钟，延迟部件的延迟时间大于或等于0且延迟部件的参数相同使延迟时间一致，中间时钟延迟时间的均值是时钟平均延迟，产生延迟的方法有布线延迟、延迟线延迟、级联电路延迟、延时锁定环，还可以由频率数倍于接收频率的本地时钟将接收时钟经级联锁存器或级联触发器步进移相的方法产生，时钟平均延迟是固定值或可变值；

c)基于接收数据产生至少两个传送周期宽度的展宽脉冲，可选择的接收数据经由延迟匹配部件成为匹配数据，使匹配数据的翻转与展宽脉冲的翻转对齐，可选择的接收数据经由延时级数为N的多级延迟部件产生N相中间数据，延迟部件的延迟时间大于或等于0且延迟部件的参数相同使延迟时间一致，中间数据延迟时间的均值是数据平均延迟，产生延迟的方法有布线延迟、延迟线延迟、级联电路延迟，数据平均延迟是固定值或可变值，基于中间数据产生N相至少两个传送周期宽度的展宽延迟，相邻两相展宽延迟的延时时差也是数据平均延迟，N相中间数据经由延迟匹配部件成为数据延迟，使数据延迟的翻转与展宽延迟的翻转对齐；

d)时钟平均延迟和数据平均延迟均可以为0，但不能同时为0，时钟平均延迟为0时，接收时钟就是中间时钟，即不需要产生中间时钟，数据平均延迟为0时，展宽脉冲和匹配数据分别就是展宽延迟和数据延迟，即不需要产生展宽延迟和数据延迟；

e)用级数为采样级数的采样移位寄存器分别分相采样N相展宽延迟和N相数据延迟，采样中间时钟的下降翻转和上升翻转同时进行，得到负沿展宽和正沿展宽及数据输出，采样可以是正顺序采样或逆顺序采样，正顺序采样是指中间时钟序号和被采样信号序号的变化次序相同，逆顺序采样是指中间时钟序号和被采样信号序号的变化次序相反；

f)分别让同一个展宽延迟的负沿展宽和正沿展宽相互采样，基于采样结果确定二者的翻转时序，按照翻转时序将展宽输出分为负沿输出超前组和正沿输出超前组，分别从二者中选取序号相邻的数目即同序数目最大者且起始序号最小者作为负沿判据和正沿判据，负沿判据和正沿判据的起始序号即同序序号分别作为负沿序号和正沿序号；

g)分别计算负沿序号和正沿序号的序号均值、序号方差、序号差值作为畸变判据，可以选择一个或多个数据窗口宽度计算序号均值和序号方差；

h)如果负沿判据和正沿判据的同序数目不同，则选取同序数目大者作为判据输出，如果负沿判据和正沿判据的同序数目相同，则选取同序序号小者作为判据输出，如选择判据输出中的最小序号作为序号选择，则相位选择选择同相中间时钟，如选择判据输出中的最大序号作为序号选择，

则相位选择选择反相中间时钟，序号选择还要根据畸变判据之一或部分或全部，决定是否进行加1或减1修正；

i)序号选择和相位选择对应的数据输出作为串行数据的接收结果数据分组输出，对应的展宽输出可以作为数据分组的起始和结束的触发信号，需要设置一个比特计数器给出每个数据分组的比特数；异步串行数据的传输帧接收以与接收数据从停止比特或空闲比特的有效电平向起始比特有效电平翻转对应的展宽输出的翻转起始，一个传输帧的比特数是内容比特的数目加一个起始比特和一个停止比特，因此产生数据分组的结束触发信号需要比特计数器的参与。

2.一种串行数据收发装置，包括：

a)如权利要求1的方法接收同步串行数据或异步串行数据；

b)串行数据信号为单向或双向电气连接、单端驱动或差分驱动，单向电气连接只传送数据或只接收数据，双向电气连接可以分时传送数据和接收数据；

c)单向或双向的数据传输通道，单向数据传输通道由一个只传送数据或只接收数据的单向电气连接构成，双向数据传输通道由一个双向电气连接构成或由一个只传送数据的单向电气连接和一个只接收数据的单向电气连接组合构成；

d)单向或双向的数据传输端口，单向数据传输端口由一个或多个单向数据传输通道构成，双向数据传输端口由一个或多个双向数据传输通道构成。

3.一种异步串行数据通信物理层之上的同步串行数据通信的装置，包括：

a)如权利要求1的方法实现接收异步串行数据的物理层协议；

b)数据链路层和协议层的同步串行数据作为物理层的异步串行数据的内容比特发送；

c)接收到的物理层的异步串行数据的内容比特提交给同步串行数据通信的数据链路层和协议层；

d)如权利要求2的串行数据收发装置。

4.一种单核或多核的通用计算机中央处理器，包括：

a)可操作的中央处理器的内部架构；

b)如权利要求1的方法实现单向或双向内部或外部接口的接收串行数据的物理层协议；

c)可操作的外部接口的数据链路层和协议层协议；

d)如权利要求2的串行数据收发装置。

5.一种现场可编程门阵列器件，包括：

a)可操作的现场可编程门阵列器件的内部架构；

b)如权利要求1的方法实现单向或双向内部或外部接口的接收串行数据的物理层协议；

c)可操作的内部或外部接口的数据链路层和协议层协议；

d)如权利要求2的串行数据收发装置。

6.一种异步串行数据传输接口的存储器，包括：

a)可操作的DRAM/SDRAM或SRAM或FLASH等存储器的内部架构；

b)如权利要求1的方法实现单端口或多端口的单向或双向的接收异步串行数据的物理层协议；

c)可操作的操作命令和状态信息；

d)如权利要求2的串行数据收发装置。

7.一种异步串行数据传输接口的存储器控制器，包括：

a)可操作的DRAM/SDRAM或SRAM或FLASH等存储器的接口架构；

b)如权利要求1的方法实现单端口或多端口的单向或双向的接收异步串行数据的物理层协议；

c)可操作的操作命令和状态信息；

d)如权利要求2的串行数据收发装置。

8.一种计算机外部设备的接口控制器，包括：

a)可操作的外部设备的接口控制器的内部架构；

b)如权利要求1的方法实现外部设备控制器与计算机系统单向或双向连接的接收串行数据的物理层协议；

c)可操作的数据链路层和协议层协议；

d)如权利要求2的串行数据收发装置。

9.一种数据传输的中继装置，包括：

a)可操作的被中继的数据传送接口的架构；

b)如权利要求1的方法实现数据传送中继的物理层协议；

c)保持被中继接口的数据链路层和协议层协议不变；

d)如权利要求2的串行数据收发装置。

10.一种系统域网络的交换机，包括：

a)可操作的交换机的内部架构任意；

b)如权利要求1的方法实现系统域交换网络的物理层协议；

c)可操作的数据链路层和协议层协议；

d)如权利要求2的串行数据收发装置。

11.一种计算机网络的交换机和/或路由器，包括：

a)可操作的交换机和/或路由器的内部架构；

b)如权利要求1的方法实现网络交换和/或路由的物理层协议；

c)可操作的数据链路层和协议层协议；

d)如权利要求2的串行数据收发装置。

12.一种通信网络的交换机和/或路由器，包括：

a)可操作的交换机和/或路由器的内部架构；

b)如权利要求1的方法实现网络交换和/或路由的物理层协议；

c)可操作的数据链路层和协议层协议；

d)如权利要求2的串行数据收发装置。

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