CN112241615B - 一种数据平衡性时序的检测方法、系统及电子设备 - Google Patents

Abstract

本发明实施例涉及一种数据平衡性时序的检测方法、系统及电子设备，所述方法包括以下步骤：获取SDXC系统控制端各输入输出端口的传输延时；根据所述各输入输出端口的传输延时，获取延时均值；将各输入输出端口的传输延时与所述延时均值求差，获取各输入输出端口的延时差；将所述延时差与标准延时误差比对，并反馈比对结果。本发明不仅检查SDXC控制芯片端口数据是否满足建立和保持时间，而且同时还检查数据达到的时间点分布是否集中，约束所有数据到达时间分布的一致性，提高了数据根据时钟延时调整的一致性，从而提高了接口对不同协议的兼容性。

Description

一种数据平衡性时序的检测方法、系统及电子设备

技术领域

本发明涉及延时链延时检测领域，特别是涉及一种支持SDXC接口数据平衡性时序的检测方法、系统及电子设备。

背景技术

目前存储卡包括有SD卡、SDHC卡和SDXC卡，三种存储卡的规格均不一样，SD卡最大支持2GB容量，SDHC最大支持32GB容量，SDXC最大支持2TB(2048GB)容量，支持SDXC卡的数码设备是兼容支持SD卡与SDHC卡的，如果设备只有支持SDHC卡，那么这个设备就不能使用SDXC卡，但兼容SD卡。如果设备只支持SD卡，则不兼容SDXC和SDHC卡。SDXC是SD eXtendedCapacity的缩写，是最新提出的SD卡标准，除了容量可以升级为最大2T以外，主要是可以支持300M/s的传输速度，即“高容高速SD”卡。既然三种SD卡的读写速度不一样，那么在设计SDXC标准的读写芯片时，需要考虑兼容可以读写SDHC以及SD卡的接口时序问题。而SDHC和SD卡不同厂家生产的产品读写速度虽然符合SD卡相应的规格定义，但是也是速度各有不同，同一家的产品不同批次也有不同，那么SDXC卡读写芯片的设计就需要兼顾到的SD卡接口时序范围非常广泛；因此在设计SDXC卡读写芯片时除了针对SDXC的系统时钟传输实施严格的检查，还要对数据传输路径有严格的时序要求。

目前为实现SDXC系统数据传输的时序要求，主要依靠芯片静态时序分析。在时钟树尽量做平衡的前提下，数据从输入端口到第一级寄存器或者最后一集寄存器到输出端口根据寄存机时钟的要求检查数据的延时是否满足建立和保持时间。由于时钟的复杂性，以及时钟树建立时的延时差会引入针对每个寄存器检查数据的时序的不确定性。但是针对某一种协议来说，最好所有的数据端数据是可以集中在同一个时间(或者比较窄的时间段内)到达，这样通过针对时钟延时链的选择可以调整时钟沿的相位，从而达到可以抓取延时链范围内所有相位的数据。而如果只检查建立和保持时间，数据到达时间分布在整个建立和保持时间满足的窗口内，则不利于调整时钟相位把数据统一到某个协议允许范围内。而且要保证各个协议下时序延时的正确性，通常的方法是将不同协议的时序要求分成多个模式的约束，进行多次静态时序分析来保证，非常消耗芯片时序签核过程中的机器资源和人力分析资源，造成成本增加，降低效率。

因此，现有技术还有待进一步改进和提升。

发明内容

基于此，有必要针对上述技术问题，提供一种支持SDXC接口的数据平衡性时序的检测方法、系统及电子设备，以保证数据根据时钟延时调整的一致性，从而提高接口对不同协议的兼容性。

第一方面，本发明实施例提供了一种数据平衡性时序的检测方法，,所述方法包括以下步骤：

获取SDXC系统控制端各输入输出端口的传输延时；

根据所述各输入输出端口的传输延时，获取延时均值；

将各输入输出端口的传输延时与所述延时均值求差，获取各输入输出端口的延时差；

将所述延时差与标准延时误差比对，并反馈比对结果。

进一步地,所述获取SDXC系统控制端各输入输出端口的传输延时的步骤包括：

在Primetime工具的静态时序分析环境中抓取需延时平衡的输入输出数据组；所述输入输出数据组对应输入输出端口；

对输入输出数据组分组抓取传输延时信息，分别获取各输入端口和输出端口的传输延时。

进一步地,所述将各输入输出端口的传输延时与所述延时均值求差，获取各输入输出端口的延时差的步骤包括：

分别将各输入端口的传输延时和各输出端口的传输延时与延时均值求差，获取各输入端口的输入延时差和各输出端口的输出延时差。

进一步地,所述将所述延时差与标准延时误差比对，并反馈比对结果的步骤包括：

分别将所述各输入端口的输入延时差和各输出端口的输出延时差与标准延时误差比对，并将标记出大于所述标准延时误差的各输入端口和输出端口。

进一步地,所述反馈比对结果的步骤之后还包括：

当存在延时差大于标准延时误差时，发出将所述延时差大于标准延时误差所对应的输入端口或输出端口的时序路径至少缩短预定值的均衡提醒；所述预定值为所述所述延时差与所述标准延时误差的差值。

进一步地,接收用户根据所述均衡提醒所作出的调整操作，将所述延时差大于标准延时误差所对应的输入端口或输出端口的时序路径至少缩短预定值。

第二方面，本发明实施例提供一种数据平衡性时序的检测系统，所述系统包括：

提取模块，用于获取SDXC系统控制端各输入输出端口的传输延时；

第一处理模块，用于根据所述各输入输出端口的传输延时，获取延时均值；

第二处理模块，用于将各输入输出端口的传输延时与所述延时均值求差，获取各输入输出端口的延时差；

比对模块，用于将所述延时差与标准延时误差比对，并反馈比对结果。

进一步地，所述系统还包括：

提醒模块，用于当存在延时差大于标准延时误差时，发出将所述延时差大于标准延时误差所对应的输入端口或输出端口的时序路径至少缩短预定值的均衡提醒；所述预定值为所述延时差与所述标准延时误差的差值。

第三方面，本发明实施例提供一种电子设备，包括至少一个处理器；

以及与所述至少一个处理器通信连接的存储器；

其中，所述存储器存储有可被所述至少一个处理器执行的指令程序，所述指令程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行如上所述的方法。

第四方面，本发明实施例提供一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权力要求1至6中任一所述方法的步骤。

本发明提供的支持SDXC接口时钟延时链延时的检测方法、系统及电子设备，不仅检查SDXC控制芯片端口数据是否满足建立和保持时间，而且同时还检查数据达到的时间点分布是否集中，约束所有数据到达时间分布的一致性，提高了数据根据时钟延时调整的一致性，从而提高了接口对不同协议的兼容性。

附图说明

图1为本发明提供的一个实施例中数据平衡性时序的检测方法的应用环境示意图；

图2本发明提供的一个实施例中数据平衡性时序的检测方法的流程示意图；

图3为本发明提供的一个实施例中SDXC输出端逻辑架构示意图；

图4为本发明提供的一个实施例中SDXC输入端端逻辑架构示意图；

图5为图2中步骤S100的具体流程示意图；

图6为本发明提供的一个实施例中数据平衡性时序的检测系统的结构框图；

图7为本发明提供的另一个实施例中数据平衡性时序的检测系统的结构框图；

图8为本发明提供的一个实施例中电子设备的结构示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

本发明实施例提供的数据平衡性时序的检测方法，可以应用于如图1所示的应用环境中。其中，终端102通过网络与服务器104进行通信。其中，终端102可以但不限于是各种个人计算机、笔记本电脑、智能手机、平板电脑和SDXC芯片检测设备，服务器104可以用独立的服务器或者是多个服务器组成的服务器集群来实现。服务器104可生成最终的检测方案，将生成的检测方案发送至终端102，终端102接收到检测方案后，供终端102的开发者进行查看和操作处理。

在一个实施例中，如图2所示，提供了一种数据平衡性时序的检测方法，以该方法应用于图1中的终端或服务器为例进行说明，包括以下步骤：

S100、获取SDXC系统控制端各输入输出端口的传输延时；

其中，SDXC系统控制端的输入输出主要采用如图3和图4所示的逻辑架构，所有的SDXC控制端的输出数据SD_CMD，SD_DATA*，其都采用图3所示的逻辑架构，该逻辑架构可以同步DAT&CMD到时钟clk系统上，以便SD_CMD、SD_DATA*等数据输出后可以很好地被同步到接收端。对于所有的SDXC控制端输入端，其均采用图4所示的逻辑架构，其输入数据都支持一个依靠delay parameter[4:0]来配置数据延时的结构。这些不同的配置选择不同延时拍数得到输入数据，可以使得SDXC芯片支持不通协议SDR104/HS200/HS400/HS400_ES的数据传输延时要求。

为了获取SDXC系统控制端各输入输出端口的传输延时，如图5所示，本发明实施例采用如下步骤：

S101、在Primetime工具的静态时序分析环境中抓取需延时平衡的输入输出数据组；所述输入输出数据组对应输入输出端口；

S102、对输入输出数据组分组抓取传输延时信息，分别获取各输入端口和输出端口的传输延时。

PrimeTime(PT)是Synopsys的签收品质(sign-off quality)的静态时序分析工具。静态时序分析(STA)是设计流程中最重要的一步，它决定了设计是否在所要求的速度下工作，PT分析设计中的时序延迟并标注出必须改正的违例。因此，本发明实施例优选在Primetime工具的静态时序分析环境中抓取需延时平衡的输入输出数据组。而因为输入端和输出端采用不同的逻辑架构，所以本发明实施例对输入输出数据组进行分组处理，即分别抓取输入数据组和输出数据组的传输延时信息，获取各输入端口和输出端口的传输延时。而且，本发明实施例通过数据抓取获得SDXC接口数据的延时数据，而不依靠多次静态时序分析建立和保持时间来检查接口数据延时的合理性，检测方法更加合理有效。

S200、根据所述各输入输出端口的传输延时，获取延时均值；

其中，本发明实施例由于对输入输出组进行分组处理，因此，在获取延时均值时，分别将各输入端口的传输延时和各输出端口的传输延时求平均值，以保证根据输入数据和输出数据进行均值平衡的独立性和准确性。

S300、将各输入输出端口的传输延时与所述延时均值求差，获取各输入输出端口的延时差；

其中，本发明实施例分别将各输入端口的传输延时和各输出端口的传输延时与延时均值求差，获取各输入端口的输入延时差和各输出端口的输出延时差，通过输入延时差和输出延时差，能够有效检测出具体哪个输入输出端口出现异常。

S400、将所述延时差与标准延时误差比对，并反馈比对结果。

其中，为了检测出出现异常的输入输出端口，本发明实施例将所述延时差与标准延时误差比对，标准延时误差由系统根据实际需要设定，即通过标准延时误差，划定一个数据传输平衡性检测的中心值以及检测范围。而在比对时，分别将所述各输入端口的输入延时差和各输出端口的输出延时差与标准延时误差比对，通过二者的差值，可以判定出哪些端口的延时正常，哪些端口的延时异常，具体判定以延时差与标准延时误差的大小来定，如果延时差小于标准延时误差，则说明该传输路径满足数据传输的平衡性要求，反之则不满足。通过该方法，能够更有针对性的找出偏离中心值的端口，本发明实施例通过延时差大于标准延时误差的方式可以对将其所对应的输入输出端口标记出来，方便对延时异常端口的监控。

而对于出现延时异常的情况，本发明实施例还会发出将所述延时差大于标准延时误差所对应的输入端口或输出端口的时序路径至少缩短预定值的均衡提醒，所述预定值为所述延时差与所述标准延时误差的差值。通过该均衡提醒，后端设计人员可以得到对于延时端口的明确指示，并根据该指示，将相应端口的时序路径至少缩短预定值。将相应端口的时序路径至少缩短预定值后，可以使所有端口的传输延时差在标准延时误差的范围内，保证了所有延时的均衡性，同时所有输出路径的延时也可以约束到一定的范围内。从而保证SDXC数据接口可以兼容不同协议的时序要求。而且本发明实施例平均数算法来抓取偏离数据聚拢方向的点，而不是简单的看数据分布的最大最小值，有利于延时数据的调整，尽快尽可能的做到数据聚拢。

本发明实施例本发明使用静态时序分析环境高效的抓取数据延时，并使用平均值的算法保证数据传输延时分布的均衡性，在保持一次静态时序分析的开支下达到了多次运行静态时序分析的效果。并且利用平均数来衡量不同路径延时差的方法比使用最大最小值检查有优势，该算法可以更好地抓取数据分布不均衡的点，让数据更加聚拢。

下面以具有五个输入端口的示例对本发明的上述检测方法进行详细描述。

针对输入的5个端口分别得到5个延时T_CMD，T_DATA0，T_DATA1，T_DATA2，T_DATA3，T_DATA4。如果要求这5个延时误差范围在T_SKEW＝0.1ns之内，即标准延时误差设定为0.05ns，设：

T_AVG＝

(T_CMD+T_DATA0+T_DATA1+T_DATA2+T_DATA3+T_DATA4)/5；

分别比对5个数据跟T_AVG的差，超过0.05ns的延时即可检测出来，以方便芯片后端设计人员调整该条路径满足数据传输平衡要求在0.1ns范围内的检查，即：如果T_Delta＝(T_DATA*|T_CMD-T_AVG>T_SKEW/2，则报错。这种方法比直接报出最大最小值要更有针对性的找出偏离中心值的端口。假如有4个T_DATA*＝1ns，1个T_CMD＝1.1ns。只检查最大最小的差值则认为该组数据合理。但是按照本本发明实施例的平均值算法，比如:T_AVG＝1.02，T_CMD-T_AVG＝1.1-1.02＝0.08ns>T_SKEW/2＝0.05ns。说明T_CMD所对应的CMD端口延时异常，那么后端设计人员就会得到明确的指示，请把CMD相关的时序路径至少缩短0.03ns。假设根据指示缩短了0.05ns，则最终结果为：T_AVG＝(1+1+1+1+1.05)/5＝1.01ns，同时所有输入延时与平均值差都在0.05范围内。这样就保证了所有输入延时的均衡性。同理，所有输出路径的延时也可以约束到一定的范围内。从而保证SDXC数据接口可以兼容不同协议的时序要求。

因此，本发明实施例的检测方方，不仅能够检查SDXC控制芯片端口数据是否满足建立和保持时间，同时鞥能够检查数据达到的时间点分布是否集中，也即是说针对同一组数据，所有数据传输的时间是否近似等长或者在某个约定范围内。假设时钟周期5ns，建立和保持时间占掉1ns窗口，那么原本数据可能在剩余的4ns窗口内任意时间到达，也就是说可能分布的窗口为4ns。本发明会约束所有数据到达时间分布的一致性，约束所有数据传输路径的延时差在特定值以内，比如100ps，这样提高了数据根据时钟延时调整的一致性，从而提高了接口对不同协议的兼容性。

应该理解的是，虽然上述流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，上述流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

基于上述检测方法，参见图6，本发明实施例提供一种数据平衡性时序的检测系统，该系统包括：提取模块10、第一处理模块20、第二处理模块30和比对模块40，其中，

提取模块10，用于获取SDXC系统控制端各输入输出端口的传输延时；

第一处理模块20，用于根据所述各输入输出端口的传输延时，获取延时均值；

第二处理模块30，用于将各输入输出端口的传输延时与所述延时均值求差，获取各输入输出端口的延时差；

比对模块40，用于将所述延时差与标准延时误差比对，并反馈比对结果。

在一个实施例中，如图7所示，该系统还包括：

提醒模块50，用于当存在延时差大于标准延时误差时，发出将所述延时差大于标准延时误差所对应的输入端口或输出端口的时序路径至少缩短预定值的均衡提醒；所述预定值为所述所述延时差与所述标准延时误差的差值。

图8为本发明实施例提供的电子设备的硬件结构示意图，该设备包括：一个或多个处理器801以及存储器802。其中，处理器801以及存储器802可以通过总线或者其他方式连接，图8中以通过总线连接为例。

存储器802作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本发明实施例中检测系统对应的程序指令/模块。处理器801通过运行存储在存储器802中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述系统实施例中数据平衡性时序检测系统。

存储器802可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据数据平衡性时序的检测系统的使用所创建的数据等。此外，存储器802可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器802可选包括相对于处理器801远程设置的存储器，这些远程存储器可以通过网络连接至数据平衡性时序的检测系统。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

上述电子设备可执行本发明实施例所提供的系统或方法，具备执行该系统或方法相应的功能模块和有益效果。未在本实施例中详尽描述的技术细节，可参见本发明实施例所提供的系统或方法。

并且，以上所描述的系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

通过以上的实施方式的描述，本领域普通技术人员可以清楚地了解到各实施方式可借助软件加通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种数据平衡性时序的检测方法，其特征在于,所述方法包括以下步骤：

获取SDXC系统控制端各输入输出端口的传输延时；

根据所述各输入输出端口的传输延时，获取延时均值；

将各输入输出端口的传输延时与所述延时均值求差，获取各输入输出端口的延时差；

将所述延时差与标准延时误差比对，并反馈比对结果。

2.根据权利要求1所述的数据平衡性时序的检测方法，其特征在于,所述获取SDXC系统控制端各输入输出端口的传输延时的步骤包括：

在Primetime工具的静态时序分析环境中抓取需延时平衡的输入输出数据组；所述输入输出数据组对应输入输出端口；

对输入输出数据组分组抓取传输延时信息，分别获取各输入端口和输出端口的传输延时。

3.根据权利要求2所述的数据平衡性时序的检测方法，其特征在于,所述将各输入输出端口的传输延时与所述延时均值求差，获取各输入输出端口的延时差的步骤包括：

分别将各输入端口的传输延时和各输出端口的传输延时与延时均值求差，获取各输入端口的输入延时差和各输出端口的输出延时差。

4.根据权利要求3所述的数据平衡性时序的检测方法，其特征在于,所述将所述延时差与标准延时误差比对，并反馈比对结果的步骤包括：

分别将所述各输入端口的输入延时差和各输出端口的输出延时差与标准延时误差比对，并将标记出大于所述标准延时误差的各输入端口和输出端口。

5.根据权利要求1所述的数据平衡性时序的检测方法，其特征在于,所述反馈比对结果的步骤之后还包括：

当存在延时差大于标准延时误差时，发出将所述延时差大于标准延时误差所对应的输入端口或输出端口的时序路径至少缩短预定值的均衡提醒；所述预定值为所述延时差与所述标准延时误差的差值。

6.根据权利要求5所述的数据平衡性时序的检测方法，其特征在于,

接收用户根据所述均衡提醒所作出的调整操作，将所述延时差大于标准延时误差所对应的输入端口或输出端口的时序路径至少缩短预定值。

7.一种数据平衡性时序的检测系统，其特征在于，所述系统包括：

提取模块，用于获取SDXC系统控制端各输入输出端口的传输延时；

第一处理模块，用于根据所述各输入输出端口的传输延时，获取延时均值；

第二处理模块，用于将各输入输出端口的传输延时与所述延时均值求差，获取各输入输出端口的延时差；

比对模块，用于将所述延时差与标准延时误差比对，并反馈比对结果。

8.根据权利要求7所述的数据平衡性时序的检测系统，其特征在于，所述系统还包括：

提醒模块，用于当存在延时差大于标准延时误差时，发出将所述延时差大于标准延时误差所对应的输入端口或输出端口的时序路径至少缩短预定值的均衡提醒；所述预定值为所述延时差与所述标准延时误差的差值。

9.一种电子设备，其特征在于，包括至少一个处理器；

以及与所述至少一个处理器通信连接的存储器；

其中，所述存储器存储有可被所述至少一个处理器执行的指令程序，所述指令程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行如权利要求1至6任一项所述的方法。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利 要求1至6中任一所述方法的步骤。

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