CN114397561B - 时序错误检测电路、方法以及电子设备 - Google Patents

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Abstract

本发明提供了一种时序错误检测电路、方法以及电子设备，该时序错误检测电路中的检测单元获取待检测芯片区域中各个待检测电路的时序检测值，并将时序检测值存储至目标存储单元中；传输结构用于将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到目标存储区域对应的目标时序检测值；目标存储区域对应的目标时序检测值用于表征待检测芯片区域整体是否发生时序错误；目标存储区域与待检测芯片区域一一对应；传输结构用于接收采集信号并确定采集信号对应的目标存储区域，还用于向目标存储字段输出目标时序检测值以及目标存储区域内各个目标存储单元的时序检测值。这样，减少了数据传输量，降低了电路功耗。

Description

时序错误检测电路、方法以及电子设备
技术领域
本发明实施例涉及芯片检测技术领域，尤其涉及一种时序错误检测电路、方法以及电子设备。
背景技术
随着集成电路的不断发展，芯片的集成度越来越高，芯片的功能也越来越强大。在芯片的制作以及使用过程中，生产工艺的波动、环境电压和温度的变化、运行时的动态效应都可能导致电路的性能表现发生改变，例如发生时序错误等。
业界最常用的分析芯片时序的方法是在物理设计阶段基于静态时序分析，该静态时序分析方法属于硅前分析，存在不够准确、不够完整的缺点，并且生产过程的不确定性，最终得到的芯片与设计结果可能存在较大的差距。
现有技术中，业内往往是基于片上检测系统来检测芯片的时序，这类片上检测系统普遍存在数据传输量大、电路功耗大并且无法准确定位检测对象、检测灵活性不高的问题。
发明内容
本发明实施例提供一种时序错误检测电路、方法以及电子设备，以降低数据传输量、降低电路功耗并实现准确定位检测对象、提高检测的灵活性。
第一方面，提供了一种时序错误检测电路，所述时序错误检测电路包括检测单元以及处理单元；所述处理单元包括传输结构、多个目标存储区域以及目标存储字段；所述目标存储区域中包括多个目标存储单元；所述检测单元的输出端与所述目标存储单元的输入端连接；所述传输结构的输入端与所述目标存储单元的输出端连接；所述传输结构的输出端与所述目标存储字段连接；
所述检测单元用于获取待检测芯片区域中各个待检测电路的时序检测值，并将所述时序检测值存储至所述目标存储单元中；所述时序检测值用于判断所述待检测电路是否发生时序错误；
所述传输结构用于将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到所述目标存储区域对应的目标时序检测值；所述目标存储区域对应的目标时序检测值用于表征所述待检测芯片区域整体是否发生时序错误；所述目标存储区域与所述待检测芯片区域一一对应；
所述传输结构用于接收采集信号并确定所述采集信号对应的目标存储区域；
所述传输结构用于向所述目标存储字段输出所述目标时序检测值以及所述目标存储区域内各个所述目标存储单元的时序检测值。
可选的，所述待检测电路包括第一触发器、组合逻辑以及第二触发器；所述第一触发器的输出端与所述组合逻辑的输入端连接；所述组合逻辑的输出端与所述第二触发器的输入端连接；
所述检测单元包括第三触发器、预设延迟链以及预设逻辑运算门；所述检测单元包括第一输入端、第二输入端以及输出端；所述预设延迟链的输入端作为所述检测单元的第一输入端，与所述组合逻辑的输出端连接；所述预设延迟链的输出端与所述第三触发器的输入端连接；所述第三触发器的输出端与所述逻辑运算门的第一输入端连接；所述预设逻辑运算门的第二输入端作为所述检测单元的第二输入端，与所述第二触发器的输出端连接；所述预设逻辑运算门的输出端作为所述检测单元的输出端，与所述处理单元的输入端连接；其中，
基于所述第二触发器输出第一输出值至所述预设逻辑运算门，所述第三触发器输出第二输出值至所述预设逻辑运算门；
基于所述预设逻辑运算门将所述第一输出值以及所述第二输出值进行对比处理，得到所述待检测电路的时序检测值。
可选的，所述处理单元还用于：
基于预设划分规则，将待检测芯片划分为多个待检测芯片区域；
为各个所述待检测芯片区域分配目标存储单元，得到所述待检测芯片区域对应的目标存储区域。
可选的，所述处理单元还包括多个分区控制模块；所述目标存储单元包括第四触发器；所述分区控制模块的输入端用于接收预设时钟控制信号以及预设控制信号；每个所述分区控制模块的输出端分别与至少一个所述目标存储单元的第四触发器的时钟输入端连接；
针对所述至少一个目标存储单元，所述分区控制模块用于将所述预设控制信号以及预设时钟控制信号进行逻辑运算，得到目标控制信号，并将所述目标控制信号分别发送至所述至少一个目标存储单元中的第四触发器；
在所述目标控制信号为第一信号的情况下，所述第四触发器用于停用所述目标存储单元；
在所述目标控制信号为第二信号的情况下，所述第四触发器用于启用所述目标存储单元。
可选的，所述目标存储单元还包括第一或逻辑运算门以及与逻辑运算门；所述第一或逻辑运算门的第一输入端与所述检测单元的输出端连接；所述第一或逻辑运算门的第二输入端与所述第四触发器的输出端连接；所述第一或逻辑运算门的输出端与所述与逻辑运算门的第一输入端连接；
所述第一或逻辑运算门用于接收所述第四触发器发送的历史时序检测值以及所述检测单元发送的当前周期的时序检测值；
所述第一或逻辑运算门用于将所述历史时序检测值与当前周期的所述时序检测值进行或逻辑运算，得到第一目标结果；所述第一目标结果用于锁定存在时序错误的时序检测值。
可选的，所述处理单元还包括多个清零控制模块；所述清零控制模块的输入端用于接收预设清零信号；所述清零控制模块的输出端分别与至少一个所述目标存储单元的所述与逻辑运算门的第二输入端连接；所述与逻辑运算门的输出端与所述第四触发器的输入端连接；
所述与逻辑运算门用于接收所述第一或逻辑运算门发送的所述第一目标结果以及所述清零控制模块发送的预设清零信号；
所述与逻辑运算门用于将所述预设清零信号以及所述第一目标结果进行逻辑运算，得到第二目标结果，并将所述第二目标结果发送至所述第四触发器，以重置所述目标存储单元所存储的时序检测值。
可选的，所述传输结构为多个第二或逻辑运算门组成的多级树状结构；第一级的所述第二或逻辑运算门的两个输入端分别与两个所述目标存储单元的输出端连接；第二级至第m级的所述第二或逻辑运算门的两个输入端分别与上一级的两个第二或逻辑运算门的两个输出端连接；第m级的所述第二或逻辑运算门的输出端与所述目标存储字段连接；所述m为大于0的整数；
所述传输结构用于通过所述多个第二或逻辑运算门对每个目标存储区域中各个目标存储单元的时序检测值进行或逻辑运算，得到所述目标存储区域对应的目标时序检测值。
可选的，所述多个目标存储区域分为多个层级；每一个层级的各个目标存储区域中的各个目标存储单元的输出端与所述传输结构的输入端连接；所述传输结构的输出端还与上一层级的目标存储区域中的目标存储单元的输入端连接；
所述传输结构还用于通过所述多个第二或逻辑运算门对各个目标存储区域的目标时序检测值进行或逻辑运算，得到所述待检测芯片对应的目标时序检测值。
第二方面，提供了一种时序错误检测方法，应用于时序错误检测电路；所述时序错误检测电路包括检测单元以及处理单元；所述处理单元包括传输结构、多个目标存储区域以及目标存储字段；所述目标存储区域中包括多个目标存储单元；所述检测单元的输出端与所述目标存储单元的输入端连接；所述传输结构的输入端与所述目标存储单元的输出端连接；所述传输结构的输出端与所述目标存储字段连接；所述方法包括：
通过所述检测单元获取待检测芯片区域中各个待检测电路的时序检测值，并将所述时序检测值存储至所述目标存储单元中；所述时序检测值用于判断所述待检测电路是否发生时序错误；
通过所述传输结构将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到所述目标存储区域对应的目标时序检测值；所述目标存储区域对应的目标时序检测值用于表征所述待检测芯片区域整体是否发生时序错误；所述目标存储区域与所述待检测芯片区域一一对应；
通过所述传输结构接收采集信号并确定所述采集信号对应的目标存储区域；
通过所述传输结构向所述目标存储字段输出所述目标时序检测值以及所述目标存储区域内各个所述目标存储单元的时序检测值。
第三方面，本发明实施例提供了一种电子设备，所述电子设备包括第一方面所述的时序错误检测电路。
本发明实施例中，时序错误检测电路中的检测单元获取待检测芯片区域中各个待检测电路的时序检测值，并将时序检测值存储至目标存储单元中；该时序检测值用于判断待检测电路是否发生时序错误；传输结构用于将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到目标存储区域对应的目标时序检测值；该目标存储区域对应的目标时序检测值用于表征待检测芯片区域整体是否发生时序错误；目标存储区域与待检测芯片区域一一对应；传输结构用于接收采集信号并确定采集信号对应的目标存储区域；传输结构还用于向目标存储字段输出目标时序检测值以及目标存储区域内各个目标存储单元的时序检测值。这样，通过获取待检测芯片区域的时序检测值并存储至目标存储单元中，后续基于采集信号来输出相应目标存储区域内存储的时序检测值，无需输出所有的检测值，减少了数据传输量，降低了电路功耗，同时基于采集信号可以准确定位检测对象并获取检测对象的时序检测值，提高了检测的灵活性。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。在附图中：
图1是本发明实施例提供的一种时序错误检测电路的逻辑示意图；
图2是本发明实施例提供的一种预设延迟链的电路示意图；
图3是本发明实施例的一种检测单元与待检测电路的连接示意图；
图4是本发明实施例的一种分区控制模块的电路示意图；
图5是本发明实施例的一种目标存储单元的逻辑结构图；
图6是本发明实施例的一种处理单元的处理逻辑示意图；
图7是本发明实施例的一种时序错误检测电路的具体组成示意图；
图8是本发明实施例提供的一种时序错误检测方法的步骤流程图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
首先对本申请涉及的时序错误检测的技术背景进行说明。集成电路产业按照信号类型，可分为数字电路与模拟电路，数字电路又可以划分为组合逻辑电路和时序逻辑电路两大类。时序电路系统分为组合逻辑部分和状态保持（触发器）部分，时序分析与时序检测也是基于两级触发器（前一级称为发射触发器、后一级称为捕获触发器）与中间组合逻辑构成的基本模型进行的。
假设时钟周期为T，触发器的采样-输出延迟时间的最大值为tc2q-max，tc2q-max指的是触发器时钟输入端（CLK端）到输出端（Q端）的延迟时间的最大值，该延迟时间延迟受到工艺、电压、温度等因素的影响，在具体分析的时候，需要考虑最坏的情况，而最坏的情况正是触发器的采样-输出延迟时间的最大值。同时，假设组合逻辑的延迟时间的最大值（或称数据路径的最大值）为t dp-max，触发器之间的组合逻辑（由与门、或门等逻辑门构成）的延迟时间同样受到工艺、电压、温度等因素的影响，同样的，在具体分析时仍需要考虑最坏的情况，即取组合逻辑延迟时间的最大值。
基于上述参数，若触发器的建立时间（Setup Time）要求为tsetup，那么保证电路正确工作必须满足以下时序约束：
T≥tc2q-max+t dp-max+tsetup（1）
需要进一步说明的是，在芯片的制造和工作过程中存在许多非理想因素，导致芯片的各项参数与理论分析的结果相比会发生不同程度的偏离或者波动。芯片参数的偏离或者波动主要指的是制造工艺、电压和温度（Process Voltage Temperature，PVT）对芯片的影响。
其中，器件的电气性能与其电源电压密切相关，电源电压直接影响着晶体管的驱动电流的大小。芯片供电电压的下降，必定导致器件延迟的增大。温度参数与晶体管阈值和迁移率等重要参数关系密切，同时还影响着互连线的电阻和电容的大小。温度的变化也必定导致芯片内器件延迟的变化。制造工艺偏差将直接导致芯片的参数发生变化，如衬底掺杂浓度、栅氧化层厚度、沟道的长度与宽度以及互连线的宽度与厚度等。而芯片参数的变化将会进一步导致芯片电气特性的变化，如晶体管的阈值电压、饱和电流、栅极电容以及互连线的电容与电阻等。这些电气特性的变化最终导致器件延迟、翻转时间以及导线传播延迟等时间参数的变化。
基于上述影响芯片参数的影响因素，结合公式（1）的定义，保证芯片电路正确工作的时序裕量tmargin为：
T-tc2q-max-t dp-max -tsetup=tmargin（2）
tmargin可分为两部分，一部分为PVT波动带来的影响tpvt，另一部分为过约束裕量值t0，如下所示：
tmargin=tpvt+t0（3）
其中，上述公式（3）中的t0为过约束裕量值，该过约束裕量值产生的原因是由于设计人员在仿真的时候，无法知晓硅后的实际情况，因而需要留有一定的裕量来防止时序错误。由于仿真过程与实际硅后总是存在差距的，存在不准确、不完善的弊端，为了防止极端情况下仿真分析得到的tpvt不够保证时序安全运行，保证芯片能在指定环境安全运行，设计人员设置设定了过约束裕量值。简而言之，该过约束裕量值大多是根据实际情况设定，如经过多次流片结果确定在该工艺平台下，硅前仿真与硅后实测大致存在的差距值，并使得该t0与该差距值相匹配（如使差距值小于等于t0），进而保证时序裕量的准确性。
在一种实现方式中，为保证芯片的硅前-硅后的一致性，一种解决方法是在设计分析阶段预留一定的设计裕量，即时序裕量，来抵消各种硅后不确定因素引发的时序恶化。要保证芯片在指定的工作条件下正确运行，必须预留足够的设计裕量；但如果设计裕量过于保守，不仅会增加芯片的设计成本和收敛难度，还会在很大程度上制约芯片的性能提升和功耗优化。并且，业内现有的片上检测系统主要聚焦在检测电路上进行创新，在数据处理部分普遍存在例如输入数据量多、电路功耗大、不能准确定位检测对象、应用范围单一等问题。
而本发明实施例提出了一种时序错误检测电路，能够对待检测芯片的各个区域中的待检测电路进行时序检测，将检测得到的结果即时序检测值存储到目标存储单元内，通过输入采集信号来选择目标存储区域并将时序检测值从该目标存储区域的目标存储单元中输出，具有传输数据量少、功耗开销小、定位精确、配置灵活等优点。并且，本发明实施例提供时序错误检测电路是一种现场检测电路，属于现场时序检测，能够实时监测系统电路运行状态，获得实际路径的真实时序信息，为硅前-硅后的时序分析提供参考。具体的，该时序错误检测电路提供的硅后数据，一方面可以基于硅后实测真实裕量与设计裕量之间的差异，为硅前分析提供参考，校准芯片设计，调整设计裕量；另一方面可以基于芯片硅后实测的情况来反馈调节，实时调节芯片的频率或电压，提升芯片性能或降低功耗。
图1是本发明实施例提供的一种时序错误检测电路的逻辑示意图。该时序错误检测电路10可以包括检测单元101和处理单元102。所述处理单元102包括传输结构1022、多个目标存储区域1021以及目标存储字段1023；所述目标存储区域中包括多个目标存储单元；所述检测单元101的输出端与所述目标存储单元的输入端连接；所述传输结构1022的输入端与所述目标存储单元的输出端连接；所述传输结构1022的输出端与所述目标存储字段1023连接。
本发明实施例中，检测单元101可以用于检测待检测芯片区域中各个待检测电路的时序检测值，并且将该时序检测值传递至处理单元102。处理单元102则用于将时序检测值进行存储、处理并输出。目标存储区域1021也可以称作目标存储表，可以用于存储待检测芯片内特定区域的时序检测值。目标存储区域1021中包括有多个目标存储单元，该目标存储单元可以是指处理单元中的最小存储单位。传输结构1022用于对各个目标存储区域内的各个目标存储单元的时序检测值进行合并处理，并向目标存储字段1023输出用户所需要的数据，该传输结构可以通过各种逻辑组合实现，也可以通过简单的逻辑运算门实现，本发明实施例对此不作限定。目标存储字段1023则用于存储并输出用户所需要的数据值。具体的，在时序错误检测电路中：
所述检测单元101用于获取待检测芯片区域中各个待检测电路的时序检测值，并将所述时序检测值存储至所述目标存储单元中；所述时序检测值用于判断所述待检测电路是否发生时序错误。
本发明实施例中，待检测芯片区域可以是指预先划分的芯片区域。待检测芯片区域的数量可以为多个，并且每个待检测芯片区域中可以包括多个待检测电路。例如，可以将待检测芯片按照一定规则划分为8个或者16个待检测芯片区域等，本发明实施例对于待检测芯片区域的具体划分方式和数量不作限定。待检测电路可以是指待检测芯片区域中的需要检测的各个电路。由于待检测芯片为集成电路，其中包括有众多待检测电路，在将待检测芯片划分为多个待检测芯片区域之后，可以针对各个待检测芯片区域的各个待检测电路进行时序检测值的获取。
时序检测值可以用于表征待检测电路是否发生时序错误。示例性地，当时序检测值为1时，表明待检测电路发生时序错误；当时序检测值为0时，表明待检测电路没有发生时序错误。目标存储单元可以用于存储时序检测值。目标存储单元可以是指处理单元中最小的存储结构体即最小的存储单元。
本步骤中，在对待检测芯片进行时序错误检测时，可以首先将该待检测芯片划分为多个待检测芯片区域，之后基于检测单元分别检测出各个待检测芯片区域中各个待检测电路的时序检测值，之后检测单元可以将时序检测值发送至处理单元，处理单元进而可以将该时序检测值存储至目标存储单元中。
所述传输结构1022用于将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到所述目标存储区域对应的目标时序检测值；所述目标存储区域对应的目标时序检测值用于表征所述待检测芯片区域整体是否发生时序错误；所述目标存储区域与所述待检测芯片区域一一对应。
本发明实施例中，目标时序检测值可以是指将目标存储区域中的所有时序检测值进行逻辑运算之后得到的、能够表征待检测芯片区域整体是否发生时序错误的时序检测值。需要说明的是，将各个目标存储区域合并之后的目标时序检测值再次进行逻辑运算，即可得到待检测芯片整体的时序检测值，这样能够快速判断出待检测芯片整体是否发生时序错误，同时可以判断出待检测芯片中具体是哪一个待检测芯片区域发生时序错误。
具体的，目标存储区域可以与待检测芯片区域一一对应，目标存储区域中的目标存储单元中存储有该目标存储区域对应的待检测芯片区域的待检测电路的时序检测值。示例性地，假设将待检测芯片划分为8个待检测芯片区域，分别为第0、1、2、3、4、5、6、7待检测芯片区域，则相应的，处理单元中可以包括有8个目标存储区域，分别为第0、1、2、3、4、5、6、7目标存储区域，与8个待检测芯片区域一一对应，例如，第0目标存储区域中的各个目标存储单元中可以对应存储有第0待检测芯片区域的各个待检测电路的时序检测值。
本步骤中，检测单元101在获取到待检测芯片区域中各个待检测电路的时序检测值之后，可以将时序检测值存储至与待检测芯片区域相对应的目标存储区域的目标存储单元中。之后，针对每个目标存储区域1021，传输结构1022可以将目标存储区域中的所有的目标存储单元的时序检测值进行或处理运算，这样，只要有一个目标存储单元的时序检测值出现时序错误，即为1，则整个目标存储区域的目标时序检测值即为1，也即该目标存储区域对应的待检测芯片区域出现了时序错误，这样，能够快速判断某个芯片区域整体是否发生时序错误，提高测试人员分析的灵活性，方便对于时序错误发生区域的快速定位。
所述传输结构1022用于接收采集信号并确定所述采集信号对应的目标存储区域。
本公开实施例中，采集信号可以是指测试人员或者用户输入的时序检测值的选择信号，可以用于选择输出至少一个待检测芯片区域的时序检测值。采集信号中可以包括有至少一个待检测芯片区域的标识或者至少一个目标存储区域的标识。
本步骤中，在将待检测芯片划分为多个待检测芯片区域后，可以在处理单元中对应创建多个目标存储区域，并使得目标存储区域与待检测芯片区域一一对应。之后，通过检测单元检测出各个待检测芯片区域内的待检测电路的时序检测值并存储至相应的目标存储区域的目标存储单元中；然后接收采集信号并解析该采集信号对应的至少一个目标存储区域，后续可以对应输出相应的待检测芯片区域的时序检测值。这样，通过对时序检测值的分区存储，方便检测人员准确定位检测对象，同时基于采集信号来选择输出时序检测值，无需输出所有的时序检测值，减少了数据传输量，降低了电路功耗。
所述传输结构1022用于向所述目标存储字段1023输出所述目标时序检测值以及所述目标存储区域内各个所述目标存储单元的时序检测值。其中，目标存储字段1023为存储器中的指定存储区域，该存储器可以为任意具备存储功能的部件。
本发明实施例中，在确定出采集信号对应的目标存储区域之后，处理单元可以输出目标存储区域内各个目标存储单元的时序检测值，同时输出目标存储区域对应的待检测芯片区域整体的目标时序检测值，后续测试人员基于时序检测值可以快速判断出待检测电路是否发生时序错误。
具体的，由于集成高性能芯片中的触发器的数量众多，若将每个待检测电路的时序检测值都输出以进行数据分析，则数据处理量和电路功耗太大，同时对原芯片电路的侵害过大，而且某些待检测芯片区域的时序检测值并不是用户当下所需要的。本发明实施例基于用户输入的采集信号来选择目标存储区域并输出时序检测值，这样不必将每个时序检测值都输出，降低了时序错误检测的数据采集量，减少了数据传输造成的功耗开销；同时基于采集信号进行选择传输，用户自主配置的灵活性更高。
综上所述，本发明实施例提供的一种时序错误检测电路，该时序错误检测电路中的检测单元获取待检测芯片区域中各个待检测电路的时序检测值，并将时序检测值存储至目标存储单元中；该时序检测值用于判断待检测电路是否发生时序错误；传输结构用于将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到目标存储区域对应的目标时序检测值；该目标存储区域对应的目标时序检测值用于表征待检测芯片区域整体是否发生时序错误；目标存储区域与待检测芯片区域一一对应；传输结构用于接收采集信号并确定采集信号对应的目标存储区域；传输结构还用于向目标存储字段输出目标时序检测值以及目标存储区域内各个目标存储单元的时序检测值。这样，通过获取待检测芯片区域的时序检测值并存储至目标存储单元中，后续基于采集信号来输出相应目标存储区域内存储的时序检测值，无需输出所有的检测值，减少了数据传输量，降低了电路功耗，同时基于采集信号可以准确定位检测对象并获取检测对象的时序检测值，提高了检测的灵活性。
可选的，本发明实施例中，所述待检测电路包括第一触发器、组合逻辑以及第二触发器；所述第一触发器的输出端与所述组合逻辑的输入端连接；所述组合逻辑的输出端与所述第二触发器的输入端连接。
所述检测单元包括第三触发器、预设延迟链以及预设逻辑运算门；所述检测单元包括第一输入端、第二输入端以及输出端；所述预设延迟链的输入端作为所述检测单元的第一输入端，与所述组合逻辑的输出端连接；所述预设延迟链的输出端与所述第三触发器的输入端连接；所述第三触发器的输出端与所述预设逻辑运算门的第一输入端连接；所述预设逻辑运算门的第二输入端作为所述检测单元的第二输入端，与所述第二触发器的输出端连接；所述预设逻辑运算门的输出端作为所述检测单元的输出端，与所述处理单元的输入端连接。
本发明实施例中，待检测电路可以是指由第一触发器、组合逻辑以及第二触发器串联连接所组成的时序分析电路。其中，第一触发器可以为发射触发器，第二触发器可以为捕获触发器。组合逻辑的组成器件是由芯片实际功能决定的，基于实际需求可以由与门、或门等逻辑运算门构成。例如，若芯片功能需要当第一触发器输出为1的情况下，第二触发器的输入端也得是1，那么组合逻辑可以是一个与逻辑运算门，第一触发器的输出作为其中一个输入，另外一个输入为常值1，与逻辑运算门的输出即为第二触发器的输入，以实现芯片相应的功能。
检测单元可以包括第三触发器、预设延迟链以及预设逻辑运算门。其中，第三触发器可以为捕获触发器。预设延迟链可以是指预先设置的用于增加待检测电路的延迟时间的装置。该预设延迟链中可以包括有可调的缓冲器（buffer）。示例性地，图2示出了本发明实施例的一种预设延迟链的示意图。如图2所示出的，预设延迟链中包括有三路可用的延迟链，其中分别包括有1个、2个、3个缓冲器buffer。每个缓冲器的延迟时间是相同的，预设延迟链中缓冲器的数量越多，延时时间则越长。其中，输入信号可以从输入端（In端）输入，之后进入经过选择端口（S0端）所确定的延迟链，然后经输出端（Out端）输出；结合本申请实施例，预设延迟链的输入端（In端）即作为检测单元的第一输入端，预设延迟链的输出端（Out端）即连接第三触发器的输入端；预设延迟链中选择端口（S0端）的选择信号来自于测试人员基于实测值以及测试经验确定的输入信号。单个缓冲器可以通过场效应管（mos管）搭建的两个反相器首尾连接，基于反相器的延迟特性来构建，本发明实施例对于缓冲器的具体实现原理不作限定。
本发明实施例中，在对待检测电路进行检测时，可以首先将检测单元中的各个器件连接至待检测电路中，得到目标检测电路，即将检测单元和待检测电路的连接结构作为目标检测电路。具体连接方式可以为将预设延迟链与第三触发器串联，即预设延迟链的输出端与第三触发器的输入端相连，然后将预设延迟链的输入端与组合逻辑的输出端连接，将第二触发器的输出端与预设逻辑运算门的第一输入端连接，将第三触发器的输出端分别与预设逻辑运算门的第二输入端连接。这样，预设逻辑运算门的两个输入端分别为待检测电路的输出值以及目标检测电路的输出值，基于二者输出值的分析对比即可确定待检测电路是否发生时序错误，得到时序检测值。
需要说明的是，通过在待检测电路中增加预设延迟链，能够增加待检测电路数据路径上的延迟，减少目标检测电路相比于待检测电路建立时间的时序裕量。这样，在目标检测电路发生时序违例（即出现时序错误）的情况下，待检测电路此时还并未发生时序违例，实现针对待检测电路的时序预测的功能。后续可以基于待检测电路以及目标检测电路的输出值是否相同，来判断待检测电路是否也发生时序错误。
基于所述第二触发器输出第一输出值至所述预设逻辑运算门，所述第三触发器输出第二输出值至所述预设逻辑运算门。
本发明实施例中，第一输出值可以是指待检测电路的输出值，第二输出值可以是指目标检测电路的输出值。第二触发器与第三触发器分别将待检测电路的输出值以及目标检测电路的输出值发送至预设逻辑运算门，后续预设逻辑运算门可以进行对比处理，确定时序检测值。
基于所述预设逻辑运算门将所述第一输出值以及所述第二输出值进行对比处理，得到所述待检测电路的时序检测值。
本发明实施例中，对比处理可以是指比较第一输出值以及第二输出值二者的差异，该对比处理可以是指异或处理，也可以是指第一输出值与第二输出值之间的差值或者比值等，相应的预设逻辑运算门的具体种类可以适应性调整，本发明实施例对于对比处理的具体方式以及预设逻辑运算门的具体器件种类不作限定。
本步骤中，在确定出待检测电路的第一输出值以及目标检测电路的第二输出值之后，可以将该第一输出值与该第二输出值进行对比处理，并基于对比处理的结果来确定时序检测值。具体的，以对比处理为异或处理为例，当第一输出值与第二输出值二者相同时，时序检测值可以为0，即待检测电路没有出现时序错误；二者不相同时，时序检测值可以为1，即待检测电路出现时序错误。
本发明实施例中，通过将检测单元中的各个器件添加至待检测电路中得到目标检测电路，之后基于第二触发器输出第一输出值至预设逻辑运算门，第三触发器输出第二输出值至预设逻辑运算门；基于预设逻辑运算门将第一输出值以及第二输出值进行对比处理，得到待检测电路的时序检测值。这样，通过在待检测电路中增加预设延迟链来得到目标检测电路，并基于目标检测电路与待检测电路的输出值的对比结果来确定时序检测值，通过双采样的时序检测方式能够提高时序检测值获取的准确性；同时，由于预设延迟链是减少了待检测电路的时序裕量，进而目标检测电路的时序分析相对于待检测电路是在时序上是提前的，在目标检测电路发生时序错误的情况下，待检测电路此时还并未发生时序错误，基于二者输出值的对比即可确定时序检测值，能够预告待检测电路是否发生时序错误，进而实现了针对待检测电路是否发生时序错误的预测功能。
示例性地，图3示出了本发明实施例的一种检测单元与待检测电路的连接示意图。如图3所示出的，待检测电路包括第一触发器301FF1、组合逻辑303以及第二触发器302FF2。检测单元301包括预设延迟链304、第三触发器305FF3以及预设逻辑运算门306，检测单元101的端口包括第一输入端A、第二输入端B以及输出端C。具体的，组合逻辑303的输出端与检测单元101的第一输入端A连接；第二触发器302FF2的输出端与检测单元101的第二输入端B连接；检测单元101的输出端C与处理单元102的输入端连接。其中，第二触发器的输出端302FF2以及第三触发器的输出端305FF3分别与预设逻辑运算门的第一、第二输入端相连，组成双采样时序检测电路。该双采样时序检测电路的一路为待检测电路，其输出值为第二触发器302FF2输出的第一输出值；另一路为目标检测电路，由第一触发器301FF1、组合逻辑303、预设延迟链304以及第三触发器305FF3组成，该目标检测电路的输出值为第三触发器305FF3输出的第二输出值。这样，通过将目标检测电路的输出值与原待检测电路的输出值进行对比，生成时序检测值，提高了时序检测的准确性。
当然，检测单元也可以通过其他方式实现，例如HEPP系统中的半路径错误预测电路等，本发明实施例里对此不作限定。
可选的，本发明实施例中，所述处理单元102还用于：
基于预设划分规则，将待检测芯片划分为多个待检测芯片区域；为各个所述待检测芯片区域分配目标存储单元，得到所述待检测芯片区域对应的目标存储区域。
本发明实施例中，预设划分规则可以是指预先设置的对芯片的划分规则，可以是等分，也可以是根据芯片的物理信息或者物理功能进行划分等，本发明实施例对于预设划分规则不作限定。
具体的，对待检测芯片的划分可以包括多个层级。示例性地，第一层可以是将待检测芯片划分为8个待检测芯片区域，之后第二层则可以是再将这8个待检测芯片区域中的每个待检测芯片区域再划分为16个待检测芯片区域，然后第三层则可以是将这16个待检测芯片区域中的每个待检测芯片区域再划分为32个待检测芯片区域。这样，最终可以将待检测芯片划分为8*16*32个待检测芯片区域。
本发明实施例中，目标存储单元可以是指用于存储时序检测值的最小存储单元。在将待检测芯片划分为多个待检测芯片区域之后，可以为各个待检测芯片区域分配存储单元，得到包括多个目标存储单元的目标存储区域。这样，后续可以基于用户需求选择输出哪个目标存储区域的时序检测值。
本发明实施例中，基于预设划分规则，将待检测芯片划分为多个待检测芯片区域；为各个待检测芯片区域分配目标存储单元，得到目标存储区域。这样，通过对待检测芯片进行区域划分，并配置各个待检测芯片区域的目标存储区域，后续可以灵活选择输出时序检测值，能够降低数据传输量，降低电路功耗，同时也方便用户进行检测对象的定位。
可选的，本发明实施例中，所述处理单元还包括多个分区控制模块；所述目标存储单元包括第四触发器；所述分区控制模块的输入端用于接收预设时钟控制信号以及预设控制信号；每个所述分区控制模块的输出端分别与至少一个所述目标存储单元的第四触发器的时钟输入端连接；
针对所述至少一个目标存储单元，所述分区控制模块用于将所述预设控制信号以及预设时钟控制信号进行逻辑运算，得到目标控制信号，并将所述目标控制信号分别发送至所述至少一个目标存储单元中的第四触发器。
本发明实施例中，分区控制模块可以用于控制目标存储单元的开启或者关闭。需要说明的是，一个分区控制模块可以用于控制一个待检测芯片区域整体对应的目标存储区域的各个目标存储单元，实现对整个目标存储区域的开启或者关闭，提高分区控制的简洁性，降低成本。此外，在将待检测芯片划分为多个待检测芯片区域时，可以根据物理位置信息与逻辑关系信息进行考虑分类，这样分区的路径具有一定的相似性，在时序上也具有一定的相似性。这样，能够进一步确保一个分区控制模块可以控制多个目标存储单元。
当然，一个分区控制模块也可以用于控制单个目标存储单元，这样能够提高控制的准确性，细化控制粒度。分区控制模块与目标存储单元的控制方式具体可以基于实际需求进行设置，本发明实施例对此不作限定。
第四触发器可以是指目标存储单元中设置的触发器，具体可以是指D类型触发器（DFF），该DFF可以在时钟控制信号的作用下，输出相应的结果。预设时钟控制信号可以是指预先设置的时钟信号。预设控制信号可以是指预先设置的用于启用或者关闭目标存储单元的信号。该预设控制信号可以是由用户（设计人员或者测试人员）基于程序语言发送的，也可以是由用户触发特定操作之后基于实际的电路器件生成的，本发明实施例对此不作限定。
本步骤中，由于现场检测电路对芯片存在一定的侵害，因此本步骤在进行时序错误检测时，可以接收用户发送的预设控制信号来将部分待检测芯片区域对应的目标存储单元进行关闭处理，这样就无需执行针对该部分待检测芯片区域的时序检测值的处理和存储过程，能够降低对原芯片电路的侵害，同时降低芯片的功耗。
在所述目标控制信号为第一信号的情况下，所述第四触发器用于停用所述目标存储单元；在所述目标控制信号为第二信号的情况下，所述第四触发器用于启用所述目标存储单元。
本发明实施例中，第一信号可以是指预先设置的、用于关闭时钟控制信号的信号。第二信号可以是指预先设置的、用于启用关闭时钟控制信号的信号。
具体的，由于待检测芯片集成度较高，用户可以灵活选择开启或者关闭待检测芯片区域对应的目标存储单元以实现降低功耗、避免对原电路发生侵害的目的。相应的，处理单元中的分区控制模块可以接收预设控制信号。该分区控制模块的输出端与第四触发器的时钟门控（clock gate，CG）的时钟输入端（CLK端）相连接。基于第一信号可以关闭该时钟门控，即关闭第四触发器的时钟控制信号，此时目标存储单元处于休眠状态，目标存储单元被停用，无需再执行针对时序检测值的处理和存储过程，起到降低功耗的作用。基于第二信号可以启用该时钟门控，即开启第四触发器的时钟控制信号，此时目标存储单元处于启用状态，进而可以方便进行后续的时序错误检测。
需要说明的是，分区控制模块的电路结构可以由多种组成形式，可以是简单的逻辑门，也可以是触发器与逻辑门的组合。图4示出了本发明实施例的一种分区控制模块的电路示意图。如图4所示出的，分区控制模块由触发器401和与逻辑运算门402组成。其中，EN端为使能端，用于接收外部输入的控制信号。CLK则为时钟信号，具体的，外部输入的控制信号经过EN端输入触发器401，再将触发器401的输出与时钟信号CLK输入与逻辑运算门402，与逻辑运算门402的输出端与第四触发器的使能端EN连接，这样可以实现分区控制模块向第四触发器发送第一信号或者第二信号，实现对目标存储区域的开启或者关闭。与逻辑运算门402的输出端（Out端）与第四触发器的使能端连接。当然，分区控制模块也可以基于其他电路结构实现，图4仅仅作为一个示例，本发明实施例对此不作限定。
本发明实施例中，针对至少一个目标存储单元，分区控制模块用于将预设控制信号以及预设时钟控制信号进行逻辑运算，得到目标控制信号，并将目标控制信号分别发送至至少一个目标存储单元中的第四触发器；在目标控制信号为第一信号的情况下，第四触发器用于关闭目标存储单元的时钟控制信号，以停用目标存储单元；在目标控制信号为第二信号的情况下，第四触发器用于开启目标存储单元的时钟控制信号，以启用目标存储单元。这样，通过预设控制信号来启用或者停用目标存储单元，能够降低待检测芯片的功耗，减少现场时序检测对原始电路的侵害。
可选的，本发明实施例中，所述目标存储单元还包括第一或逻辑运算门以及与逻辑运算门；所述第一或逻辑运算门的第一输入端与所述检测单元的输出端连接；所述第一或逻辑运算门的第二输入端与所述第四触发器的输出端连接；所述第一或逻辑运算门的输出端与所述与逻辑运算门的第一输入端连接；其中，
所述第一或逻辑运算门用于接收所述第四触发器发送的历史时序检测值以及所述检测单元发送的当前周期的时序检测值；所述第一或逻辑运算门用于将所述历史时序检测值与当前周期的所述时序检测值进行或逻辑运算，得到第一目标结果；所述第一目标结果用于锁定存在时序错误的时序检测值。
本发明实施例中，历史时序检测值可以是指目标存储单元中当前已存储的时序检测值。该时序检测值可以是上一个检测周期的时序检测值，也可以是其他历史检测周期的时序检测值。例如，在某个历史检测周期中发生时序错误，即时序检测值为1，经过多个检测周期的或逻辑运算之后，该时序检测值为1的结果始终锁定在目标存储单元中作为历史时序检测值。
第一目标结果可以是当前周期的时序检测值与历史时序检测值进行或逻辑运算之后的时序检测值，这两个时序检测值中只要有一个出现时序错误，即时序检测值为1，则第一目标结果则为出现时序错误即数值为1的时序检测值。
本步骤中，第一或逻辑运算门通过接收目标存储单元中的历史时序检测值，并接收检测单元当前周期输出的时序检测值，得到第一目标结果。之后，后续通过与逻辑运算门可以将该第一目标结果存储至目标存储单元，这样后续在得到下一个检测周期的时序检测值之后，可以将该第一目标结果与下一个检测周期的时序检测值进行或逻辑运算，重复执行上述步骤。这样，能够保证在给定的检测时间内，一旦检测过程中发现时序错误，处理单元就会把错误信息锁定住，方便用户进行后续的数据分析。
本发明实施例中，第一或逻辑运算门用于接收第四触发器发送的历史时序检测值以及检测单元发送的当前周期的时序检测值；第一或逻辑运算门用于将历史时序检测值与当前周期的时序检测值进行或逻辑运算，得到第一目标结果；该第一目标结果用于锁定存在时序错误的时序检测值。这样，能够保证只要出现时序错误，该时序错误的时序检测值会一直锁定，保证用户能够准确捕捉，提高数据分析的准确性。
可选的，本发明实施例中，所述处理单元还包括多个清零控制模块；所述清零控制模块的输入端用于接收预设清零信号；所述清零控制模块的输出端分别与至少一个所述目标存储单元的所述与逻辑运算门的第二输入端连接；所述与逻辑运算门的输出端与所述第四触发器的输入端连接；
所述与逻辑运算门用于接收所述第一或逻辑运算门发送的所述第一目标结果以及所述清零控制模块发送的预设清零信号。
本发明实施例中，清零控制模块用于接收外部输入的预设清零信号并将其发送至目标存储单元中的与逻辑运算门。同样的，清零控制模块可以用于控制一个待检测芯片区域整体对应的目标存储区域的各个目标存储单元，实现对整个目标存储区域时序检测值的清零，提高清零操作的统一性和简洁性，降低成本；一个清零控制模块也可以用于控制单个目标存储单元，这样能够提高清零的准确性。预设清零信号可以是指预先设置的、用于重置目标存储单元的信号。该预设清零信号可以是由用户基于程序语言发送的，也可以是由用户触发特定操作之后基于实际的电路器件生成的，本发明实施例对此不作限定。在一次时序错误检测的开始前，清零控制模块可以接收预设清零信号，实现对目标存储单元的重置，确保后续时序检测值能够正常存储至目标存储单元中，同时也能够避免目标存储单元中已存储的数据对当前检测的影响。
所述与逻辑运算门用于将所述预设清零信号以及所述第一目标结果进行逻辑运算，得到第二目标结果，并将所述第二目标结果发送至所述第四触发器，以重置所述目标存储单元所存储的时序检测值。
本发明实施例中，第二目标结果可以是指未发生时序错误、数值为0的时序检测值。预设清零信号的数值可以为0，将该预设清零信号与第一目标结果进行与逻辑运算，无论第一目标结果为0还是1，第二目标结果均为0，这样能够实现对目标存储单元的清零，确保后续时序检测值的正常输入。
需要说明的是，预设清零信号也可能存在无效的情况。若用户需要锁定发生时序错误的检测值即数值为1的时序检测值，此时并不需要对目标存储单元清零，用户可以向处理单元发送数值为1的预设清零信号。该预设清零信号是无效的，不会对当前的目标存储单元中的时序检测值产生影响，这样可以继续锁定当前目标存储单元中发生时序错误的时序检测值。
同样的，清零控制模块的电路结构可以有多种实现方式，例如可以是简单的逻辑门，也可以是其他器件，本发明实施例对此不作限定。示例性地，该清零控制模块可以为一个与逻辑运算门，该与逻辑运算门的一个输入端被设置为常1，即输入值固定为1，该与逻辑运算门的另一个输入端可以接收外部的预设清零信号。这样，当预设清零信号为0时，与逻辑运算门的输出即清零控制模块的输出为0，能够实现对时序检测值的重置清零。
本发明实施例中，与逻辑运算门用于接收所述第一或逻辑运算门发送的第一目标结果以及清零控制模块发送的预设清零信号；与逻辑运算门将预设清零信号以及第一目标结果进行逻辑运算，得到第二目标结果，并将第二目标结果发送至第四触发器，以重置目标存储单元所存储的时序检测值。这样，通过预设清零信号对目标存储单元进行清零处理，能够确保时序错误检测过程中检测值的正常输入，保证时序检测的准确性。
示例性地，图5示出了本发明实施例的一种目标存储单元的逻辑结构图。如图5所示出的，目标存储单元可以包括第四触发器501DFF、第一或逻辑运算门503以及与逻辑运算门502。其中，第一或逻辑运算门503的一个输入端与检测单元101连接，用于接收当前周期的时序检测值；第一或逻辑运算门503的另一个输入端与第四触发器501DFF的输出端（Q端）连接，用于接收历史时序检测值。与逻辑运算门502的一个第一输入端与第一或逻辑运算门503的输出端连接，第二输入端与清零控制模块504的输出端连接；该与逻辑运算门502的输出端与第四触发器的输入端（D端）连接。清零控制模块用于将目标存储单元清零，保证时序检测值的正常存储。第四触发器501DFF的时钟门控的时钟输入端与分区控制模块505的输出端连接，该分区控制模块505用于接收预设控制信号以及预设时钟控制信号并进行逻辑运算，得到目标控制信号，即第一信号或者第二信号，以启动或者关闭目标存储单元的时钟门控，进而实现目标存储单元的启动或者关闭，实现低功耗控制。此外，多个目标存储单元组成了目标存储区域，该目标存储区域与输出结构相连接，处理单元中的传输结构则用于接收用户的配置输入即采集信号并输出用户所需要的时序检测值。
具体的，检测单元将当前周期的时序检测值输入至目标存储单元的第一或逻辑运算门503中，第一或逻辑运算门503基于当前周期的时序检测值与历史时序检测值，得到第一目标结果，并将该第一目标结果发送至与逻辑运算门502，实现对时序错误的时序检测值的锁定。与逻辑运算门502若接收到清零控制模块发送的清零控制信号，则基于第一目标结果与清零控制信号，得到第二目标结果，实现对目标存储单元的清零和重置。
可选的，本发明实施例中，所述传输结构为多个第二或逻辑运算门组成的多级树状结构；第一级的所述第二或逻辑运算门的两个输入端分别与两个所述目标存储单元的输出端连接；第二级至第m级的所述第二或逻辑运算门的两个输入端分别与上一级的两个第二或逻辑运算门的两个输出端连接；第m级的所述第二或逻辑运算门的输出端与所述目标存储字段连接；所述m为大于0的整数；
所述传输结构用于通过所述多个第二或逻辑运算门对每个目标存储区域中各个目标存储单元的时序检测值进行或逻辑运算，得到所述目标存储区域对应的目标时序检测值。
本发明实施例中，传输结构可以为多级树状结构，该多级树状结构由多个层级的第二或逻辑运算门组成。基于目标存储区域的目标存储单元的数量，该传输结构的层级可以为m级，该m为大于0的整数。示例性地，当目标存储区域中有2个目标存储单元时，传输结构中仅需要1个第二或逻辑运算门，即仅有1个层级。当目标存储区域中有4个目标存储单元时，传输结构中需要由两个层级，第一个层级中有2个第二或逻辑运算门，第二层级中有1个第二或逻辑运算门。
具体的，基于上述传输结构，能够将目标存储区域中所有的目标存储单元的时序检测值进行或处理运算，得到整个目标存储区域对应的目标时序检测值，之后将该目标时序检测值存储至目标存储字段中，方便用户读取。这样，只要有一个目标存储单元中存储有发生时序错误的时序检测值，目标时序检测值则发生时序错误，能够方便测试人员快速定位出现时序错误的区域，提高检测的灵活性。
可选的，所述多个目标存储区域分为多个层级；每一个层级的各个目标存储区域中的各个目标存储单元的输出端与所述传输结构的输入端连接；所述传输结构的输出端还与上一个层级的目标存储区域中的目标存储单元的输入端连接；
所述传输结构还用于通过所述多个第二或逻辑运算门对各个目标存储区域的目标时序检测值进行或逻辑运算，得到所述待检测芯片对应的目标时序检测值。
本发明实施例中，在对待检测芯片划分为待检测芯片区域时，可以划分为多个层级。相应的，目标存储区域也可以包括多个层级。例如，当将待检测芯片划分为8*16*32个待检测芯片区域时，目标存储区域也可以包括8*16*32。即，第一层级中的8个待检测芯片区域对应8个目标存储区域；第二层级中每个待检测芯片区域进一步划分为16个小的待检测芯片区域，进而分别对应16个目标存储区域；第三层级中每个小的待检测芯片区域进一步划分为32个更小的待检测芯片区域，进而分别对应32个目标存储区域。
具体的，每个目标存储区域的层级之间均包括有传输结构。以上述划分方式为例，第三层级与第二层级之间包括有传输结构，该传输结构用于将第三层级中的32个目标存储区域的时序检测值进行逻辑处理，得到目标时序检测值并将其存储至第二层级中该32个目标存储区域所属的目标存储区域。同样，第二层级与第一层级之间也包括一个传输结构，用于将第二层级的时序检测值进行逻辑处理并将目标时序检测值存储至第一层级中的目标存储区域。依次类推，第一层级中的各个目标存储区域通过传输结构进行逻辑运算，得到整个待检测芯片的时序检测值。
本发明实施例中，传输结构还用于通过多个第二或逻辑运算门对各个目标存储区域的目标时序检测值进行或逻辑运算，得到待检测芯片对应的目标时序检测值。这样，能够快速输出待检测芯片整体是否发生时序错误，提高测试人员判断的灵活性和准确性。
示例性地，图6示出了本发明实施例的一种处理单元的处理逻辑示意图。如图6所示出的，在对待检测芯片划分为待检测芯片区域时，可以划分为多个层级。示例性地，第一层级将待检测芯片划分为8个待检测芯片区域，第二层级则将这8个待检测芯片区域中的每一个都划分为16个小的待检测芯片区域，第三层级则将16个小的待检测芯片区域中的每一个待检测芯片区域再次划分为32个，依次类推，可以划分至第n个层级。此时可以用Level来表示每个划分的层级，第一层级为Level 0，简写为L0；第二层级为Level 1简写为L1；依次类推，第n层级则为Level n，简写为Ln；。
在对待检测芯片进行划分之后，在对待检测芯片进行全局检测后，可以将各个待检测芯片区域中的各个待检测电路的时序检测值存储至目标存储单元中。之后，可以通过每一级的传输结构Region Ln Tree即第二或逻辑运算门组成的多级树状结构进行或逻辑运算，合并同一个待检测芯片区域的时序检测值，得到该待检测芯片区域对应的目标时序检测值。这样，只要有一个待检测电路的时序检测值出现错误，即时序检测值为1，则整个待检测芯片区域的目标时序检测值即为1，方便用户直观判断出现时序错误的待检测芯片区域。
需要说明的是，用户可以通过采集信号（RL0SEL，……，RLnSEL）将目标存储单元中的时序检测值输出值目标存储字段601中，这样后续就可以直接在目标存储字段601中基于采集信号来选择输出相应的时序检测值。如图6中所示出的，目标存储字段601中的核心区域（Core区域）存储的是全芯片的目标时序检测值，Level 0存储的是所有L0区域的目标时序检测值，Level 1存储的是各个L0区域中的各个L1区域的目标时序检测值，依次类推，Level n区域存储的是各个Ln区域的时序检测值。在此基础上，采集信号所对应的目标存储区域可以是指与待检测芯片区域相对应的存储区域，也可以是指与待检测芯片区域相关联的存储区域。例如，对于第n层级的第8个待检测芯片区域的而言，其对应的目标存储区域可以包括第n层级的第8个目标存储区域，也可以包括第n-1层级的用于存储第8个待检测芯片区域整个区域合并运算后的时序检测值的存储区域，以此类推，还可以包括用于存储整个待检测芯片的时序检测值的核心区域等。这样，用户后续的采集信号，既可以读取待检测芯片区域整体是否发生时序错误的时序检测值，也可以读取待检测芯片区域内各个待检测电路的时序检测值，降低数据传输量的同时实现时序错误区域的快速、精准定位。
具体的，基于上述划分方式以及时序检测值的分区合并方式，在输出时序检测值时，处理单元可以输出4个时序检测结果，对应四种端口。结合前述内容，以将检测芯片划分为8*16*32这三个层级的待检测芯片区域为例，在输出的时序检测结果中。第一个时序检测结果可以为待检测芯片整体的时序检测值，用于表明整个待检测芯片是否发生时序错误。第二个时序检测结果可以表示第一层级中发生时序错误的待检测芯片区域，例如，第一层级中8个区域哪个区域发生时序错误。
第三个时序检测结果可以表示采集信号确定的第一层级中的待检测芯片区域下各个第二层级的待检测芯片区域的时序检测值；例如采集信号中包括有第一层级中第7个待检测芯片区域的标识，则第三个时序检测结果可以为第一层级中第7个待检测芯片区域进一步划分的第二层级中的第0到15个待检测芯片区域的时序检测值。
第四个时序检测结果可以表示采集信号确定的第二层级中的待检测芯片区域下各个第三层级的待检测芯片区域的时序检测值；例如，采集信号中包括有第二层级中第15个待检测芯片区域的标识，则第四个时序检测结果可以为第二层级中第15个待检测芯片区域进一步划分的第三层级中的第0到31个待检测芯片区域的时序检测值。当然，时序检测值的具体输出方式可以按照芯片的划分方式以及采集信号的不同设置进行灵活调整，只要能够保证目标存储区域与待检测芯片区域的准确对应以实现无需输出所有的时序检测值、减少数据传输量、降低功耗的效果即可，本发明实施例对此不作限定。
示例性地，图7示出了本发明实施例的一种时序错误检测电路的逻辑示意图。如图7所示出的，该时序错误检测电路包括检测单元101和处理单元102两大部分。处理单元102包括目标存储区域1021、清零控制模块、分区控制模块、传输结构1022以及目标存储字段1023。其中，各个目标存储区域中均包括有多个目标存储单元，目标存储单元用于存储时序检测值。检测单元101用于获取时序检测值并将时序检测值传递给处理单元102中的目标存储区域中的目标存储单元。传输结构1022可以根据用户配置选择所需的时序检测值进行输出。各个模块的具体原理以及实现方式已在前文中有详细描述，本发明实施例在此不再赘述。
在得到时序检测值之后，用户可以基于该时序检测值对芯片进行相应的调整。示例性地，以下结合具体情景对本发明实施例基于时序检测值的调整过程进行阐述。
假设硅前设计裕量值∆t1与硅后测量得真实裕量∆t2差值为真实裕量差∆t：
∆t =∆t1-∆t2（4）
假设硅后芯片的可运行的最高频率与最低频率为fmax、 f min ，硅后芯片可运行的最高电压与最低电压为Vmax、Vmin，硅后芯片的预期运行频率与电压为f1、V1。
用户一方面可根据硅后实测∆t的情况，来校准合计，提高硅前时序分析的准确度，另一方面可根据芯片的硅后实测的情况来反馈调节，当 f min < f1<fmax时，可以提升芯片频率f1至fmax，或保持芯片的硅后频率为f1不变的条件下，调整V1至Vmin，降低芯片功耗，提高芯片性能。
图8是本发明实施例提供的一种时序错误检测方法的步骤流程图，应用于时序错误检测电路；所述处理单元包括传输结构、多个目标存储区域以及目标存储字段；所述目标存储区域中包括多个目标存储单元；所述检测单元的输出端与所述目标存储单元的输入端连接；所述传输结构的输入端与所述目标存储单元的输出端连接；所述传输结构的输出端与所述目标存储字段连接。所述方法包括：
步骤801、通过所述检测单元获取待检测芯片区域中各个待检测电路的时序检测值，并将所述时序检测值存储至所述目标存储单元中；所述时序检测值用于判断所述待检测电路是否发生时序错误。
步骤802、通过所述传输结构将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到所述目标存储区域对应的目标时序检测值；所述目标存储区域对应的目标时序检测值用于表征所述待检测芯片区域整体是否发生时序错误；所述目标存储区域与所述待检测芯片区域一一对应。
步骤803、通过所述传输结构接收采集信号并确定所述采集信号对应的目标存储区域。
步骤804、通过所述传输结构向所述目标存储字段输出所述目标时序检测值以及所述目标存储区域内各个所述目标存储单元的时序检测值。
综上所述，本发明实施例提供的一种时序错误检测方法，通过检测单元获取待检测芯片区域中各个待检测电路的时序检测值，并将时序检测值存储至目标存储单元中；时序检测值用于判断待检测电路是否发生时序错误；传输结构用于将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到目标存储区域对应的目标时序检测值；该目标存储区域对应的目标时序检测值用于表征待检测芯片区域整体是否发生时序错误；目标存储区域与待检测芯片区域一一对应；传输结构用于接收采集信号并确定采集信号对应的目标存储区域；传输结构还用于向目标存储字段输出目标时序检测值以及目标存储区域内各个目标存储单元的时序检测值。这样，通过获取待检测芯片区域的时序检测值并存储至目标存储单元中，后续基于采集信号来输出相应目标存储区域内存储的时序检测值，无需输出所有的检测值，减少了数据传输量，降低了电路功耗，同时基于采集信号可以准确定位检测对象并获取检测对象的时序检测值，提高了检测的灵活性。
可选的，所述待检测电路包括第一触发器、组合逻辑以及第二触发器；所述第一触发器的输出端与所述组合逻辑的输入端连接；所述组合逻辑的输出端与所述第二触发器的输入端连接；
所述检测单元包括第三触发器、预设延迟链以及预设逻辑运算门；所述检测单元包括第一输入端、第二输入端以及输出端；所述预设延迟链的输入端作为所述检测单元的第一输入端，与所述组合逻辑的输出端连接；所述预设延迟链的输出端与所述第三触发器的输入端连接；所述第三触发器的输出端与所述逻辑运算门的第一输入端连接；所述预设逻辑运算门的第二输入端作为所述检测单元的第二输入端，与所述第二触发器的输出端连接；所述预设逻辑运算门的输出端作为所述检测单元的输出端，与所述处理单元的输入端连接；所述通过所述检测单元获取待检测芯片区域中各个待检测电路的时序检测值，包括：
基于所述第二触发器输出第一输出值至所述预设逻辑运算门，所述第三触发器输出第二输出值至所述预设逻辑运算门；
基于所述预设逻辑运算门将所述第一输出值以及所述第二输出值进行对比处理，得到所述待检测电路的时序检测值。
可选地，所述方法还包括：
基于预设划分规则，将待检测芯片划分为多个待检测芯片区域；
为各个所述待检测芯片区域分配目标存储单元，得到所述待检测芯片区域对应的目标存储区域。
可选的，所述处理单元还包括多个分区控制模块；所述目标存储单元包括第四触发器；所述分区控制模块的输入端用于接收预设时钟控制信号以及预设控制信号；每个所述分区控制模块的输出端分别与至少一个所述目标存储单元的第四触发器的时钟输入端连接；所述方法还包括：
针对所述至少一个目标存储单元，通过所述分区控制模块将所述预设控制信号以及预设时钟控制信号进行逻辑运算，得到目标控制信号，并将所述目标控制信号分别发送至所述至少一个目标存储单元中的第四触发器；
在所述目标控制信号为第一信号的情况下，通过所述第四触发器停用所述目标存储单元；
在所述目标控制信号为第二信号的情况下，通过所述第四触发器启用所述目标存储单元。
可选的，所述目标存储单元还包括第一或逻辑运算门以及与逻辑运算门；所述第一或逻辑运算门的第一输入端与所述检测单元的输出端连接；所述第一或逻辑运算门的第二输入端与所述第四触发器的输出端连接；所述第一或逻辑运算门的输出端与所述与逻辑运算门的第一输入端连接；所述方法还包括：
通过所述第一或逻辑运算门接收所述第四触发器发送的历史时序检测值以及所述检测单元发送的当前周期的时序检测值；
通过所述第一或逻辑运算门将所述历史时序检测值与当前周期的所述时序检测值进行或逻辑运算，得到第一目标结果；所述第一目标结果用于锁定存在时序错误的时序检测值。
可选的，所述处理单元还包括多个清零控制模块；所述清零控制模块的输入端用于接收预设清零信号；所述清零控制模块的输出端分别与至少一个所述目标存储单元的所述与逻辑运算门的第二输入端连接；所述与逻辑运算门的输出端与所述第四触发器的输入端连接；所述方法还包括：
通过所述与逻辑运算门接收所述第一或逻辑运算门发送的所述第一目标结果以及所述清零控制模块发送的预设清零信号；
通过所述与逻辑运算门将所述预设清零信号以及所述第一目标结果进行逻辑运算，得到第二目标结果，并将所述第二目标结果发送至所述第四触发器，以重置所述目标存储单元所存储的时序检测值。
可选的，所述传输结构为多个第二或逻辑运算门组成的多级树状结构；第一级的所述第二或逻辑运算门的两个输入端分别与两个所述目标存储单元的输出端连接；第二级至第m级的所述第二或逻辑运算门的两个输入端分别与上一级的两个第二或逻辑运算门的两个输出端连接；第m级的所述第二或逻辑运算门的输出端与所述目标存储字段连接；所述m为大于0的整数；所述方法还包括：
基于所述传输结构通过所述多个第二或逻辑运算门对每个目标存储区域中各个目标存储单元的时序检测值进行或逻辑运算，得到所述目标存储区域对应的目标时序检测值。
可选的，所述多个目标存储区域分为多个层级；每一个层级的各个目标存储区域中的各个目标存储单元的输出端与所述传输结构的输入端连接；所述传输结构的输出端还与上一层级的目标存储区域中的目标存储单元的输入端连接；所述方法还包括：
基于所述传输结构通过所述多个第二或逻辑运算门对各个目标存储区域的目标时序检测值进行或逻辑运算，得到所述待检测芯片对应的目标时序检测值。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
可选的，本发明实施例还提供一种电子设备，所述电子设备包括前述实施例所述的时序错误检测电路，且能够实现上述实施例提供的时序错误检测电路的各个功能，且能达到相同的技术效果，为避免重复，这里不再赘述。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
本领域技术人员易于想到的是：上述各个实施例的任意组合应用都是可行的，故上述各个实施例之间的任意组合都是本发明的实施方案，但是由于篇幅限制，本说明书在此就不一一详述了。
在此提供的方法不与任何特定计算机、虚拟系统或者其它设备固有相关。各种通用系统也可以与基于在此的示教一起使用。根据上面的描述，构造具有本发明方案的系统所要求的结构是显而易见的。此外，本发明也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本发明的内容，并且上面对特定语言所做的描述是为了披露本发明的最佳实施方式。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本发明并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书（包括伴随的权利要求、摘要和附图）中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书（包括伴随的权利要求、摘要和附图）中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
本发明的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器（DSP）来实现根据本发明实施例的时序错误检测方法中的一些或者全部部件的一些或者全部功能。本发明还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序（例如，计算机程序和计算机程序产品）。这样的实现本发明的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。
应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

Claims (10)

1.一种时序错误检测电路，其特征在于，所述时序错误检测电路包括检测单元以及处理单元；所述处理单元包括传输结构、多个目标存储区域以及目标存储字段；所述目标存储区域中包括多个目标存储单元；所述检测单元的输出端与所述目标存储单元的输入端连接；所述传输结构的输入端与所述目标存储单元的输出端连接；所述传输结构的输出端与所述目标存储字段连接；
所述检测单元用于获取待检测芯片区域中各个待检测电路的时序检测值，并将所述时序检测值存储至所述目标存储单元中；所述时序检测值用于判断所述待检测电路是否发生时序错误；
所述传输结构用于将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到所述目标存储区域对应的目标时序检测值；所述目标存储区域对应的目标时序检测值用于表征所述待检测芯片区域整体是否发生时序错误；所述目标存储区域与所述待检测芯片区域一一对应；
所述传输结构用于接收采集信号并确定所述采集信号对应的目标存储区域；
所述传输结构用于向所述目标存储字段输出所述目标时序检测值以及所述目标存储区域内各个所述目标存储单元的时序检测值；
所述传输结构为多个第二或逻辑运算门组成的多级树状结构；
所述传输结构用于通过所述多个第二或逻辑运算门对每个目标存储区域中各个目标存储单元的时序检测值进行或逻辑运算，得到所述目标存储区域对应的目标时序检测值。
2.根据权利要求1所述的时序错误检测电路，其特征在于，所述待检测电路包括第一触发器、组合逻辑以及第二触发器；所述第一触发器的输出端与所述组合逻辑的输入端连接；所述组合逻辑的输出端与所述第二触发器的输入端连接；
所述检测单元包括第三触发器、预设延迟链以及预设逻辑运算门；所述检测单元包括第一输入端、第二输入端以及输出端；所述预设延迟链的输入端作为所述检测单元的第一输入端，与所述组合逻辑的输出端连接；所述预设延迟链的输出端与所述第三触发器的输入端连接；所述第三触发器的输出端与所述逻辑运算门的第一输入端连接；所述预设逻辑运算门的第二输入端作为所述检测单元的第二输入端，与所述第二触发器的输出端连接；所述预设逻辑运算门的输出端作为所述检测单元的输出端，与所述处理单元的输入端连接；其中，
基于所述第二触发器输出第一输出值至所述预设逻辑运算门，所述第三触发器输出第二输出值至所述预设逻辑运算门；
基于所述预设逻辑运算门将所述第一输出值以及所述第二输出值进行对比处理，得到所述待检测电路的时序检测值。
3.根据权利要求1所述的时序错误检测电路，其特征在于，所述处理单元还用于：
基于预设划分规则，将待检测芯片划分为多个待检测芯片区域；
为各个所述待检测芯片区域分配目标存储单元，得到所述待检测芯片区域对应的目标存储区域。
4.根据权利要求1所述的时序错误检测电路，其特征在于，所述处理单元还包括多个分区控制模块；所述目标存储单元包括第四触发器；所述分区控制模块的输入端用于接收预设时钟控制信号以及预设控制信号；每个所述分区控制模块的输出端分别与至少一个所述目标存储单元的第四触发器的时钟输入端连接；
针对所述至少一个目标存储单元，所述分区控制模块用于将所述预设控制信号以及预设时钟控制信号进行逻辑运算，得到目标控制信号，并将所述目标控制信号分别发送至所述至少一个目标存储单元中的第四触发器；
在所述目标控制信号为第一信号的情况下，所述第四触发器用于停用所述目标存储单元；
在所述目标控制信号为第二信号的情况下，所述第四触发器用于启用所述目标存储单元。
5.根据权利要求4所述的时序错误检测电路，其特征在于，所述目标存储单元还包括第一或逻辑运算门以及与逻辑运算门；所述第一或逻辑运算门的第一输入端与所述检测单元的输出端连接；所述第一或逻辑运算门的第二输入端与所述第四触发器的输出端连接；所述第一或逻辑运算门的输出端与所述与逻辑运算门的第一输入端连接；
所述第一或逻辑运算门用于接收所述第四触发器发送的历史时序检测值以及所述检测单元发送的当前周期的时序检测值；
所述第一或逻辑运算门用于将所述历史时序检测值与当前周期的所述时序检测值进行或逻辑运算，得到第一目标结果；所述第一目标结果用于锁定存在时序错误的时序检测值。
6.根据权利要求5所述的时序错误检测电路，其特征在于，所述处理单元还包括多个清零控制模块；所述清零控制模块的输入端用于接收预设清零信号；所述清零控制模块的输出端分别与至少一个所述目标存储单元的所述与逻辑运算门的第二输入端连接；所述与逻辑运算门的输出端与所述第四触发器的输入端连接；
所述与逻辑运算门用于接收所述第一或逻辑运算门发送的所述第一目标结果以及所述清零控制模块发送的预设清零信号；
所述与逻辑运算门用于将所述预设清零信号以及所述第一目标结果进行逻辑运算，得到第二目标结果，并将所述第二目标结果发送至所述第四触发器，以重置所述目标存储单元所存储的时序检测值。
7.根据权利要求1至6任一项所述的时序错误检测电路，其特征在于，在所述传输结构中，第一级的所述第二或逻辑运算门的两个输入端分别与两个所述目标存储单元的输出端连接；第二级至第m级的所述第二或逻辑运算门的两个输入端分别与上一级的两个第二或逻辑运算门的两个输出端连接；第m级的所述第二或逻辑运算门的输出端与所述目标存储字段连接；所述m为大于0的整数。
8.根据权利要求7所述的时序错误检测电路，其特征在于，所述多个目标存储区域分为多个层级；每一个层级的各个目标存储区域中的各个目标存储单元的输出端与所述传输结构的输入端连接；所述传输结构的输出端还与上一层级的目标存储区域中的目标存储单元的输入端连接；
所述传输结构还用于通过所述多个第二或逻辑运算门对各个目标存储区域的目标时序检测值进行或逻辑运算，得到所述待检测芯片对应的目标时序检测值。
9.一种时序错误检测方法，其特征在于，应用于时序错误检测电路；所述时序错误检测电路包括检测单元以及处理单元；所述处理单元包括传输结构、多个目标存储区域以及目标存储字段；所述目标存储区域中包括多个目标存储单元；所述检测单元的输出端与所述目标存储单元的输入端连接；所述传输结构的输入端与所述目标存储单元的输出端连接；所述传输结构的输出端与所述目标存储字段连接；所述方法包括：
通过所述检测单元获取待检测芯片区域中各个待检测电路的时序检测值，并将所述时序检测值存储至所述目标存储单元中；所述时序检测值用于判断所述待检测电路是否发生时序错误；
通过所述传输结构将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到所述目标存储区域对应的目标时序检测值；所述目标存储区域对应的目标时序检测值用于表征所述待检测芯片区域整体是否发生时序错误；所述目标存储区域与所述待检测芯片区域一一对应；
通过所述传输结构接收采集信号并确定所述采集信号对应的目标存储区域；
通过所述传输结构向所述目标存储字段输出所述目标时序检测值以及所述目标存储区域内各个所述目标存储单元的时序检测值；
所述传输结构为多个第二或逻辑运算门组成的多级树状结构；所述方法还包括：
基于所述传输结构通过所述多个第二或逻辑运算门对每个目标存储区域中各个目标存储单元的时序检测值进行或逻辑运算，得到所述目标存储区域对应的目标时序检测值。
10.一种电子设备，其特征在于，所述电子设备包括权利要求1至8任一项所述的时序错误检测电路。
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