JP2010145172A - 半導体集積回路、及びそのテスト方法 - Google Patents

Abstract

【課題】定量的な評価を安定して効率的に行うことが可能な半導体集積回路及びそのテスト方法を提供する。
【解決手段】本発明に係る半導体集積回路１は、位相が互いに異なる複数のクロックを生成する発振回路５を備え、複数のクロックＦＣＬＫ＿Ｐ［ｎ−１：０］より伝送信号ＩＱ Ｓｅｒｉａｌの送信に使用する一のクロックＦＣＬＫ＿Ｐを選択し、選択した一のクロックＦＣＬＫ＿Ｐを用いて伝送信号ＩＱ Ｓｅｒｉａｌを送信することを特徴とする。
【選択図】図１

Description

本発明は、半導体集積回路、及びそのテスト方法に関する。

半導体回路に搭載された受信回路の動作テストを行う手法の一例が、特許文献１に開示されている。特許文献１に記載のデータ送受信回路は、シリアル送信データを受信回路へとループバックさせ、受信回路をテストするものである。

図８に、特許文献１に記載のデータ送受信回路の構成図を示す。図に示すように、データ送受信回路４１は、送信回路部６０を構成するシリアライザ６１で生成されたシリアルデータＳＤａｔａを受け取って受信回路部７０に渡すループバック経路８０に、シリアライザ６１から受取ったシリアルデータＳＤａｔａの立ち上がりの位相及び立下りの位相を個別に調整する位相調整回路４００を備えている。図９は、位相調整回路４００の構成を示す図である。図に示すように、位相調整回路４００は、シリアルデータＳＤａｔａの遅延量を自在に遅延させるための複数の遅延セル４１１からなる遅延回路４１０と、シリアルデータＳＤａｔａのデューティ比を変更するデューティ比変更回路４２０とを備えている。位相調整回路４００は、マルチプレクサ４１２により遅延回路４１０を選択させることで、シリアルデータＳＤａｔａを遅延させる。デューティ比変更回路４２０は、シリアルデータＳＤａｔａのハイとローの区間、即ち、デューティ比を変更する。図１０は、遅延セル４１１の構成を示す図である。図に示すように、遅延セル４１１は、２つのＮＡＮＤゲート４１１ａ、４１１ｂから構成されている。図１１は、デューティ比変更回路４２０の構成を示す図である。図に示すように、デューティ比変更回路４２０は、第１〜第５のインバータ素子と、それぞれのインバータ素子をオン、オフ制御するためのｎＭＯＳトランジスタを備えている。例えば、第１のインバータ素子は、ｐＭＯＳトランジスタ４２１ａとｎＭＯＳトランジスタ４２１ｂから構成され、第１のインバータ素子をオン、オフ制御するためのｎＭＯＳトランジスタは、ｎＭＯＳトランジスタ４２１ｃである。デューティ比変更回路４２０は、マルチプレクサ４１２からの出力信号を受けて、外部からのデューティ比変更信号ＴＲ＜０＞〜ＴＲ＜３＞で、サイズ比が異なるｎＭＯＳトランジスタ４２１ｂ〜４２４ｂのうちの１つ以上のトランジスタをアクティブ状態にして、出力バッファから出力することで、デューティ比を変更する。
特開２００６−３０３７８６号公報

しかしながら特許文献１記載のデータ送受信回路では、シリアル送信データの位相調整方法として、図９乃至図１１に示したようなゲート多段方式を採用しているため、アナログ調整を必要とする構成となっている。すなわち、特許文献１記載のデータ送受信回路では、シリアル送信データの波形のなまりをアナログ的に変更するものである。

従って、半導体回路のテストに際して、温度条件や製造条件などが変化した場合には、アナログ的な構成要素が大きく影響を受けてその動作が変化してしまい、定量的な評価を安定して行うことができないという問題点がある。例えば、半導体回路の評価テストにおいて、一定の遅延量により評価テストを常に実施するためには、試験対象のＬＳＩごとに遅延量を合わせこむ必要があり、非効率的なテストプログラムが必要となる。

本発明に係る半導体集積回路は、位相が互いに異なる複数のクロックを生成する発振回路を備え、前記複数のクロックより伝送信号の送信に使用する一のクロックを選択し、前記選択した一のクロックを用いて前記伝送信号を送信することを特徴とするものである。

本発明に係る半導体集積回路によれば、発振回路により生成する複数のクロック間の位相差は保証されており、伝送信号の送信に使用する一のクロックをこれら複数のクロックから選択して用いることで、半導体集積回路の製造条件などに影響されずに、定量的な評価を安定して効率的に行うことができる。

本発明に係る半導体集積回路のテスト方法は、位相が互いに異なる複数のクロックを生成する発振回路と、伝送信号を送信する送信回路と、ループバックテスト動作時に、前記送信回路により送信した伝送信号を受信する受信回路と、を備えた半導体集積回路のテスト方法であって、前記複数のクロックより伝送信号の送信に使用する一のクロックを選択し、前記選択した一のクロックを用いて前記伝送信号を送信するステップと、前記複数のクロックを用いて受信処理を行うステップと、を有することを特徴とするものである。

本発明に係る半導体集積回路のテスト方法によれば、発振回路により生成する複数のクロック間の位相差は保証されており、伝送信号の送信に使用する一のクロックをこれら複数のクロックから選択して用いることで、半導体集積回路の製造条件などに影響されずに、受信回路で受信する伝送信号を一定の遅延量で常に得ることができるため、定量的な評価を安定して効率的に行うことができる。

本発明にかかる係る半導体集積回路及びそのテスト方法によれば、定量的な評価を安定して効率的に行うことができる半導体集積回路及びそのテスト方法を提供することができる。

実施の形態１．
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。まず、図１を参照して、本実施の形態１にかかる半導体集積回路（具体的にはベースバンドＩＣ）の構成について説明する。図１に示すように、半導体集積回路１は、ループバックテストを行わない通常動作時には、低電圧差動（ＬＶＤＳ）のＬＶＤＳラインを介して、対向デバイス２（具体的にはＲＦ ＩＣ）との間で伝送信号を送受信する。ここで、半導体集積回路１は、テスト対象のＬＳＩであり、ループバックテスト動作時には、対向デバイス２は用いずに、半導体集積回路１から送信された伝送信号を自己ループバックさせるループバックテストにより、半導体集積回路１のテストを行う。

半導体集積回路１は、ＲＦインターフェース回路３と、内部ロジック回路４と、ＰＬＬ（Phase Locked Loop）回路５と、ＬＶＤＳ回路を構成するＬＶＤＳバッファ６と、スイッチ９を備える。ＲＦインターフェース回路３は、クロックレス高速同期通信を行うためのインターフェースであり、送信回路（ＴＸ）７と、受信回路（ＲＸ）８を備える。尚、送信回路（ＴＸ）７及び受信回路（ＲＸ）８の詳細については後述する。

内部ロジック回路２は、システムにおいて処理される処理データ（ＩＱ Ｐａｒａｌｌｅｌ）を生成して、送信回路（ＴＸ）７へと出力する。データ信号ＩＱ Ｐａｒａｌｌｅｌは、例えば、８ビットのビット幅を有するパラレルデータである。また、内部ロジック回路２は、受信回路（ＲＸ）８から出力されるパラレルデータＩＱ Ｐａｒａｌｌｅｌに基づいて、信号処理（例えば、受信データのパスサーチ等を含む復号化処理）を行い、後段回路（不図示）で用いられる制御信号、或いはデータ信号を生成する。

ＰＬＬ回路５は、基準クロックＦＣＬＫ＿Ｍと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］を生成する。ＰＬＬ回路５は、生成した基準クロックＦＣＬＫ＿Ｍと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］をＲＦインターフェース回路３に出力する。本実施の形態１における基準クロックＦＣＬＫ＿Ｍと多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］は、参照クロックを逓倍した高速クロックである。また、多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］は、同速度であって、位相が互いに３６０°／ｎずつ異なる複数クロックにより構成される。本実施の形態１では、ｎは８であるものとして説明する。このため、ＰＬＬ回路５の出力は１ビットのビット幅と８ビットのビット幅とにより構成され、それぞれのビットは一つの位相のクロックに対応する。

ＬＶＤＳバッファ６は、送信回路（ＴＸ）７から送信される伝送信号（ＩＱ Ｓｅｒｉａｌ）を、低電圧差動（ＬＶＤＳ）のシリアル信号に変換することが好ましい。また、ＬＶＤＳバッファ６は、受信回路（ＲＸ）８へと送信される伝送信号（ＩＱ Ｓｅｒｉａｌ）を、低電圧差動（ＬＶＤＳ）のシリアル信号に変換することが好ましい。ここで、データ信号ＩＱ Ｓｅｒｉａｌは、シリアルデータである。例えば、図１に示すように、送信回路（ＴＸ）７からのシリアル伝送信号をＬＶＤＳバッファ６により差動増幅して伝送する。差動増幅した信号は、２本のＬＶＤＳラインにより伝送し、それぞれの信号線において、伝送信号と、伝送信号を反転した信号を伝送する。これにより、低電圧の伝送信号を高速でデータ送受信を行う場合であっても、２本の信号により差分信号を伝送することで、ノイズの耐性を高めることができる。

本実施の形態１では、半導体集積回路１上にスイッチ９を備え、半導体集積回路１と対向デバイス２の間に、スイッチ１０を備えている。これにより、スイッチ９をＯＮにすることで、半導体集積回路１上においてループバックテスト動作を行わせることができる。また、スイッチ９をＯＦＦにし、かつ、スイッチ１０をＯＮにすることで、半導体集積回路１と対向デバイス２が搭載された基盤上においてループバックテスト動作を行わせることができる。スイッチ１０を使用することで、ループバックテスト動作時には、送信回路（ＴＸ）７と受信回路（ＲＸ）８の間の伝送信号の送受信を、ＬＶＤＳバッファ６を介して行うことができるため、ＬＶＤＳバッファ６についても同時にテストを行うことができる。

次に、図２を参照して、本実施の形態１にかかる送信回路（ＴＸ）７の構成について説明する。送信回路（ＴＸ）７は、通常動作時には、基準クロックＦＣＬＫ＿Ｍに同期して、ＩＱ Ｓｅｒｉａｌを生成する。送信回路（ＴＸ）７は、ループバックテスト動作時には、多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］から選択した一のクロックＦＣＬＫ＿Ｐに同期して、ＩＱ Ｓｅｒｉａｌを生成する。送信回路（ＴＸ）７は、生成したＩＱ Ｓｅｒｉａｌを受信回路（ＲＸ）８へと送信する。

図２に示すように、送信回路（ＴＸ）７は、位相調整部１１と、フレームカウンター１２と、セレクタ１３と、パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｍと、パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｐ０〜パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｐｎ−１と、ＯＲ回路１７を備えている。

位相調整部１１は、多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］より一のクロックＦＣＬＫ＿Ｐを選択する。また、位相調整部１１は、テスト動作の切替を行う。位相調整部１１は、例えば、レジスタにより構成される。位相調整部１１には、テスト動作切替信号ＡＤＪＥＮと、クロック選択信号ＰＨＳＥＬ［ｎ−１：０］が設定される。位相調整部１１は、ループバックテスト動作時には、例えば１を示すＡＤＪＥＮ信号を出力し、通常動作時には、例えば０を示すＡＤＪＥＮ信号を出力する。また、クロック選択信号ＰＨＳＥＬ［ｎ−１：０］の例としては、（ＰＨＳＥＬ７，ＰＨＳＥＬ６，ＰＨＳＥＬ５，・・・ＰＨＳＥＬ０）＝(０，０，０，０，０，０，０，１)という信号が一例として考えられる。ビット列の最も左側のビットが最上位ビット（MSB：Most Significant Bit）を、最も右側のビットが最下位ビット（LSB：Lest Significant Bit）をそれぞれ示す。この例では、ＬＳＢより数えて１番目のクロックＦＣＬＫ＿Ｐ０を選択したことを示す。尚、テスト動作切替信号ＡＤＪＥＮとクロック選択信号ＰＨＳＥＬ［ｎ−１：０］は、内部ロジック回路４からの指示信号に基づいて設定するようにしてもよいし、テストを行う試験者により設定するものとしてもよい。

ここで、本実施の形態１では、送信回路（ＴＸ）７は、内部ロジック回路４により生成したＩＱ Ｐａｒａｌｌｅｌをフレーム化して、伝送信号として送信する。フレーム化後の伝送信号は、データ列中に、同期ワード（Sync Word）領域と、ペイロード（Payload）領域を有する。システムでは、同期ワードに続けてペイロードを送信する。図２に示すように、内部ロジック回路４で生成したＩＱ Ｐａｒａｌｌｅｌが送信回路（ＴＸ）７に入力され、送信回路（ＴＸ）７のセレクタ１３へと入力される。また、システムにより定めた同期ワード（以下、単にＳｙｎｃと称することがある。）が、パラレルデータとしてセレクタ１３に入力される。尚、Ｓｙｎｃは、例えば送信回路（ＴＸ）７に設けたレジスタ（不図示）に設定される。

フレームカウンター１２は、フレームのパケット長に基づいてフレームの開始位置を推定し、ＳＹＮＣデータ部分とＩＱデータ部分を切替えるセレクト信号ＳＹＮＣ＿ＩＱ＿ＳＥＬを出力する。セレクタ１３は、セレクト信号ＳＹＮＣ＿ＩＱ＿ＳＥＬに基づいてデータ信号をセレクトし、セレクトしたデータ信号をパラレルデータ（ＳＹＮＣ＿ＩＱ）としてパラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｍ、パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｐ０〜パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｐｎ−１に出力する。

また、フレームカウンター１２は、制御信号ＤＬＯＡＤ＿Ｍ、制御信号ＤＬＯＡＤ＿Ｐ０〜制御信号ＤＬＯＡＤ＿Ｐｎ−１を各パラレル・シリアル変換器（Ｐ／Ｓ）に出力する。制御信号ＤＬＯＡＤ＿Ｍ、制御信号ＤＬＯＡＤ＿Ｐ０〜制御信号ＤＬＯＡＤ＿Ｐｎ−１は、は、各パラレル・シリアル変換器（Ｐ／Ｓ）がＳＹＮＣ＿ＩＱを取り込むための信号を示す。これら制御信号ＤＬＯＡＤ＿Ｍ、制御信号ＤＬＯＡＤ＿Ｐ０〜制御信号ＤＬＯＡＤ＿Ｐｎ−１のうちの一つの制御信号が、データロード信号として排他的に動作する。フレームカウンター１２は、テスト動作切替信号ＡＤＪＥＮとクロック選択信号ＰＨＳＥＬ［ｎ−１：０］に基づいて、制御信号ＤＬＯＡＤ＿Ｍ、制御信号ＤＬＯＡＤ＿Ｐ０〜制御信号ＤＬＯＡＤ＿Ｐｎ−１を設定する。フレームカウンター１２は、ループバックテスト動作時には、例えば、ＤＬＯＡＤ＿Ｍ信号と選択されなかったクロックに対応するＤＬＯＡＤ＿Ｐ信号からは常に０を出力し、かつ、選択したクロックに対応するＤＬＯＡＤ＿Ｐ信号のみから制御信号を出力する。また、通常動作時には、例えば、ＤＬＯＡＤ＿Ｍ信号からのみ制御信号を出力し、かつ、多相クロックに対応するＤＬＯＡＤ＿Ｐ信号からは０を出力する。

パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｍは、基準クロックＦＣＬＫ＿Ｍに同期して動作する。パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｐ０〜パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｐｎ−１は、多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］のそれぞれに同期して動作する。すなわち、各パラレル・シリアル変換器（Ｐ／Ｓ）は、それぞれに供給されるクロックに同期して、取り込んだパラレルデータ（ＳＹＮＣ＿ＩＱ）をシリアルデータ（ＳＹＮＣ＿ＩＱ）に変換する。各パラレル・シリアル変換器（Ｐ／Ｓ）の出力はＯＲ回路１７により論理和が取られ、ＯＲ回路１７からＩＱ Ｓｅｒｉａｌが出力される。

パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｍ、パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｐ０〜パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｐｎ−１は、複数のセレクタと、複数のフリップ・フロップを備える。例えば、パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｍは、セレクタ１５＿Ｍ＿１〜セレクタ＿Ｍ＿ｋと、フリップ・フロップ１６＿Ｍ＿１〜フリップ・フロップ１６＿Ｍ＿ｋを備える。ＳＹＮＣ＿ＩＱに含まれる各データが、セレクタ１５＿Ｍ＿１〜セレクタ＿Ｍ＿ｋにそれぞれ入力される。また、制御信号ＤＬＯＡＤ＿Ｍが、セレクタ１５＿Ｍ＿１〜セレクタ＿Ｍ＿ｋにそれぞれ入力される。セレクタ１５＿Ｍ＿１〜セレクタ＿Ｍ＿ｋは、制御信号ＤＬＯＡＤ＿Ｍに基づいて、入力されるデータ信号をセレクトし、セレクトしたデータ信号をフリップ・フロップ１６＿Ｍ＿１〜フリップ・フロップ１６＿Ｍ＿ｋにそれぞれ出力する。フリップ・フロップ１６＿Ｍ＿１〜フリップ・フロップ１６＿Ｍ＿ｋには基準クロックＦＣＬＫ＿Ｍが供給され、フリップ・フロップ１６＿Ｍ＿１〜フリップ・フロップ１６＿Ｍ＿ｋは、基準クロックＦＣＬＫ＿Ｍに同期して動作する。また、Ｒｅｓｅｔ信号が、フリップ・フロップ１６＿Ｍ＿１〜フリップ・フロップ１６＿Ｍ＿ｋに入力され、Ｒｅｓｅｔ信号を入力することで、各フリップ・フロップの値をクリアする。

ここで、図３を参照して送信回路（ＴＸ）７によるＩＱ Ｓｅｒｉａｌの生成動作の様子を説明する。図３は、クロック選択信号ＰＨＳＥＬ［ｎ−１：０］により選択したクロックＦＣＬＫ＿Ｐに同期してＩＱ Ｓｅｒｉａｌを生成する場合に、受信回路回路（ＴＸ）７による動作の様子を説明する図である。図に示すように、まず、セレクタ１３は、クロックＦＣＬＫ＿Ｐに同期して、ＳＹＮＣ＿ＩＱ＿ＳＥＬに基づいて、セレクタ１３に入力されるＳＹＮＣとＩＱ Ｐａｒａｌｌｅｌをセレクトし、ＳＹＮＣ＿ＩＱとして出力する。そして、パラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｐは、クロックＦＣＬＫ＿Ｐに同期して、制御信号ＤＬＯＡＤ＿Ｐが立ち上がるタイミングで、ＳＹＮＣ＿ＩＱをキャプチャする。ＳＹＮＣ＿ＩＱをキャプチャしたパラレル・シリアル変換器（Ｐ／Ｓ）１４＿Ｐは、クロックＦＣＬＫ＿Ｐに同期して、フリップ・フロップ１６＿Ｐ＿１〜フリップ・フロップ１６＿Ｐ＿ｋがラッチしたデータをそれぞれ順に出力することで、ＩＱ Ｓｅｒｉａｌを出力する。これにより、送信回路（ＴＸ）７は、パラレルデータ（ＩＱ Ｐａｒａｌｌｅｌ）を、位相調整部１１により選択した一のクロックに同期して、シリアルデータ（ＩＱ Ｓｅｒｉａｌ）へと変換する。

次に、図４を参照して、本実施の形態１にかかる受信回路（ＲＸ）８の構成について説明する。受信回路（ＲＸ）８は、多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］に同期して、対向デバイス２又は送信回路（ＴＸ）７により送信した伝送信号を受信処理する。受信回路（ＲＸ）８は、同期検出部２１と、クロック位相選択部２２と、クロック乗せ換え処理部２３と、ＦＩＦＯ部２４を備える。

同期検出部２１は、伝送信号を位相が互いに異なる複数のクロックで受信する。次いで、受信した伝送信号に含まれる同期情報としての同期ワードを位相が互いに異なる複数のクロックでサンプリングし、サンプリングの結果と予め定めた同期パターンとを比較する。次いで、同期パターンと一致する同期ワードをサンプリングすることができたクロックを、複数のクロックのうちから選択候補クロックとして識別する。即ち、同期検出部２１は、位相が互いに異なるｎ個のクロックＦＣＬＫ＿Ｐ[ｎ−１：０]で、入力された同期ワードをサンプリングする。同期検出部２１は、複数の互いに異なるｎ個のクロックのうち、予め定めた同期パターンを正しくサンプリングすることができたクロックがどのクロックなのかを示す信号であるＯＫＦＬＧ［ｎ−１：０］をクロック位相選択部２２へと出力する。例えば、ＯＫＦＬＧ［ｎ−１：０］は、予め定めた同期パターンを正しくサンプリングすることができたクロックに対応するビットが１となり、係る同期パターンを正しくサンプリングすることができなかったクロックに対応するビットは０となる信号である。

クロック位相選択部２２は、同期パターンと一致する同期ワードをサンプリングすることができたクロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、伝送信号のサンプリングに使用する一のクロックを選択する。具体的には、クロック位相選択部２２は、同期検出部２１からの出力信号ＯＫＦＬＧ［ｎ−１：０］を受けて、複数のクロックＦＣＬＫ＿Ｐ[ｎ−１：０]のうち、サンプリングに使用する一のクロックを選択する。クロック位相選択部２２は、選択したクロックを示す選択信号ＣＬＫＳＥＬ［ｎ−１：０］をＦＩＦＯ部２４のセレクタ２５へと出力する。選択信号ＣＬＫＳＥＬ［ｎ−１：０］は、クロック位相選択部２２からの出力を示すパラレル信号である。選択信号ＣＬＫＳＥＬ［ｎ−１：０］は、ｎ本の信号線によりパラレルに伝送する。例えば、サンプリングクロックとして選択したクロックを１で示し、選択しなかったクロックを０で示すものとする。例えば、８相のクロックＦＣＬＫ＿Ｐ[ｎ−１：０]から１相のクロックＦＣＬＫ＿Ｐ[ｎ−１：０]を選択するものとして、クロック位相選択部２２は、同期検出部２１からの出力信号ＯＫＦＬＧ［ｎ−１：０］として（ＯＫＦＬＧ７，ＯＫＦＬＧ６，ＯＫＦＬＧ５，・・・ＯＫＦＬＧ０）＝(０，１，１，１，１，１，０，０)という信号を受けた場合を考える。この場合、クロック位相選択部２２は、その選択可能なクロックＦＣＬＫ＿Ｐ２〜６のうち、安全にサンプリングが可能な中心のクロックＦＣＬＫ＿Ｐ４を選択する。そして、クロック位相選択部２２は、選択信号ＣＬＫＳＥＬ［ｎ−１：０］として（ＣＬＫＳＥＬ７，ＣＬＫＳＥＬ６，ＣＬＫＳＥＬ５，・・・ＣＬＫＳＥＬ０）＝(０，０，０，１，０，０，０，０)を出力する。左端のビットが最上位ビット（MSB）であり、同期検出部２１に入力されたクロックＦＣＬＫ＿Ｐ７が選択されたか否かを示す。右端のビットが最下位ビットであり、同期検出部２１に入力されたクロックＦＣＬＫ＿Ｐ０が選択されたか否かを示す。即ち、この例では、クロック位相選択部２２は、ＬＳＢより数えて５番目のビットを１としており、クロック位相選択部２２は、同期検出部２１に入力されたクロックＦＣＬＫ＿Ｐ４を選択したことになる。これは、ＬＳＢより数えて５番目のクロックＦＣＬＫ＿Ｐ４でセレクタ２５を動作させることを示す。

クロック乗せ換え処理部２３は、同期検出部２１が出力するデータ信号をクロックＦＣＬＫ＿Ｐ［ｎ−１：０］で受信して、受信したデータ信号を基準クロックＦＣＬＫ＿Ｍに乗せ換える非同期乗せ換え処理を行う。クロック乗せ換え処理部２３より後段の回路は、１相の基準クロックＦＣＬＫ＿Ｍで動作する。これに対して、クロック乗せ換え処理部２３より前段の回路は多相のクロックＦＣＬＫ＿Ｐ[ｎ−１：０]で動作しているため、クロック乗せ換え処理部２３では、基準クロックＦＣＬＫ＿Ｍへの非同期乗せ換え処理を行う。

ＦＩＦＯ部２４は、セレクタ２５と、シリアル・パラレル変換器（Ｓ／Ｐ変換器）２６とを備える。セレクタ２５は、クロック乗せ換え処理部２３が出力するデータ信号を選択クロックＣＬＫＳＥＬ[ｎ−１：０]に基づきセレクトし、セレクトしたデータをＳ／Ｐ変換器２６に出力する。Ｓ／Ｐ変換器２６は、ＦＩＦＯ部２４においてサンプリングされたシリアルデータを、内部回路用の基準クロックＳＣＬＫに同期させてパラレルデータ（ＩＱ Ｐａｒａｌｌｅｌ）に変換して出力する。

以上説明したように、本実施の形態１に係る半導体集積回路によれば、送信回路（ＴＸ）７の送信処理において使用するクロックと、受信回路（ＲＸ）８において用いられるサンプリングクロックは、ＰＬＬ回路５によりサンプリングクロック間の位相差が保証されている。このため、サンプリングクロックから選択した一のクロックを送信回路（ＴＸ）７により送信するシリアル送信データのタイミング生成に用いることで、半導体集積回路１の製造ばらつきなどに影響されず、一定の遅延量を常に得ることができる。従って、受信回路（ＲＸ）８が動作するクロックに関して、定量的なクロック評価を行うと共に、より安定して効率的にテストを実行することができる。

実施の形態２．
続いて、本実施の形態２にかかる半導体集積回路（具体的にはベースバンドＩＣ）について説明する。本実施の形態２にかかる半導体集積回路は、実施の形態１において説明した半導体集積回路１と送信回路（ＴＸ）のみが異なる。このため、以下では、本実施の形態２に係る送信回路の構成及び動作についてのみ説明し、実施の形態１と同様の構成及び動作についてはその説明を省略する。

図５は、本実施の形態２にかかる送信回路（ＴＸ）７の構成を示す図である。送信回路（ＴＸ）７は、通常動作時には、基準クロックＦＣＬＫ＿Ｍに同期して、ＩＱ Ｓｅｒｉａｌを生成する。送信回路（ＴＸ）７は、ループバックテスト動作時には、多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］から選択した一のクロックＦＣＬＫ＿Ｐに同期して、ＩＱ Ｓｅｒｉａｌを生成する。送信回路（ＴＸ）７は、生成したＩＱ Ｓｅｒｉａｌを受信回路（ＲＸ）８へと送信する。

図５に示すように、送信回路（ＴＸ）７は、位相調整部３１と、クロックセレクタ（ＣＬＫＭＵＸ）３２と、フレームカウンター３５と、セレクタ３６と、パラレル・シリアル変換器（Ｐ／Ｓ）３７を備えている。

位相調整部３１は、多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］より一のクロックＦＣＬＫ＿Ｐを選択する。また、位相調整部３１は、テスト動作の切替を行う。位相調整部３１は、例えば、レジスタにより構成される。位相調整部３１には、テスト動作切替信号ＡＤＪＥＮと、クロック選択信号ＰＨＳＥＬ［ｎ−１：０］が設定される。位相調整部３１は、ループバックテスト動作時には、例えば１を示すＡＤＪＥＮ信号を出力し、通常動作時には、例えば０を示すＡＤＪＥＮ信号を出力する。また、クロック選択信号ＰＨＳＥＬ［ｎ−１：０］の例としては、（ＰＨＳＥＬ７，ＰＨＳＥＬ６，ＰＨＳＥＬ５，・・・ＰＨＳＥＬ０）＝(０，０，０，０，０，０，０，１)という信号が一例として考えられる。ビット列の最も左側のビットが最上位ビット（MSB：Most Significant Bit）を、最も右側のビットが最下位ビット（LSB：Lest Significant Bit）をそれぞれ示す。この例では、ＬＳＢより数えて１番目のクロックＦＣＬＫ＿Ｐ０を選択したことを示す。尚、テスト動作切替信号ＡＤＪＥＮとクロック選択信号ＰＨＳＥＬ［ｎ−１：０］は、内部ロジック回路４からの指示信号に基づいて設定するようにしてもよいし、テストを行う試験者により設定するものとしてもよい。

クロックセレクタ（ＣＬＫＭＵＸ）３２は、セレクタ３３とセレクタ３４とから構成される。セレクタ３３は、クロック選択信号ＰＨＳＥＬ［ｎ−１：０］に基づいて、多相クロックＦＣＬＫ＿Ｐ［ｎ−１：０］から一のクロックをセレクトする。セレクタ３４は、テスト動作切替信号ＡＤＪＥＮに基づいて、基準クロックＦＣＬＫ＿Ｍとセレクタ３３でセレクトされたクロックから、一のクロックをセレクトし、ＴＸＣＬＫとして出力する。

ここで、本実施の形態２においても、送信回路（ＴＸ）７は、内部ロジック回路４により生成したＩＱ Ｐａｒａｌｌｅｌをフレーム化して、伝送信号として送信する。フレーム化後の伝送信号は、データ列中に、同期ワード（Sync Word）領域と、ペイロード（Payload）領域を有する。システムでは、同期ワードに続けてペイロードを送信する。図５に示すように、内部ロジック回路４で生成したＩＱ Ｐａｒａｌｌｅｌが送信回路（ＴＸ）７に入力され、送信回路（ＴＸ）７のセレクタ３６へと入力される。また、システムにより定めた同期ワード（以下、単にＳｙｎｃと称することがある。）が、パラレルデータとしてセレクタ３６に入力される。尚、Ｓｙｎｃは、例えば送信回路（ＴＸ）７に設けたレジスタ（不図示）に設定される。

フレームカウンター３５は、フレームのパケット長に基づいてフレームの開始位置を推定し、ＳＹＮＣデータ部分とＩＱデータ部分を切替えるセレクト信号ＳＹＮＣ＿ＩＱ＿ＳＥＬを出力する。セレクタ３６は、セレクト信号ＳＹＮＣ＿ＩＱ＿ＳＥＬに基づいてデータ信号をセレクトし、セレクトしたデータ信号をパラレルデータ（ＳＹＮＣ＿ＩＱ）としてパラレル・シリアル変換器（Ｐ／Ｓ）３７に出力する。

また、フレームカウンター３５は、パラレル・シリアル変換器（Ｐ／Ｓ）３７がＳＹＮＣ＿ＩＱを取り込むための制御信号ＤＬＯＡＤをパラレル・シリアル変換器（Ｐ／Ｓ）３７に出力する。

パラレル・シリアル変換器（Ｐ／Ｓ）３７は、クロックセレクタ（ＣＬＫＭＵＸ）３２でセレクトされたクロックＴＸＣＬＫに同期して動作する。すなわち、パラレル・シリアル変換器（Ｐ／Ｓ）３７は、供給されるクロックＴＸＣＬＫに同期して、取り込んだパラレルデータ（ＳＹＮＣ＿ＩＱ）をシリアルデータ（ＳＹＮＣ＿ＩＱ）に変換する。変換したシリアルデータは、ＩＱ Ｓｅｒｉａｌとして出力される。

パラレル・シリアル変換器（Ｐ／Ｓ）３７は、セレクタ３８＿１〜セレクタ３８＿ｋと、フリップ・フロップ３９＿１〜フリップ・フロップ３９＿ｋを備える。ＳＹＮＣ＿ＩＱに含まれる各データが、セレクタ３８＿１〜セレクタ３８＿ｋにそれぞれ入力される。また、制御信号ＤＬＯＡＤが、セレクタ３８＿１〜セレクタ３８＿ｋにそれぞれ入力される。セレクタ３８＿１〜セレクタ３８＿ｋは、制御信号ＤＬＯＡＤに基づいて、入力されるデータ信号をセレクトし、セレクトしたデータ信号をフリップ・フロップ３９＿１〜フリップ・フロップ３９＿ｋにそれぞれ出力する。フリップ・フロップ３９＿１〜フリップ・フロップ３９＿ｋにはクロックＴＸＣＬＫが供給され、フリップ・フロップ３９＿１〜フリップ・フロップ３９＿ｋは、クロックＴＸＣＬＫに同期して動作する。また、Ｒｅｓｅｔ信号が、フリップ・フロップ３９＿１〜フリップ・フロップ３９＿ｋに入力され、Ｒｅｓｅｔ信号を入力することで、各フリップ・フロップの値をクリアする。

ここで、図６を参照して送信回路（ＴＸ）７によるＩＱ Ｓｅｒｉａｌの生成動作の様子を説明する。図６は、ＰＨＳＥＬ［ｎ−１：０］に基づいて選択したクロックＴＸＣＬＫに同期して、ＩＱ ＰａｒａｌｌｅｌとＳＹＮＣに基づいて、ＩＱ Ｓｅｒｉａｌを生成する場合に、受信回路回路（ＴＸ）７による動作の様子を説明する図である。図に示すように、まず、クロックセレクタ（ＣＬＫＭＵＸ）３２は、クロック選択信号ＰＨＳＥＬ［ｎ−１：０］とテスト動作切替信号ＡＤＪＥＮに基づいて、クロックＴＸＣＬＫをセレクトする。セレクタ３６は、セレクトされたクロックＴＸＣＬＫに同期して、ＳＹＮＣ＿ＩＱ＿ＳＥＬに基づいて、セレクタ３６に入力されるＳＹＮＣとＩＱ Ｐａｒａｌｌｅｌをセレクトし、ＳＹＮＣ＿ＩＱとして出力する。そして、パラレル・シリアル変換器（Ｐ／Ｓ）３７は、クロックＴＸＣＬＫに同期して、制御信号ＤＬＯＡＤが立ち上がるタイミングで、ＳＹＮＣ＿ＩＱをキャプチャする。ＳＹＮＣ＿ＩＱをキャプチャしたパラレル・シリアル変換器（Ｐ／Ｓ）３７は、クロックＴＸＣＬＫに同期して、フリップ・フロップ３９＿１〜フリップ・フロップ３９＿ｋがラッチしたデータをそれぞれ順に出力することで、ＩＱ Ｓｅｒｉａｌを出力する。これにより、送信回路（ＴＸ）７は、パラレルデータ（ＩＱ Ｐａｒａｌｌｅｌ）を、位相調整部３１により選択した一のクロックに同期して、シリアルデータ（ＩＱ Ｓｅｒｉａｌ）へと変換する。

以上説明したように、本実施の形態２に係る半導体集積回路によれば、送信回路（ＴＸ）７の送信処理において使用するクロックと、受信回路（ＲＸ）８において用いられるサンプリングクロックは、ＰＬＬ回路５によりサンプリングクロック間の位相差が保証されている。このため、サンプリングクロックから選択した一のクロックを送信回路（ＴＸ）７により送信するシリアル送信データのタイミング生成に用いることで、半導体集積回路１の製造ばらつきなどに影響されず、一定の遅延量を常に得ることができる。従って、受信回路（ＲＸ）８が動作するクロックに関して、定量的なクロック評価を行うと共に、より安定して効率的にテストを実行することができる。

さらに、本実施の形態２に係る送信回路（ＴＸ）７によれば、位相調整部３１は、複数のクロックより選択した一のクロックＴＸＣＬＫを選択し、選択したクロックを切替えながら一つのパラレル・シリアル変換器（Ｐ／Ｓ）３７を動作させることで、実施の形態１に係る送信回路（ＴＸ）７と比較して複数のパラレル・シリアル変換器（Ｐ／Ｓ）を必要とせずに済み、送信回路（ＴＸ）７に関する回路規模の増大を抑制することができる。

続いて以下では、図７を参照して、本発明による効果についてより詳細に説明する。図７は、本発明の動作概略を説明するための図である。上述したように、本発明では、伝送信号はフレーム化されており、フレームはデータ列中に、同期ワード（Sync Word）領域と、ペイロード（Payload）領域とを有する。また、本発明では、受信回路（ＲＸ）８は、シンボルレートの８倍の周波数を用いて伝送信号をサンプリングするものとしている。即ち、１シンボルあたり８位相のサンプリングクロック（図において、♯０〜♯７として示す。）を用いて、伝送信号をサンプリングする。尚、フレームの構成は上述した構成に限定されず、フレームは、同期を取るためのプリアンブルと、プリアンブルに続くデータと、を有する構成としてもよい。

図７に示すフレーム全体のアイパターン（ＥＹＥパターン）は、１フレームに含まれる全てのデータ信号について、１シンボルごとに折り返して重ねた場合の軌跡を示す。具体的には、１シンボルを１ビットとして扱う場合に、１フレームを例えば１２８ビットで構成する。ここで、シンボルの伝送レート（シンボルレート）を３１２ＭＨｚとした場合に、１シンボルを伝送するのに要する時間は３．２ｎｓとなる。アイパターンの測定器により、フレーム全体に含まれる各シンボルについて１シンボルに相当する３．２ｎｓごとの波形を切り取り、これら１２８個のシンボルの波形を重ねることでフレーム全体のアイパターンを観察することができる。クロックがジッタにより変動した場合には、サンプリングされるデータもぶれてしまう。このため、データ信号を１シンボルごとに折り返して重ねて表示させた場合には各シンボルのジッタ成分が加算され、フレーム全体のアイパターンでは、データ変化点を挟んで広がりを持ったジッタ成分が発生する。図において、フレーム全体のアイパターンに生じた広がりを持つジッタ成分を、斜線部分により示している。

本発明に係る受信回路（ＲＸ）８の同期検出部２１は、伝送信号の受信処理において、例えば、８個のクロックＦＣＬＫ＿Ｐ０〜７を用いて同期を検出する。また、受信回路（ＲＸ）８の同期検出部２１は、同期検出したクロックを選択候補クロックとして識別する。次いで、受信回路（ＲＸ）のクロック位相選択部２２は、識別した選択候補クロックより伝送信号のサンプリングに使用する一のサンプリングクロックを選択する。また、受信回路（ＲＸ）８のクロック乗せ換え処理部２３は、８個のクロックＦＣＬＫ＿Ｐ０〜７を用いて、クロック乗せ換え処理を行う。そして、ＦＩＦＯ部は、選択したサンプリングクロックを用いて、受信信号のサンプリングを行う。

図７（ａ）は、従来の半導体集積回路において、送信回路（ＴＸ）７が伝送信号の送信に使用するクロックが固定である場合の動作例を示している。送信回路（ＴＸ）７の最終出力のフリップ・フロップを固定位相のクロックにより動作させた場合には、ループバックテスト動作時における伝送信号のアイパターン１００ａは、固定されたクロックのみでシンボル境界ジッタを有するものとなる。このため、図７（ａ）に示すように、アイパターン１００ａが固定化された状態で受信回路（ＲＸ）８の評価を行った場合には、アイパターン１００ａの中心位相も常に固定化されてしまい、限定されたサンプリングクロックの受信特性（位相選択アルゴリズム）しか検証することができないものであった。すなわち、図７（ａ）に示す例では、破線部２００ａにより囲んで示すクロックの組み合わせについてのみ、検証が可能であった。具体的には、受信回路（ＲＸ）８は、白抜き矢印で示すクロックエッジを有するクロックを選択候補クロックとして識別する。そして、選択候補クロックのうち、伝送信号のサンプリングに使用する一のサンプリングクロックとして、例えばクロックＦＣＬＫ＿Ｐ４を選択する。

より具体的には、半導体集積回路の選別評価においてループバックテストを実施する場合に、伝送信号のクロックが固定化された状態では、サンプリングクロックごとに設けられた回路（同期検出部、クロック乗せ換え処理部など）において、不要なパスと見なされ評価されない回路が発生してしまう。しかし、量産後の実際の使用においては、当然、不要なパスではなく、正規のパスとなるため、選別漏れ起因による市場での誤動作が懸念される。また、例えば、クロック乗せ換え処理部において、アイパターン１００ａの中心位相以外のクロックが供給されている回路は、そのクロックで取得した受信データそのものの信頼性が低いものと判断され、ＦＩＦＯ部２４のデータセレクタ２５以降の後段の回路に受信データが伝播することはない。また、ＦＩＦＯ部２４においてシリアル・パラレル変換されたパラレル信号に対して期待値判定を行うことで、選別評価の判定を行う場合には、ＦＩＦＯ部２４を伝播しないデータラインについては、評価対象外となってしまう。さらに、クロック位相選択部２２において、入力信号が固定化されることにより、組み合せ回路内で状態が遷移せずに、位相選択アルゴリズムの正当性評価やタイミングの評価などが限定的なものとなってしまう。

図７（ｂ）は、本発明に係る半導体集積回路１の動作例を示している。本発明に係る半導体集積回路１では、送信回路（ＴＸ）７が伝送信号の送信に使用するクロックが可変であるため、従来のループバックテストでは、図７（ａ）に示すように、固定された位相波形１００ａについてしか評価ができないものであったのに対して、本発明によれば、図７（ｂ）に示すように、複数の位相波形（１００ａ、１００ｂ、１００ｃ、・・・）についても評価することが可能であり、全てのサンプリングクロックの受信特性を網羅的に検証することができる。すなわち、図７（ｂ）に示す例では、破線部２００ａにより囲んで示すクロックの組み合わせ、２００ｂにより囲んで示すクロックの組み合わせ、２００ｃにより囲んで示すクロックの組み合わせ・・・について、網羅的に検証することができる。

尚、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

本発明の実施の形態１に係る半導体集積回路の構成を示す図である。 本発明の実施の形態１に係る送信回路（ＴＸ）の構成を示す図である。 本発明の実施の形態１に係る送信回路（ＴＸ）によるＩＱ Ｓｅｒｉａｌの生成動作を説明するための図である。 本発明の実施の形態１に係る受信回路（ＲＸ）の構成を示す図である。 本発明の実施の形態２に係る送信回路（ＴＸ）の構成を示す図である。 本発明の実施の形態２に係る送信回路（ＴＸ）によるＩＱ Ｓｅｒｉａｌの生成動作を説明するための図である。 本発明に係る効果を説明するための図である。 関連する技術を説明するための図である。 関連する技術を説明するための図である。 関連する技術を説明するための図である。 関連する技術を説明するための図である。

符号の説明

１ 半導体集積回路、
３ ＲＦインターフェース回路、
４ 内部ロジック回路、
５ ＰＬＬ（Phase Locked Loop）回路、
６ ＬＶＤＳバッファ、
９、１０ スイッチ、
７ 送信回路（ＴＸ）、
８ 受信回路（ＲＸ）、
１１ 位相調整部、
１２ フレームカウンター、
１３ セレクタ、
１４＿Ｍ パラレル・シリアル変換器（Ｐ／Ｓ）、
１４＿Ｐ０〜１４＿Ｐｎ−１ パラレル・シリアル変換器（Ｐ／Ｓ）、
１５＿Ｍ＿１〜１５＿Ｍ＿ｋ セレクタ、
１５＿Ｐ０＿１〜１５＿Ｐｎ−１＿ｋ セレクタ、
１６＿Ｍ＿１〜１６＿Ｍ＿ｋ フリップ・フロップ、
１６＿Ｐ０＿１〜１６＿Ｐｎ−１＿ｋ フリップ・フロップ、
１７ ＯＲ回路、
２１ 同期検出部、
２２ クロック位相選択部、
２３ クロック乗せ換え処理部、
２４ ＦＩＦＯ部、
２５ セレクタ、
２６ Ｓ／Ｐ変換器、
３１ 位相調整部、
３２ クロックセレクタ（ＣＬＫＭＵＸ）、
３３、３４ セレクタ、
３５ フレームカウンター、
３６ セレクタ、
３７ パラレル・シリアル変換器（Ｐ／Ｓ）、
３８＿１〜３８＿ｋ セレクタ、
３９＿１〜３９＿ｋ フリップ・フロップ、
４１ データ送受信回路、
６０ 送信回路部、
６１ シリアライザ、
７０ 受信回路部、
８０ ループバック経路、
４００ 位相調整回路、
４１０ 遅延回路、
４１１ 遅延セル、
４１１ａ、４１１ｂ ＮＡＮＤゲート、
４１２ マルチプレクサ、
４２０ デューティ比変更回路、
４２１ａ ｐＭＯＳトランジスタ、
４２１ｂ、４２１ｃ ｎＭＯＳトランジスタ

Claims (9)

1. 位相が互いに異なる複数のクロックを生成する発振回路を備え、
   前記複数のクロックより伝送信号の送信に使用する一のクロックを選択し、前記選択した一のクロックを用いて前記伝送信号を送信する
   ことを特徴とする半導体集積回路。
2. 前記伝送信号を送信する送信回路と、
   ループバックテスト動作時に、前記送信回路により送信した伝送信号を受信する受信回路と、を更に備え、
   前記受信回路は、前記複数のクロックを用いて受信処理を行う
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 前記送信回路は、複数ビットのパラレルデータをシリアルデータに変換するパラレル・シリアル変換回路を備え、
   前記送信回路は、前記変換したシリアルデータを前記伝送信号として送信する
   ことを特徴とする請求項２に記載の半導体集積回路。
4. 前記複数のクロックより一のクロックを選択する位相調整部を更に備え、
   前記送信回路は、前記複数のクロックのそれぞれに同期して動作する複数の前記パラレル・シリアル変換回路を備え、
   前記送信回路は、前記位相調整部により選択した一のクロックに対応する前記パラレル・シリアル変換回路の出力シリアルデータを前記伝送信号として送信する
   ことを特徴とする請求項３に記載の半導体集積回路。
5. 前記複数のクロックより選択した一のクロックを他のクロックに切替える位相調整部を更に備え、
   前記パラレル・シリアル変換回路は、前記位相調整部により切替えた他のクロックに同期して、パラレル・シリアル変換動作を行う
   ことを特徴とする請求項３に記載の半導体集積回路。
6. 前記送信回路は、フレーム化した伝送信号を送信し、
   前記受信回路は、ループバックテスト動作時に、前記フレームに含まれる同期情報に対して前記複数のクロックを用いて受信処理することにより同期を検出すると共に、同期検出したクロックを選択候補クロックとして識別する同期検出部を備える
   ことを特徴とする請求項２乃至５いずれか１項に記載の半導体集積回路。
7. 前記受信回路は、前記同期検出部が出力するデータ信号を前記複数のクロックで受信して、前記受信したデータ信号を基準クロックに乗せ換えるクロック乗せ換え処理部を更に備える
   ことを特徴とする請求項６に記載の半導体集積回路。
8. 前記送信回路と前記受信回路とを差動回路により接続し、前記ループバックテスト動作時には、前記差動回路を介して前記伝送信号を送受信する
   ことを特徴とする請求項２乃至７いずれか１項に記載の半導体集積回路。
9. 位相が互いに異なる複数のクロックを生成する発振回路と、伝送信号を送信する送信回路と、ループバックテスト動作時に、前記送信回路により送信した伝送信号を受信する受信回路と、を備えた半導体集積回路のテスト方法であって、
   前記複数のクロックより伝送信号の送信に使用する一のクロックを選択し、前記選択した一のクロックを用いて前記伝送信号を送信するステップと、
   前記複数のクロックを用いて受信処理を行うステップと、を有する
   ことを特徴とする半導体集積回路のテスト方法。

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