CN110275846A - I3c双边沿通讯电路及电子设备 - Google Patents

Abstract

本申请涉及一种I3C双边沿通讯电路及电子设备，涉及电子技术领域。本申请提供了一种I3C双边沿通讯电路，通过在电路中设置双边沿解串模块和双边沿串化模块，并通过通讯控制器使电路分时工作于双边沿解串状态和双边沿串化状态，当电路工作于双边沿解串状态时，所述双边沿解串模块在一个时钟的上升沿和下降沿对接收到的串行数据信号，并将两组并行数据信号输送至主控制器，当电路工作于双边沿串化状态时，双边沿串化模块在一个时钟上的上升沿和下降沿对接收到的并行数据信号进行双边沿串化以产生串行数据信号，并将串行数据信号输送至传感器。本申请可提高数据吞吐量。

Description

I3C双边沿通讯电路及电子设备

技术领域

本申请涉及电子技术领域，尤其涉及一种I3C双边沿通讯电路及电子设备。

背景技术

随着现代电子设备的飞速发展，电子设备中传感器数量迅速增加，同时电子设备的体积也呈现出小型化、轻薄化的趋势。这导致了电子设备的内部空间越来越小，布线面积越来越珍贵，系统集成的难度越来越大。在电子设备的集成电路中，传统总线（例如：I2C）一般利用数条数据线配合中断线完成传感器与主控制器的连接，在通讯速率要求较高的场景往往通过增加数据线的通道数来获得更大的数据吞吐率，往往需要更大的布线面积，所以传统总线很难满足现代电子设备系统的需求。因此，MIPI（Mobile Industry ProcessorInterface，移动产业处理器接口）联盟提出了新的总线标准：I3C总线。但是，现有的I3C通讯电路通常只能实现单边沿的通讯，单边沿通讯导致只能在时钟的单边沿对数据进行处理，随着数据处理量越来越大，单边沿通讯的数据吞吐量较小。

发明内容

本发明实施例提供一种I3C双边沿通讯电路，以解决现有的I3C通讯电路数据吞吐量小的技术问题。

本发明实施例第一方面提供了一种I3C双边沿通讯电路，连接于传感器和主控制器之间，所述电路包括数据收发切换缓冲器、通讯控制器，其还包括：

双边沿解串模块、双边沿串化模块；

所述数据收发切换缓冲器分别与所述传感器、所述通讯控制器、所述双边沿解串模块、所述双边沿串化模块连接，所述通讯控制器分别与所述双边沿解串模块、所述双边沿串化模块连接，所述主控制器分别与所述双边沿解串模块、所述双边沿串化模块连接；

所述通讯控制器将总线上的时钟同步到本地时钟域，并以同步的所述时钟为驱动时钟使所述电路分时工作于双边沿解串状态和双边沿串化状态；

当所述电路工作于双边沿解串状态时，所述传感器将串行数据信号通过所述数据收发切换缓冲器传输至所述双边沿解串模块，所述双边沿解串模块在一个时钟的上升沿和下降沿对接收到的串行数据信号进行双边沿解串以产生所述上升沿和下降沿对应的两组并行数据信号，并将解串得到的两组并行数据信号输送至所述主控制器；

当所述电路工作于双边沿串化状态时，所述主控制器将并行数据信号输送至所述双边沿串化模块，所述双边沿串化模块在一个时钟上的上升沿和下降沿对接收到的并行数据信号进行双边沿串化以产生串行数据信号，并通过所述数据收发切换缓冲器将串化得到的串行数据信号输送至所述传感器。

本发明实施例第二方面提供了一种电子设备，包括主控制器和传感器，其还包括上述I3C双边沿通讯电路，所述电路连接于所述主控制器和所述传感器之间。

在本发明实施例中，通过在电路中设置双边沿解串模块和双边沿串化模块，并通过通讯控制器将总线上的时钟同步到本地时钟域，并以同步的所述时钟为驱动时钟使电路分时工作于双边沿解串状态和双边沿串化状态，当电路工作于双边沿解串状态时，双边沿解串模块对在一个时钟的上升沿和下降沿对来自于传感器的串行数据信号进行双边沿解串以产生两组并行数据信号，并将该两组并行数据信号输送至主控制器，当电路工作于双边沿串化状态时，所述双边沿串化模块在一个时钟上的上升沿和下降沿对接收到的并行数据信号进行双边沿串化以产生串行数据信号，并将串化后的串行数据信号输送至传感器，使得电路可以在一个时钟的上升沿和下降沿对一个数据进行解串，对应互补地，可以在一个时钟的下降沿和上升沿对一个数据进行串化，得到时钟上升沿和下降沿两组数据，因此，本申请可以在不增加数据线的情况下，将数据吞吐量提升至传统单边沿的电路的两倍，提升了数据吞吐量。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例；

图2是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例；

图3是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例；

图4是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例；

图5是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例；

图6是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例；

图7是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例；

图8是本发明实施例所提供的I3C双边沿通讯电路的正边沿解串模块410的具体电路结构图的一个示例；

图9是本发明实施例所提供的I3C双边沿通讯电路的负边沿解串模块420的具体电路结构图的一个示例；

图10是本发明实施例所提供的I3C双边沿通讯电路的双边沿串化模块500的具体电路结构图的一个示例；

图11是本发明实施例所提供的I3C双边沿通讯电路的重采样模块700的具体电路结构图的一个示例。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了说明本发明所述的技术方案，下面通过具体实施例来说明。

图1是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例。以下结合图1对本发明实施例所提供的I3C双边沿通讯电路的模块结构进行描述。

本发明实施例提供了一种I3C双边沿通讯电路，连接于传感器100和主控制器600之间，上述电路包括数据收发切换缓冲器200、通讯控制器300，上述电路还可以包括双边沿解串模块400、双边沿串化模块500。数据收发切换缓冲器200分别与传感器100、通讯控制器300、双边沿解串模块400、双边沿串化模块500连接，通讯控制器300分别与双边沿解串模块400、双边沿串化模块500连接，主控制器600分别与双边沿解串模块400、双边沿串化模块500连接。通讯控制器300将总线上的时钟同步到本地时钟域，并以同步的所述时钟为驱动时钟使电路分时工作于双边沿解串状态和双边沿串化状态。当电路工作于双边沿解串状态时，传感器100将串行数据信号通过数据收发切换缓冲器200传输至双边沿解串模块400，双边沿解串模块400在一个时钟的上升沿和下降沿对接收到的串行数据信号进行双边沿解串以产生上升沿和下降沿对应的两组并行数据信号，也即上升沿对应一组并行数据信号，下降沿对应一组并行数据信号，并将解串得到的两组并行数据信号输送至主控制器600。当电路工作于双边沿串化状态时，主控制器600将并行数据信号输送至双边沿串化模块500，双边沿串化模块500在一个时钟上的上升沿和下降沿对接收到的并行数据信号进行双边沿串化以产生串行数据信号，并通过数据收发切换缓冲器200将串化得到的串行数据信号输送至传感器100。

具体地，通讯控制器300发送数据收发切换指令至数据收发切换缓冲器200，数据收发切换缓冲器200根据数据收发切换指令进行状态切换，从而使上述电路在双边沿解串状态和双边沿串化状态之间切换。

在本发明实施例中，通过在电路中设置双边沿解串模块400和双边沿串化模块500，并通过通讯控制器300将总线上的时钟同步到本地时钟域，并以同步的所述时钟为驱动时钟使电路分时工作于双边沿解串状态和双边沿串化状态，当电路工作于双边沿解串状态时，双边沿解串模块400对在一个时钟的上升沿和下降对沿来自于传感器100的串行数据信号进行双边沿解串以产生两组并行数据信号，并将解串后的两组并行数据信号输送至主控制器600，当电路工作于双边沿串化状态时，双边沿串化模块400对来自于主控制器600在一个时钟上的上升沿和下降沿对接收到的并行数据信号进行双边沿串化以产生串行数据信号，并将串化后的串行数据信号输送至传感器100，从而能够实现双边沿的数据传输，使得电路可以在一个时钟的上升沿和下降沿对一个数据进行解串出两组并行数据信号，对应互补地，可以在一个时钟的下降沿和上升沿对接收到的数据进行串化，因此，本申请可以在不增加数据线的情况下，将数据吞吐量提升至传统单边沿的电路的两倍，且可以可大大提高数据的处理速度。

图2是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例。以下结合图2对本发明实施例所提供的I3C双边沿通讯电路的模块结构进行进一步的描述。

进一步地，双边沿解串模块400可以包括：正边沿解串模块410和负边沿解串模块420。正边沿解串模块410分别与数据收发切换缓冲器200、通讯控制器300、主控制器600连接，负边沿解串模块420分别与数据收发切换缓冲器200、通讯控制器300、主控制器600连接。当正边沿解串模块410检测到正边沿信号时，将串行数据信号解串为并行数据信号，并将并行数据信号输送至主控制器600。当负边沿解串模块420检测到负边沿信号时，将串行数据信号解串为并行数据信号，并将并行数据信号输送至主控制器600。

图3是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例。以下结合图3对本发明实施例所提供的I3C双边沿通讯电路的模块结构进行进一步的描述。

进一步地，正边沿解串模块410可以包括：正相检测单元411和正相解串单元412。正相检测单元411分别与数据收发切换缓冲器200、正相解串单元412连接，正相解串单元412分别与数据收发切换缓冲器200、通讯控制器300、主控制器600连接。当正相检测单元411检测到正边沿信号时，正相解串单元412将串行数据信号解串为并行数据信号，并将并行数据信号输送至主控制器600。

图4是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例。以下结合图4对本发明实施例所提供的I3C双边沿通讯电路的模块结构进行进一步的描述。

进一步地，负边沿解串模块420可以包括：负相检测单元421和负相解串单元422。负相检测单元421分别与数据收发切换缓冲器200、负相解串单元422连接，负相解串单元422分别与数据收发切换缓冲器200、通讯控制器300、主控制器600连接。当负相检测单元421检测到负边沿信号时，负相解串单元422将串行数据信号解串为并行数据信号，并将并行数据信号输送至主控制器600。

图5是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例。以下结合图5对本发明实施例所提供的I3C双边沿通讯电路的模块结构进行进一步的描述。

进一步地，正边沿解串模块410还可以包括：正相微调单元413。正相微调单元413连接于正相解串单元412和数据收发切换缓冲器200之间。串行数据信号输入至正边沿解串模块410后，先经过正相微调单元413，正相微调单元413将配合正相检测单元411对串行数据信号进行相位微调，然后将相位微调后的串行数据信号传输至正相解串单元412。

图6是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例。以下结合图6对本发明实施例所提供的I3C双边沿通讯电路的模块结构进行进一步的描述。

进一步地，负边沿解串模块420还可以包括：负相微调单元423。负相微调单元423连接于负相解串单元422和数据收发切换缓冲器200之间。串行数据信号输入至负边沿解串模块420后，先经过负相微调单元423，负相微调单元423将配合负相检测单元421对串行数据信号进行相位微调，然后将相位微调后的串行数据信号传输至负相解串单元422。

图7是本发明实施例所提供的I3C双边沿通讯电路的模块结构图的一个示例。以下结合图7对本发明实施例所提供的I3C双边沿通讯电路的模块结构进行进一步的描述。

进一步地，上述I3C双边沿通讯电路还可以包括：重采样模块700。重采样模块700连接于数据收发切换缓冲器200和双边沿解串模块400之间。数据收发切换缓冲器200将串行数据信号传输至双边沿解串模块400时，数据收发切换缓冲器200先将串行数据信号传输至重采样模块700，重采样模块700消除串行数据信号的畸变后，将消除畸变的串行数据信号输出至双边沿解串模块400。

图8是本发明实施例所提供的I3C双边沿通讯电路的正边沿解串模块410的具体电路结构图的一个示例。以下结合图8对正相检测单元411的具体电路结构进行描述。

正相检测单元411的高频时钟信号输入端与主控制器600的高频时钟信号输出端连接，正相检测单元411的使能信号输出端和正相解串单元412的使能信号输入端连接，正相检测单元411的时钟信号输入端与数据收发切换缓冲器200的时钟信号输出端连接。正相检测单元411可以包括：第一D寄存器D1、第二D寄存器D2、第三D寄存器D3、第一与门A1、第一非门N1。第一D寄存器D1的输出脚与第二D寄存器D2的输入脚连接，第二D寄存器D2的输出脚与第三D寄存器D3的输入脚、第一与门A1的第一输入脚连接，第三D寄存器D3的输出脚与第一非门N1的输入脚连接，第一非门N1的输出脚与第一与门A1的第二输入脚连接，第一D寄存器D1的时钟脚与第二D寄存器D2的时钟脚、第三D寄存器D3的时钟脚连接，以第一D寄存器D1的输入脚为正相检测单元411的时钟信号输入端，以第一D寄存器D1的时钟脚为正相检测单元411的高频时钟信号输入端，以第一与门A1的输出脚为正相检测单元411的使能信号输出端。

具体地，数据收发切换缓冲器200将来自于传感器100一侧的I3C总线的时钟信号从第一D寄存器D1的输入脚输入至正相检测单元411，正相检测单元411检测到时钟信号中的正边沿时，于第一与门A1的输出脚输出使能信号至正相解串单元412以驱动正相解串单元412工作。

以下结合图8对正相解串单元412的具体电路结构进行描述。

正相解串单元412的高频时钟信号输入端与主控制器600的高频时钟信号输出端连接，正相解串单元412的数据信号输入端与数据收发切换缓冲器200的数据输出端连接，正相解串单元412的使能信号输入端与正相检测单元411的使能信号输出端连接，正相解串单元412的第一并行数据信号输出端、第二并行数据信号输出端、第三并行数据信号输出端、第四并行数据信号输出端、第五并行数据信号输出端、第六并行数据信号输出端、第七并行数据信号输出端、第八并行数据信号输出端分别与通讯控制器300、主控制器600连接。正相解串单元412可以包括：第四D寄存器D4、第五D寄存器D5、第六D寄存器D6、第七D寄存器D7、第八D寄存器D8、第九D寄存器D9、第十D寄存器D10、第十一D寄存器D11。第四D寄存器D4的输出脚与第五D寄存器D5的输入脚连接，第五D寄存器D5的输出脚与第六D寄存器D6的输入脚连接，第六D寄存器D6的输出脚与第七D寄存器D7的输入脚连接，第七D寄存器D7的输出脚与第八D寄存器D8的输入脚连接，第八D寄存器D8的输出脚与第九D寄存器D9的输入脚连接，第九D寄存器D9的输出脚与第十D寄存器D10的输入脚连接，第十D寄存器D10的输出脚与第十一D寄存器D11的输入脚连接，第四D寄存器D4、第五D寄存器D5、第六D寄存器D6、第七D寄存器D7、第八D寄存器D8、第九D寄存器D9、第十D寄存器D10、第十一D寄存器D11各自的使能脚共接为正相解串单元412的使能信号输入端，第四D寄存器D4、第五D寄存器D5、第六D寄存器D6、第七D寄存器D7、第八D寄存器D8、第九D寄存器D9、第十D寄存器D10、第十一D寄存器D11各自的时钟脚共接为正相解串单元412的高频时钟信号输入端，以第四D寄存器D4的输入脚为正相解串单元412的数据信号输入端，以第四D寄存器D4、第五D寄存器D5、第六D寄存器D6、第七D寄存器D7、第八D寄存器D8、第九D寄存器D9、第十D寄存器D10、第十一D寄存器D11的输出脚依次作为正相解串单元412的第一并行数据信号输出端、第二并行数据信号输出端、第三并行数据信号输出端、第四并行数据信号输出端、第五并行数据信号输出端、第六并行数据信号输出端、第七并行数据信号输出端、第八并行数据信号输出端。

具体地，当正相解串单元412接收到正相检测单元411的使能信号后，第四D寄存器D4、第五D寄存器D5、第六D寄存器D6、第七D寄存器D7、第八D寄存器D8、第九D寄存器D9、第十D寄存器D10、第十一D寄存器D11进入工作状态，组成一个八位移位寄存器，从而将来自于数据收发切换缓冲器200的串行数据信号解串为并行数据信号。

以下结合图8对正相微调单元413的具体电路结构进行描述。

正相微调单元413的高频时钟信号输入端与主控制器600的高频时钟信号输出端连接，正相微调单元413的相位调整输入端与主控制器600的相位调整输出端连接，正相微调单元413的数据信号输入端与数据收发切换缓冲器200的数据信号输出端连接，正相微调单元413的数据信号输出端与正相解串单元412的数据输入端连接。正相微调单元413可以包括：第二十五D寄存器D25、第二十六D寄存器D26、第二十七D寄存器D27、第二选择器M2。第二十五D寄存器D25的输出脚与第二十六D寄存器D26的输入脚连接，第二十六D寄存器D26的输出脚与第二十七D寄存器D27的输入脚、第二选择器M2的第一输入脚连接，第二十七D寄存器D27的输出脚与第二选择器M2的第二输入脚连接，第二十五D寄存器D25、第二十六D寄存器D26、第二十七D寄存器D27的时钟脚共接为正相微调单元413的高频时钟信号输入端，以第二十五D寄存器D25的输入脚为正相微调单元413的数据信号输入端，以第二选择器M2的输出脚为正相微调单元413的数据信号输出端，以第二选择器M2的控制脚为正相微调单元413的相位调整输入端。

具体地，第二选择器M2的控制脚可以与主控制器600的配置寄存器连接。通过配置主控制器600的配置寄存器能够配合时钟信号对数据信号进行相位的微调，从而适应不同系统的不同延时情况。另外，由于I3C双边沿通讯电路的高速通讯速率，其对数据信号和时钟信号的抖动的容忍度也降低为I3C单边沿通讯电路的一半，通过正相微调单元413对数据信号进行相位微调使数据信号同步于时钟信号，能够使上述I3C双边沿通讯电路工作更加稳定。

图9是本发明实施例所提供的I3C双边沿通讯电路的负边沿解串模块420的具体电路结构图的一个示例。以下结合图9对负相检测单元421的具体电路结构进行描述。

负相检测单元421的高频时钟信号输入端与主控制器600的高频时钟信号输出端连接，负相检测单元421的使能信号输出端和负相解串单元422的使能信号输入端连接，负相检测单元421的时钟信号输入端与数据收发切换缓冲器200的时钟信号输出端连接。负相检测单元421可以包括：第十二D寄存器D12、第十三D寄存器D13、第十四D寄存器D14、第二与门A2、第二非门N2。第十二D寄存器D12的输出脚与第十三D寄存器D13的输入脚连接，第十三D寄存器D13的输出脚与第十四D寄存器D14的输入脚、第二与门A2的第一输入脚连接，第十四D寄存器D14的输出脚与第二非门N2的输入脚连接，第二非门N2的输出脚与第二与门A2的第二输入脚连接，第十二D寄存器D12的时钟脚与第十三D寄存器D13的时钟脚、第十四D寄存器D14的时钟脚连接，以第十二D寄存器D12的输入脚为负相检测单元421的时钟信号输入端，以第十二D寄存器D12的时钟脚为负相检测单元421的高频时钟信号输入端，以第二与门A2的输出脚为负相检测单元421的使能信号输出端。

具体地，收据收发切换缓冲器将来自于传感器100一侧的I3C总线的时钟信号从第十二D寄存器D12的输入脚输入至负相检测单元421，负相检测单元421检测到时钟信号中的负边沿时，于第二与门A2的输出脚输出使能信号至负相解串单元422以驱动负相解串单元422工作。

以下结合图9对负相解串单元422的具体电路结构进行描述。

负相解串单元422的高频时钟信号输入端与主控制器600的高频时钟信号输出端连接，负相解串单元422的数据信号输入端与数据收发切换缓冲器200的数据输出端连接，负相解串单元422的使能信号输入端与负相检测单元421的使能信号输出端连接，负相解串单元422的第一并行数据信号输出端、第二并行数据信号输出端、第三并行数据信号输出端、第四并行数据信号输出端、第五并行数据信号输出端、第六并行数据信号输出端、第七并行数据信号输出端、第八并行数据信号输出端分别与通讯控制器300、主控制器600连接。负相解串单元422可以包括：第十五D寄存器D15、第十六D寄存器D16、第十七D寄存器D17、第十八D寄存器D18、第十九D寄存器D19、第二十D寄存器D20、第二十一D寄存器D21、第二十二D寄存器D22。第十五D寄存器D15的输出脚与第十六D寄存器D16的输入脚连接，第十六D寄存器D16的输出脚与第十七D寄存器D17的输入脚连接，第十七D寄存器D17的输出脚与第十八D寄存器D18的输入脚连接，第十八D寄存器D18的输出脚与第十九D寄存器D19的输入脚连接，第十九D寄存器D19的输出脚与第二十D寄存器D20的输入脚连接，第二十D寄存器D20的输出脚与第二十一D寄存器D21的输入脚连接，第二十一D寄存器D21的输出脚与第二十二D寄存器D22的输入脚连接，第十五D寄存器D15、第十六D寄存器D16、第十七D寄存器D17、第十八D寄存器D18、第十九D寄存器D19、第二十D寄存器D20、第二十一D寄存器D21、第二十二D寄存器D22各自的使能脚共接为负相解串单元422的使能信号输入端，第十五D寄存器D15、第十六D寄存器D16、第十七D寄存器D17、第十八D寄存器D18、第十九D寄存器D19、第二十D寄存器D20、第二十一D寄存器D21、第二十二D寄存器D22各自的时钟脚共接为负相解串单元422的高频时钟信号输入端，以第十五D寄存器D15的输入脚为负相解串单元422的数据信号输入端，以第十五D寄存器D15、第十六D寄存器D16、第十七D寄存器D17、第十八D寄存器D18、第十九D寄存器D19、第二十D寄存器D20、第二十一D寄存器D21、第二十二D寄存器D22的输出脚依次作为负相解串单元422的第一并行数据信号输出端、第二并行数据信号输出端、第三并行数据信号输出端、第四并行数据信号输出端、第五并行数据信号输出端、第六并行数据信号输出端、第七并行数据信号输出端、第八并行数据信号输出端。

具体地，当负相解串单元422接收到负相检测单元421的使能信号后，第十五D寄存器D15、第十六D寄存器D16、第十七D寄存器D17、第十八D寄存器D18、第十九D寄存器D19、第二十D寄存器D20、第二十一D寄存器D21、第二十二D寄存器D22进入工作状态，组成一个八位移位寄存器，从而将来自于数据收发切换缓冲器200的串行数据信号解串为并行数据信号。

以下结合图9对负相微调单元423的具体电路结构进行描述。

负相微调单元423的高频时钟信号输入端与主控制器600的高频时钟信号输出端连接，负相微调单元423的相位调整输入端与主控制器600的相位调整输出端连接，负相微调单元423的数据信号输入端与数据收发切换缓冲器200的数据信号输出端连接，负相微调单元423的数据信号输出端与负相解串单元422的数据输入端连接。负相微调单元423可以包括：第二十八D寄存器D28、第二十九D寄存器D29、第三十D寄存器D30、第三选择器M3。第二十八D寄存器D28的输出脚与第二十九D寄存器D29的输入脚连接，第二十九D寄存器D29的输出脚与第三十D寄存器D30的输入脚、第三选择器M3的第一输入脚连接，第三十D寄存器D30的输出脚与第三选择器M3的第二输入脚连接，第二十八D寄存器D28、第二十九D寄存器D29、第三十D寄存器D30的时钟脚共接为负相微调单元423的高频时钟信号输入端，以第二十八D寄存器D28的输入脚为负相微调单元423的数据信号输入端，以第三选择器M3的输出脚为负相微调单元423的数据信号输出端，以第三选择器M3的控制脚为负相微调单元423的相位调整输入端。

具体地，第三选择器M3的控制脚可以与主控制器600的配置寄存器连接。通过配置主控制器600的配置寄存器能够配合时钟信号对数据信号进行相位的微调，从而适应不同系统的不同延时情况。另外，由于I3C双边沿通讯电路的高速通讯速率，其对数据信号和时钟信号的抖动的容忍度也降低为I3C单边沿通讯电路的一半，通过负相微调单元423对数据信号进行相位微调使数据信号同步于时钟信号，能够使上述I3C双边沿通讯电路工作更加稳定。

图10是本发明实施例所提供的I3C双边沿通讯电路的双边沿串化模块500的具体电路结构图的一个示例。以下结合图10对双边沿串化模块500的具体电路结构进行描述。

数据收发切换缓冲器200的数据信号输入端与双边沿串化模块500的数据信号输出端连接，通讯控制器300的时钟信号输出端与数据收发切换缓冲器200的时钟信号输入端、双边沿串化模块500的时钟信号输入端共接，通讯控制器300的控制信号输出端与双边沿串化模块500的控制信号输入端连接，主控制器600的正边沿数据输出端、负边沿数据输出端分别与双边沿串化模块500的正边沿数据输入端、负边沿数据输入端连接，双边沿串化模块500的高频时钟信号输入端与主控制器600的高频时钟信号输出端连接。双边沿串化模块500可以包括：第三十一D寄存器D31、第三十二D寄存器D32、第三十三D寄存器D33、第三十四D寄存器D34、第三十五D寄存器D35、第三十六D寄存器D36、第三十七D寄存器D37、第三十八D寄存器D38、第三十九D寄存器D39、第四十D寄存器D40、第四十一D寄存器D41、第四十二D寄存器D42、第四十三D寄存器D43、第四十四D寄存器D44、第四十五D寄存器D45、第四十六D寄存器D46、第四十七D寄存器D47、第四十八D寄存器D48、第四选择器M4、第五选择器M5、第六选择器M6、第四非门N4、第五非门N5、第六非门N6、第一异或门X1。第三十一D寄存器D31、第三十二D寄存器D32、第三十三D寄存器D33、第三十四D寄存器D34、第三十五D寄存器D35、第三十六D寄存器D36、第三十七D寄存器D37、第三十八D寄存器D38的输入脚共接于第四选择器M4的输出脚，第三十一D寄存器D31、第三十二D寄存器D32、第三十三D寄存器D33、第三十四D寄存器D34、第三十五D寄存器D35、第三十六D寄存器D36、第三十七D寄存器D37、第三十八D寄存器D38的输出脚与第四选择器M4的第一输入脚、第五选择器M5的第二输入脚连接，以第四选择器M4的第二输入脚为双边沿串化模块500的正边沿数据输入端，第四选择器M4的控制脚与第六选择器M6的控制脚共接为双边沿串化模块500的控制信号输入端，第三十九D寄存器D39的输入脚与第四非门N4的输入脚连接，第四非门N4的输出脚、第三十九D寄存器D39的输出脚共接于第一异或门X1的第一输入脚，第三十一D寄存器D31、第三十二D寄存器D32、第三十三D寄存器D33、第三十四D寄存器D34、第三十五D寄存器D35、第三十六D寄存器D36、第三十七D寄存器D37、第三十八D寄存器D38、第四十D寄存器D40、第四十一D寄存器D41、第四十二D寄存器D42、第四十三D寄存器D43、第四十四D寄存器D44、第四十五D寄存器D45、第四十六D寄存器D46、第四十七D寄存器D47的使能脚共接为双边沿串化模块500的时钟信号输入端，第三十一D寄存器D31、第三十二D寄存器D32、第三十三D寄存器D33、第三十四D寄存器D34、第三十五D寄存器D35、第三十六D寄存器D36、第三十七D寄存器D37、第三十八D寄存器D38、第三十九D寄存器D39的时钟脚与第五非门N5的输入脚共接为双边沿串化模块500的高频时钟信号输入端，第五非门N5的输出脚与第四十D寄存器D40、第四十一D寄存器D41、第四十二D寄存器D42、第四十三D寄存器D43、第四十四D寄存器D44、第四十五D寄存器D45、第四十六D寄存器D46、第四十七D寄存器D47、第四十八D寄存器D48的时钟脚连接，第六选择器M6的第一输入脚、第五选择器M5的第一输入脚与第四十D寄存器D40、第四十一D寄存器D41、第四十二D寄存器D42、第四十三D寄存器D43、第四十四D寄存器D44、第四十五D寄存器D45、第四十六D寄存器D46、第四十七D寄存器D47的输出脚连接，第四十D寄存器D40、第四十一D寄存器D41、第四十二D寄存器D42、第四十三D寄存器D43、第四十四D寄存器D44、第四十五D寄存器D45、第四十六D寄存器D46、第四十七D寄存器D47的输入脚与第六选择器M6的输出脚连接，以第六选择器M6的第二输入脚为双边沿串化模块500的负边沿数据输入端，第四十八D寄存器D48的输入脚与第六非门N6的输入脚连接，第四十八D寄存器D48的输出脚、第六非门N6的输出脚与第一异或门X1的第二输入脚连接，第一异或门X1的输出脚与第五选择器M5的控制脚连接，以第五选择器M5的输出脚为双边沿串化模块500的数据信号输出端。

具体地，主控制器600将正边沿并行数据信号从第四选择器M4的第二输入脚输入至双边沿串化模块500，将负边并行沿数据信号从第六选择器M6的第二输入脚输入至双边沿串化模块500。通讯控制器300输出控制信号至第四选择器M4的控制脚与第六选择器M6的控制脚。当时钟信号的正边沿到来时，控制信号使第四选择器M4选通输出，第三十一D寄存器D31、第三十二D寄存器D32、第三十三D寄存器D33、第三十四D寄存器D34、第三十五D寄存器D35、第三十六D寄存器D36、第三十七D寄存器D37、第三十八D寄存器D38进入工作状态以组成一个八位移位寄存器，从而将正边沿并行数据信号转化为串行数据信号输出。当时钟信号的负边沿到来时，控制信号使第六选择器M6选通输出，第四十D寄存器D40、第四十一D寄存器D41、第四十二D寄存器D42、第四十三D寄存器D43、第四十四D寄存器D44、第四十五D寄存器D45、第四十六D寄存器D46、第四十七D寄存器D47进入工作状态以组成一个八位移位寄存器，从而将负边沿并行数据信号转化为串行数据信号输出。

图11是本发明实施例所提供的I3C双边沿通讯电路的重采样模块700的具体电路结构图的一个示例。以下结合图11对重采样模块700的具体电路结构进行描述。

重采样模块700的数据信号输入端与数据收发切换缓冲器200的数据信号输出端连接，重采样模块700的时钟信号输入端与数据收发切换缓冲器200的时钟信号输出端连接，重采样模块700的数据信号输出端与双边沿解串模块400的数据信号输入端连接。重采样模块700可以包括：第二十三D寄存器D23、第二十四D寄存器D24、第一选择器M1、第三非门N3。第一选择器M1的第一输入脚与第二十三D寄存器D23的输出脚连接，第一选择器M1的第二输入脚与第二十四D寄存器D24的输出脚连接，第一选择器M1的控制脚与第二十三D寄存器D23的时钟脚、第三非门N3的输入脚连接，第三非门N3的输出脚与第二十四D寄存器D24的时钟脚连接，第二十三D寄存器D23的输入脚与第二十四D寄存器D24的输入脚共接为重采样模块700的数据信号输入端，以第三非门N3的输入脚为重采样模块700的时钟信号输入端，以第一选择器M1的输出脚为重采样模块700的数据信号输出端。

具体地，当时钟信号的正边沿到来时，由第二十三D寄存器D23对数据信号进行重采样，同时，第一选择器M1将第二十三D寄存器D23的输出脚选通输出。当时钟信号的负边沿到来时，由第二十四D寄存器D24对数据信号进行重采样，同时，第一选择器M1将第二十四D寄存器D24的输出脚选通输出。经过上述处理后，数据信号将完全同步于时钟信号，从而能够消除由于PCB布线等原因引起的数据信号抖动、相位畸变等。另外，由于I3C双边沿通讯电路的高速通讯速率，其对数据信号和时钟信号的抖动的容忍度也降低为I3C单边沿通讯电路的一半，在一个时钟的上升沿和下降沿都进行数据传输使得对时钟的抖动会变得更加敏感，通过重采样模块700对数据信号进行重新采样使数据信号重新同步于时钟信号，以降低时钟的抖动，能够使上述I3C双边沿通讯电路工作更加稳定。

在一实施例中，本发明还提供了一种电子设备，包括主控制器和传感器，电子设备还可以包括上述I3C双边沿通讯电路，上述I3C双边沿通讯电路连接于主控制器和传感器之间。主控制器可以是FPGA、STM32、ARM、STC51等微控制器。传感器可以是具有I3C通讯总线的高度传感器、摄像头、声音采集器、超声波传感器、红外传感器等。关于上述I3C双边沿通讯电路的具体限定如前文所述，为避免重复，在此不再赘述。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (16)

1.一种I3C双边沿通讯电路，连接于传感器和主控制器之间，所述电路包括数据收发切换缓冲器、通讯控制器，其特征在于，还包括双边沿解串模块、双边沿串化模块；

所述数据收发切换缓冲器分别与所述传感器、所述通讯控制器、所述双边沿解串模块、所述双边沿串化模块连接，所述通讯控制器分别与所述双边沿解串模块、所述双边沿串化模块连接，所述主控制器分别与所述双边沿解串模块、所述双边沿串化模块连接；

所述通讯控制器将总线上的时钟同步到本地时钟域，并以同步的所述时钟为驱动时钟使所述电路分时工作于双边沿解串状态和双边沿串化状态；

当所述电路工作于双边沿解串状态时，所述传感器将串行数据信号通过所述数据收发切换缓冲器传输至所述双边沿解串模块，所述双边沿解串模块在一个时钟的上升沿和下降沿对接收到的串行数据信号进行双边沿解串以产生所述上升沿和下降沿对应的两组并行数据信号，并将解串得到的所述两组并行数据信号输送至所述主控制器；

当所述电路工作于双边沿串化状态时，所述主控制器将并行数据信号输送至所述双边沿串化模块，所述双边沿串化模块在一个时钟上的上升沿和下降沿对接收到的并行数据信号进行双边沿串化以产生串行数据信号，并通过所述数据收发切换缓冲器将串化得到的所述串行数据信号输送至所述传感器。

2.根据权利要求1所述的电路，其特征在于，所述双边沿解串模块包括：

正边沿解串模块和负边沿解串模块；

所述正边沿解串模块分别与所述数据收发切换缓冲器、所述通讯控制器、所述主控制器连接，所述负边沿解串模块分别与所述数据收发切换缓冲器、所述通讯控制器、所述主控制器连接；

当所述正边沿解串模块检测到正边沿信号时，将串行数据信号解串为并行数据信号，并将所述并行数据信号输送至所述主控制器；

当所述负边沿解串模块检测到负边沿信号时，将串行数据信号解串为并行数据信号，并将所述并行数据信号输送至所述主控制器。

3.根据权利要求2所述的电路，其特征在于，所述正边沿解串模块包括：

正相检测单元和正相解串单元；

所述正相检测单元分别与所述数据收发切换缓冲器、所述正相解串单元连接，所述正相解串单元分别与所述数据收发切换缓冲器、所述通讯控制器、所述主控制器连接；

当所述正相检测单元检测到正边沿信号时，所述正相解串单元将串行数据信号解串为并行数据信号，并将所述并行数据信号输送至所述主控制器。

4.根据权利要求2所述的电路，其特征在于，所述负边沿解串模块包括：

负相检测单元和负相解串单元；

所述负相检测单元分别与所述数据收发切换缓冲器、所述负相解串单元连接，所述负相解串单元分别与所述数据收发切换缓冲器、所述通讯控制器、所述主控制器连接；

当所述负相检测单元检测到负边沿信号时，所述负相解串单元将串行数据信号解串为并行数据信号，并将所述并行数据信号输送至所述主控制器。

5.根据权利要求3所述的电路，其特征在于，所述正边沿解串模块还包括：

正相微调单元；

所述正相微调单元连接于所述正相解串单元和所述数据收发切换缓冲器之间；

串行数据信号输入至所述正边沿解串模块后，先经过所述正相微调单元，所述正相微调单元将配合所述正相检测单元对所述串行数据信号进行相位微调，然后将相位微调后的所述串行数据信号传输至所述正相解串单元。

6.根据权利要求4所述的电路，其特征在于，所述负边沿解串模块包括：

负相微调单元；

所述负相微调单元连接于所述负相解串单元和所述数据收发切换缓冲器之间；

串行数据信号输入至所述负边沿解串模块后，先经过所述负相微调单元，所述负相微调单元将配合所述负相检测单元对所述串行数据信号进行相位微调，然后将相位微调后的所述串行数据信号传输至所述负相解串单元。

7.根据权利要求1所述的电路，其特征在于，所述电路还包括：

重采样模块；

所述重采样模块连接于所述数据收发切换缓冲器和所述双边沿解串模块之间；

所述数据收发切换缓冲器将串行数据信号传输至所述双边沿解串模块时，所述数据收发切换缓冲器先将所述串行数据信号传输至所述重采样模块，所述重采样模块消除所述串行数据信号的畸变后，将消除畸变的所述串行数据信号输出至所述双边沿解串模块。

8.根据权利要求3所述的电路，其特征在于，所述正相检测单元的高频时钟信号输入端与所述主控制器的高频时钟信号输出端连接，所述正相检测单元的使能信号输出端和所述正相解串单元的使能信号输入端连接，所述正相检测单元的时钟信号输入端与所述数据收发切换缓冲器的时钟信号输出端连接。

9.根据权利要求3所述的电路，其特征在于，所述正相解串单元的高频时钟信号输入端与所述主控制器的高频时钟信号输出端连接，所述正相解串单元的数据信号输入端与所述数据收发切换缓冲器的数据输出端连接，所述正相解串单元的使能信号输入端与所述正相检测单元的使能信号输出端连接，所述正相解串单元的第一并行数据信号输出端、第二并行数据信号输出端、第三并行数据信号输出端、第四并行数据信号输出端、第五并行数据信号输出端、第六并行数据信号输出端、第七并行数据信号输出端、第八并行数据信号输出端分别与所述通讯控制器、所述主控制器连接。

10.根据权利要求4所述的电路，其特征在于，所述负相检测单元的高频时钟信号输入端与所述主控制器的高频时钟信号输出端连接，所述负相检测单元的使能信号输出端和所述负相解串单元的使能信号输入端连接，所述负相检测单元的时钟信号输入端与所述数据收发切换缓冲器的时钟信号输出端连接。

11.根据权利要求4所述的电路，其特征在于，所述负相解串单元的高频时钟信号输入端与所述主控制器的高频时钟信号输出端连接，所述负相解串单元的数据信号输入端与所述数据收发切换缓冲器的数据输出端连接，所述负相解串单元的使能信号输入端与所述负相检测单元的使能信号输出端连接，所述负相解串单元的第一并行数据信号输出端、第二并行数据信号输出端、第三并行数据信号输出端、第四并行数据信号输出端、第五并行数据信号输出端、第六并行数据信号输出端、第七并行数据信号输出端、第八并行数据信号输出端分别与所述通讯控制器、所述主控制器连接。

12.根据权利要求7所述的电路，其特征在于，所述重采样模块的数据信号输入端与所述数据收发切换缓冲器的数据信号输出端连接，所述重采样模块的时钟信号输入端与所述数据收发切换缓冲器的时钟信号输出端连接，所述重采样模块的数据信号输出端与所述双边沿解串模块的数据信号输入端连接。

13.根据权利要求5所述的电路，其特征在于，所述正相微调单元的高频时钟信号输入端与所述主控制器的高频时钟信号输出端连接，所述正相微调单元的相位调整输入端与所述主控制器的相位调整输出端连接，所述正相微调单元的数据信号输入端与所述数据收发切换缓冲器的数据信号输出端连接，所述正相微调单元的数据信号输出端与所述正相解串单元的数据输入端连接。

14.根据权利要求6所述的电路，其特征在于，所述负相微调单元的高频时钟信号输入端与所述主控制器的高频时钟信号输出端连接，所述负相微调单元的相位调整输入端与所述主控制器的相位调整输出端连接，所述负相微调单元的数据信号输入端与所述数据收发切换缓冲器的数据信号输出端连接，所述负相微调单元的数据信号输出端与所述负相解串单元的数据输入端连接。

15.根据权利要求1所述的电路，其特征在于，所述数据收发切换缓冲器的数据信号输入端与所述双边沿串化模块的数据信号输出端连接，所述通讯控制器的时钟信号输出端与所述数据收发切换缓冲器的时钟信号输入端、所述双边沿串化模块的时钟信号输入端共接，所述通讯控制器的控制信号输出端与所述双边沿串化模块的控制信号输入端连接，所述主控制器的正边沿数据输出端、负边沿数据输出端分别与所述双边沿串化模块的正边沿数据输入端、负边沿数据输入端连接，所述双边沿串化模块的高频时钟信号输入端与所述主控制器的高频时钟信号输出端连接。

16.一种电子设备，包括主控制器和传感器，其特征在于，还包括如权利要求1~15任一所述的I3C双边沿通讯电路，所述电路连接于所述主控制器和所述传感器之间。